KR100357675B1

KR100357675B1 - 위상 시프트 동기 회로

Info

Publication number: KR100357675B1
Application number: KR1019990061594A
Authority: KR
Inventors: 아끼따히로노부
Original assignee: 가부시끼가이샤 도시바
Priority date: 1998-12-25
Filing date: 1999-12-24
Publication date: 2002-10-18
Also published as: JP3441388B2; KR20000048386A; JP2000194440A; TW480710B

Abstract

동기 회로 SAD1은 외부 클럭 신호로부터 내부 클럭 신호 Tu를 발생하는 출력 버퍼 회로와, 내부 클럭 신호 Tu보다 위상이 진행된 내부 클럭 신호 aTu를 발생하는 출력 버퍼 회로를 갖고 있다. 동기 회로 SAD3은 동기 회로 SAD1로부터 내부 클럭 신호 aTu가 공급된다. 이 동기 회로 SAD3은 내부 클럭 신호 aTu에 기초하여 내부 클럭 신호 aTu보다 90°위상이 지연된 내부 클럭 신호 aDu를 생성하는 출력버퍼를 갖고 있다. 이 내부 클럭 신호 aDu를 생성하는 출력 버퍼 회로의 출력단에는, 내부 클럭 신호 Tu보다 90°위상이 지연된 내부 클럭 신호 Du를 생성하는 출력 버퍼 회로가 접속되어 있다.

Description

위상 시프트 동기 회로{PHASE SHIFT SYNCHRONOUS CIRCUIT}

본 발명은 예를 들면, 반도체 집적회로에 적용되는 동기 회로에 관한 것으로, 특히, SAD(Synchronous Adjustable Delay)를 사용하여 입력 클럭신호에 대하여 출력 클럭신호의 위상을 시프트시키는 위상 시프트 동기 회로에 관한 것이다.

예를 들면, 싱크로너스 DRAM등의 반도체 집적회로는 칩의 외부로부터 공급되는 클럭신호에 칩내부의 클럭신호를 동기시킬 필요가 있다. 그러나, 칩의 외부로부터 공급된 클럭신호를 입력 버퍼 회로에서 받아, 이 입력 버퍼 회로에서 받은 클럭신호를 칩 내부에서 복수로 분배할 경우, 입력 버퍼회로나 배선이 지연시간을 갖기 때문에 분배된 각 클럭신호의 동기를 취하는 것이 곤란해진다. 이를 회피하기 위하여 클럭신호 상호간의 동기를 취하는 동기 회로가 칩내에 설치되어 있다.

이런 종류의 동기 회로로서는 예를 들면, T. Saeki, et al. "A2.5ns Clock Access 250MHz 256Mb SDRAM with a Synchronous Mirror Delay. "ISSCC Digest ofTechnical Papers, pp.374-375. Feb., 1996""에 개시되어 있는 SMD(Synchronous Mirror Delay)나 U.S. Patent No.5,867,432호에 기재되어 있는 STBD(Synchronous Traced Backward Delay)등을 포함한 SAD방식이 알려져 있다.

도28은 주지의 SAD방식의 동기 회로를 도시한 것이다. 이 SAD방식의 동기 회로는 외부 클럭 신호 CK를 받는 입력 버퍼 회로(I.B), 딜레이모니터(DLM), 제1지연선 (DL1), 제2지연선(DL2), 상기 입력 버퍼 회로(I.B)의 출력신호에 따라 상기 제1, 제2지연선(DL1, DL2)을 제어하는 제어부(CONT), 및 제2지연선(DL2)의 출력신호가 공급되는 출력 버퍼 회로(O.B)에 의하여 구성되어 있다. 상기 제1, 제2지연선은 직렬접속된 복수의 단위 지연 소자(DL)를 갖고 있다.

도29는, 도28의 각부의 신호를 도시한 것이다. 상기 동기 회로는 입력 버퍼 회로(I.B)의 출력신호를 지연시켜, 외부 클럭 신호 CK보다 2τ(τ:외부 클럭 신호 CK의 주기) 지연된 내부 클럭 신호 CK'을 생성한다. 즉, 입력 버퍼 회로는 주기 τ인 외부 클럭 신호 CK보다 D1만큼 지연된 신호 CLK를 생성하고, 이 신호 CLK는 딜레이모니터에 의하여 A만큼 지연되어 제1지연선에 공급된다. 제1지연선에 공급된 신호는 신호 CLK의 다음 펄스가 제어부에 공급될 때까지의 동안 τ-A만큼, 제1지연선을 전파(傳播)한다. 이 신호 CLK는 또한, 제2지연선에 의하여 τ-A만큼 전파된다. 이 제2지연선의 출력신호 Dout는 지연량이 D2인 출력 버퍼 회로를 통하여 출력되게 됨으로써 내부 클럭 신호 CK'이 생성된다. 이 때문에, A=D1+D2의 경우, 내부 클럭 신호 CK'의 외부 클럭 신호 CK에 대한 지연은

D1+A+2(τ-A)+D2=2τ

로 된다. 따라서, 내부 클럭 신호 CK'은 외부 클럭 신호 CK에 동기한다. 상기 SAD방식은 동기속도가 빠르기 때문에, 각종회로에 적용되고 있다.

도30은, 상기 SAD방식의 동기 회로를 DDR(Double Data Rate) 메모리장치의 입출력회로에 적용한 경우를 도시한 것이다. 제1선택회로(210a)는 4비트의 데이터 D1~D4를 선택신호 SL1~SL4에 따라 1비트의 데이터로 하여 출력하는 패러렐/시리얼 변환회로이다. 또한, 제2선택회로(210b)는 1비트의 데이터를 선택신호 SL1~SL4에 따라 4비트의 데이터 D1~D4로 하여 출력하는 시리얼/패러렐 변환회로이다. 상기 제1선택회로(210a)의 출력단은 출력 버퍼 회로(210c)를 통하여 입출력패드(210d)에 접속되고, 상기 제2선택회로(210b)의 입력단은 입력 버퍼 회로(210e)를 통하여 입출력패드(210d)에 접속되어 있다.

도31은 상기 제1, 제2선택회로(210a, 210b)에 공급되는 선택신호 SL1~SL4를 도시한 것이다. 이들 선택신호 SL1~SL4는 외부 클럭 신호가 90° 및 270°시프트되고, 또한 주기가 외부 클럭 신호의 1/2로 되어 있다. 이들 선택신호 SL1~SL4를 생성하기 위해서는, 외부 클럭 신호를 90°시프트한 내부 클럭 신호 Du, 및 270° 시프트한 내부 클럭 신호 Dd가 필요하다.

도32는 내부 클럭 신호 Du, 및 Dd를 사용하여 상기 선택신호 SL1~SL4를 생성하는 회로의 일례를 도시한 것이다. 선택신호 SL1~SL4를 생성하는 각 회로는 1비트 카운터(220a~220d)와, 이들 카운터(220a~220d)의 출력신호와 상기 내부 클럭 신호 Du, 및 Dd가 각각 공급되는 앤드회로(220e~220h)에 의하여 구성되어 있다.

상기와 같이, 선택신호 SL1~SL4를 생성하기 위해서는 1비트 카운터(220a~220d)의 출력신호와, 내부 클럭 신호 Du, Dd의 논리곱(AND)를 취하면 된다. 그러나, 카운터의 출력신호가 내부 클럭 신호 Du,Dd에 대하여 충분한 마진을 갖기 위해서는, 카운터의 카운트업 신호는 내부 클럭 신호 Du, Dd에 대하여 카운터의 지연분 이상으로 위상이 선행되어 있을 필요가 있다. 이 때문에, 내부 클럭 신호 Du, Dd보다 위상이 선행된 내부 클럭 신호 aDu, aDd를 생성하고, 이들 내부 클럭 신호 aDu, aDd를 카운트업용의 신호로서 카운터(220a~220d)에 각각 공급한다.

도33은 상기 선택신호 SL1을 생성하는 회로의 동작을 도시한 것이다. 이와 같이, 내부 클럭 신호 aDu를 사용하여 카운터(220a)를 동작시킴으로써, 내부 클럭 신호 Du와 동기하여, 내부 클럭 신호 aDu의 1/2의 주기의 선택신호 SL1을 생성할 수 있다. 다른 선택신호 SL2~SL4도 동일한 방법으로 생성된다.

또한, 도31에 도시한 입출력(I/O) 데이터를 가장 여유를 갖고 읽어들이기 위해서는, 파선으로 도시한 입출력 데이터의 중앙에서 읽어들이는 것이 좋다. 이를 위해서는 외부 클럭 신호의 상승에 동기한 내부 클럭 신호(이하, 이를 Tu라 한다)와, 외부 클럭 신호의 하강에 동기한 내부 클럭 신호, 즉, 외부 클럭 신호를 180°시프트한 내부 클럭 신호(이하, 이를 Td라 한다)가 필요하다.

도34a, 34b 및 도35a, 35b는 상기 내부신호 Tu, Td, Du, Dd를 생성하는 SAD방식의 동기 회로를 도시한 것으로, 도34a는 외부 클럭 신호의 상승에 동기한 내부 클럭 신호 Tu를 발생하기 위한 동기 회로 SAD1을 도시하고 있고, 도34b는 외부 클럭 신호의 하강에 동기한 내부 클럭 신호 Td를 발생하기 위한 동기 회로 SAD2를 도시하고 있으며, 도35a는 외부 클럭 신호로부터 90°지연되어 내부 클럭 신호 Du를발생하기 위한 동기 회로 SAD3을 도시하고 있고, 도35b는 외부 클럭 신호로부터 270°지연되어 내부 클럭 신호 Dd를 발생하기 위한 동기 회로 SAD4를 도시하고 있다. 동기 회로 SAD1은 외부 클럭 신호 CK로부터 내부 클럭 신호 Tu를 생성하고, 다른 동기 회로 SAD2~SAD4는 동기 회로 SAD1로부터 공급되는 내부 클럭 신호 Tu에 기초하여 내부 클럭 신호 Td, Du,Dd를 각각 생성한다.

도34a, 34b 및 도35a, 35b에 있어서, (I.B)는 입력 버퍼 회로를 나타내고, (O.B)는 출력 버퍼 회로를 나타내고 있다. DL1, DL2는 각각 제1, 제2지연선으로, 이들 제1, 제2의 지연선 DL1, DL2는 직렬로 접속된 미도시의 복수의 지연소자에 의하여 구성되어 있다. 또한, 설명의 편의상, 제1, 제2지연선을 제어하는 제어부는 생략하였다. 동기 회로 SAD1에 있어서, 제1, 제2지연선 DL1, DL2는 동일 지연시간을 갖고 있고, 동기 회로 SAD2에 있어서, 제2지연선 DL2의 지연시간은 제1지연선 DL1의 1/2의 지연시간을 갖고 있다. 또한, 동기 회로 SAD3에 있어서, 제2지연선 DL2의 지연시간은 제1지연선 DL1의 1/4의 지연시간을 가지며 동기 회로 SAD4에 있어서, 제2지연선 DL2의 지연시간은 제1지연선 DL1의 3/4의 지연시간을 가진다.

그런데, 상기 동기 회로 SAD1의 제2지연선 DL2에 접속된 출력 버퍼 회로(O.B)(230)는 생성한 내부 클럭 신호 Tu를 각 동기 회로 SAD2~SAD4에 공급하고, 이들을 지연없이 구동할 필요가 있다. 이 때문에, 출력 버퍼 회로(O.B)(230)는 대단히 전류용량이 큰 회로가 되며, 회로규모도 현저히 커진다.

또한, 상술한 내부 클럭 신호 Du, Dd보다 위상이 진행된 내부 클럭 신호 aDu, aDd를 발생하는 경우에 있어서, 내부 클럭 신호 aDd는 도36b에 도시한 바와 같이 내부 클럭 신호 Dd를 출력하는 출력 버퍼 회로(240)보다 1단 전(前)인 출력 버퍼 회로(250)로부터 출력된다. 즉, 도36b에 도시한 바와 같이 구성된다. 그러나, 내부 클럭 신호 aDu에 대해서는 도35a의 출력 버퍼 회로(230)보다 1단 전에 출력 버퍼 회로가 없다. 이 때문에 출력 버퍼 회로(230)의 전단(前段)에 새로이 내부 클럭 신호 aDu를 생성하는 출력 버퍼 회로를 설치할 필요가 있다. 그러나, 도36a에 도시한 바와 같이, 출력 버퍼 회로(230)의 전단에 내부 클럭 신호 aDu를 생성하는 출력 버퍼 회로(260)을 설치했을 경우, 딜레이모니터 DLM을 구성하기 위하여 8개의 출력 버퍼 회로가 필요해진다. 따라서, 동기 회로 SAD3에만 합계 10개의 출력 버퍼 회로가 필요해지기 때문에, 칩의 점유면적이 증대함과 동시에 소비전력이 증대한다. 더욱이, 8개의 출력 버퍼 회로에 의하여 구성되는 딜레이모니터 DLM에서의 지연량이 너무 크다. 따라서, 이 지연량이 클럭신호의 주기보다도 길어지는 그러한 고주파수에서는 동기를 취할 수 없게 된다는 문제가 발생한다.

따라서 본 발명의 목적은 칩내에서의 점유면적의 증대를 방지함과 동시에 소비전력을 저감할 수 있고, 나아가 동기를 취할 수 있는 주파수범위의 확대가 가능한 위상 시프트 동기 회로를 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명에 의한 위상 시프트 동기 회로는,

제1클럭신호가 입력되고, 이 제1클럭신호에 동기하여 제1클럭신호로부터 위상이 시프트된 제2클럭신호 및 이 제2클럭신호보다 위상이 진행된 제3클럭신호를 출력하는 제1동기 회로와, 상기 제3클럭신호가 공급되고, 이 제3클럭신호에 동기하여 제3클럭신호로부터 위상이 시프트된 제4클럭신호, 및 이 제4클럭신호보다 위상이 진행된 제5클럭신호를 생성하는 제2동기 회로로 이루어지는 것을 특징으로 한다.

상기한 바와 같은 본 발명에 의하면, 제2동기 회로는 제3클럭신호보다 위상이 진행된 제2클럭신호를 입력신호로 하고 있다. 따라서, 제2동기 회로의 칩내에서의 점유면적의 증대를 방지할 수 있음은 물론, 소비전력을 저감할 수 있다. 더욱이 회로구성이 간단해져 지연시간이 적어지므로 동기를 취할 수 있는 주파수범위를 확대할 수가 있다.

또한 상기 목적을 달성하기 위한 본 발명에 의한 위상 시프트 동기 회로는 ,

입력클럭신호와 동기하여, 상기 입력클럭신호와 위상이 다른 출력클럭신호를 생성하는 복수의 동기 회로와, 상기 각 동기 회로에 설치된 제1, 제2지연선 -이들 제1, 제2지연선은 그 일부가 나머지 다른 상기 동기 회로에 의하여 공유됨- 으로 이루어지는 것을 특징으로 한다.

상기한 구성에 의하면, 제1, 제2지연선의 일부를 다른 동기 회로와 공유하고 있다. 따라서, 제1, 제2지연선의 점유면적의 증대를 방지할 수 있음은 물론 소비전력을 저감할 수 있다.

도1a,1b, 도2a, 2b는 본 발명의 제1실시예에 의한 동기 회로를 도시한 구성도.

도3a는 입력 버퍼 회로의 일례를 도시한 회로도.

도3b, 3c는 각각 출력 버퍼 회로의 예를 도시한 회로도.

도4a, 4b, 도5a, 5b는 본 발명의 제2실시예를 전제가 되는 동기 회로를 도시한 구성도.

도6a, 6b는 본 발명의 제2실시예에 의한 동기 회로를 도시한 구성도.

도7a, 7b는 본 발명의 제3실시예의 전제가 되는 일반적인 동기 회로를 도시한 구성도.

도8a, 8b는 본 발명의 제3실시예에 의한 동기 회로를 도시한 구성도.

도9는 종래의 동기 회로에 적용되는 지연선을 도시한 구성도.

도10은 종래의 동기 회로에 적용되는 지연선의 다른 예를 도시한 구성도.

도11은 본 발명의 제2실시예에 관한 것으로, 동기 회로의 지연선을 도시한 구성도.

도12는 도11을 구체적으로 도시한 구성도.

도13은 도12에 도시한 제2지연선 DL2의 회로패턴을 개략적으로 도시한 평면도.

도14는 제1실시예에 제4실시예를 적용한 경우를 도시한 구성도.

도15a,15b는 본 발명의 제5실시예를 도시한 것으로, 단위 지연 소자의 배치를 도시한 구성도.

도16은 단위 지연 소자의 배치를 도시한 구성도.

도17a,17b,17C는 본 발명의 제6실시예를 도시한 것으로, 도16과 다른 단위 지연 소자의 배치를 도시한 구성도.

도18a,18b는 단위 지연 소자의 배치와 오차의 관계를 도시한 도면.

도19a,19b는 단위 지연 소자의 배치와 오차의 관계를 도시한 도면.

도20은 일반적인 단위 지연 소자의 배치를 도시한 구성도.

도21은 본 발명의 제6실시예를 도시한 것으로 도20과 다른 단위 지연 소자의 배치를 도시한 구성도.

도22는 도20에서의 이상적인 지연량과 실제지연량의 오차를 도시한 도면.

도23은 도21에 도시한 본 발명의 제6실시예에 의한 이상적인 지연량과 실제의 지연량의 오차를 도시한 도면.

도24는 도23의 중앙부 CP를 취출하여 도시한 것으로, 단위 지연 소자의 배치방법을 도시한 도면.

도25는 제7실시예의 전제가 되는 SAD방식의 동기 회로를 도시한 구성도.

도26은 본 발명의 제7실시예에 관한 SAD방식의 동기 회로를 도시한 구성도.

도27은 본 발명이 적용되는 반도체 집적회로장치의 일례를 도시한 구성도.

도28은 종래의 SAD방식의 동기 회로를 도시한 구성도.

도29는 도28의 동작을 설명하기 위하여 도시한 타이밍도.

도30은 DDR메모리장치의 입출력회로를 도시한 구성도.

도31은 도30의 동작을 도시한 타이밍도.

도32는 도30에 도시한 회로에 적용되는 선택신호를 생성하는 회로를 도시한 회로도.

도33은 도32에 도시한 회로의 일부동작을 도시한 타이밍도.

도34a, 도34b, 도35a, 35b는 종래의 SAD방식의 동기 회로를 도시한 구성도.

도36a, 36b는 종래의 SAD방식의 동기 회로를 도시한 구성도.

<도면의 주요 부분에 대한 부호의 설명>

SAD1 내지 SAD4: 동기 회로

DL1, DL2: 제1, 제2 지연선

10a, 11a, 11b: 입력 버퍼 회로(I.B)

10c, 10d, 10e. 10f: 출력 버퍼 회로(O.B)

11a 내지 11c, 12a 내지 12d: 출력 버퍼 회로(O.B)

13a 내지 13f: 출력 버퍼 회로(O.B)

31a 내지 31b: 입력 버퍼 회로(I.B)

31c 내지 31f, 32-1 내지 32-m, 32n, 32o: 출력 버퍼 회로(O.B)

33-1 내지 32-m, 34-1 내지 34-n: 출력 버퍼 회로(O.B)

35-1 내지 35-k+1, 36, 37-1 내지 37-k: 출력 버퍼 회로(O.B)

38-1 내지 38-m, 39-1 내지 39-n, 40-1 내지 40-k: 출력 버퍼 회로(O.B)

81-1 내지 81-n, 82-1 내지 82-n: 입력 버퍼 회로(I.B)

51-1 내지 51-m, 52-1 내지 52-n, 52-n+1 내지 52-m: 단위 지연 소자

61-1 내지 61-4, 62-1 내지 62-4: 단위 지연 소자

71-1 내지 71-4, 72-1 내지 72-4: 단위 지연 소자

63, 73: 제어부

이하 첨부된 도면을 참조하여 본 발명의 일실시예를 설명한다.

(제1실시예)

도1a, 1b 및 도2a, 2b는 본 발명의 제1실시예를 도시한 것이다. 이 제1실시예는 상기 내부신호 Du, Dd, Tu, Td를 생성하는 SAD방식의 동기 회로를 도시한 것으로, 도1a는 외부 클럭 신호 CK의 상승에 동기한 내부 클럭 신호 Tu, 및 이 내부 클럭 신호 Tu보다 위상이 진행된 내부 클럭 신호 aTu를 발생하기 위한 동기 회로 SAD1을 도시한 것이고, 도1b는 외부 클럭 신호의 하강에 동기한 내부 클럭 신호 Td를 발생하기 위한 동기 회로 SAD2를 도시한 것이며, 도2a는 외부 클럭 신호로부터 90°지연된 내부 클럭 신호 Du, 및 이 내부 클럭 신호 Du보다 위상이 진행된 내부 클럭 신호 aDu를 발생하기 위한 동기 회로 SAD3를 도시한 것이고, 도2b는 외부 클럭 신호로부터 270°지연된 내부 클럭 신호 Dd, 및 이 내부 클럭 신호 Dd보다 위상이 진행된 내부 클럭 신호 aDd를 발생하기 위한 동기 회로 SAD4를 도시한 것이다.

동기 회로 SAD1은 외부 클럭 신호 CK로부터 내부 클럭 신호 Tu를 생성하고, 다른 동기 회로 SAD2, SAD4는 동기 회로 SAD1로부터 공급되는 내부 클럭 신호 Tu에 기초하여 내부 클럭 신호 Td, Dd, aDd를 각각 생성한다. 또한, 동기 회로 SAD3은 동기 회로 SAD1로부터 공급되는 내부 클럭 신호 aTu에 기초하여 내부 클럭 신호 Du, aDu를 각각 생성한다.

도1a, 1b 및 도2a, 2b에 있어서, (I.B)는 입력 버퍼 회로를 나타내고, (O.B)는 출력 버퍼 회로를 나타내고 있다. 이들 입력 버퍼 회로 및 출력 버퍼 회로는, 예를 들면, 직렬접속된 적어도 하나의 인버터회로, 또는 차동증폭기 등에 의하여 구성된다. DL1, DL2는 각각 제1, 제2지연선으로, 이들 제1, 제2지연선 DL1, DL2는 직렬접속된 미도시의 복수의 지연소자에 의하여 구성되어 있다. 또한, 설명의 편의를 위하여 제1, 제2지연선을 제어하는 제어부는 생략하였다.

도3a는 입력 버퍼 회로, 출력 버퍼 회로의 일례를 도시한 것으로서, 이 회로는 복수의 인버터회로 INV1, INV2~INVn을 직렬접속하여 구성되어 있다.

도3b는 출력 버퍼 회로의 일례를 도시한 것으로서 인버터회로 INV11, INV12, INV13, 노어회로 NR1, 낸드회로 ND1, P채널 MOS트랜지스터 P1, 및 N채널 MOS트랜지스터 N1으로 구성되어 있다. 이 회로는 이른바 삼상태(tri-state) 버퍼로서 하이레벨, 로우레벨 및 하이임피던스의 출력상태를 갖는다. 즉, 이 회로는, 제어신호 CONT가 로우레벨일 때, 입력신호 SIN에 응하여 하이레벨, 로우레벨 신호를 출력하고, 제어신호 CONT가 하이레벨일 때, 출력단이 하이임피던스로 된다.

도3c는 출력 버퍼 회로의 다른 예를 나타낸 것으로, 도3b와 동일부분에는 동일부호를 부여한다. 이 회로는 출력신호의 진폭을 작게 하므로 출력단에 stab저항 Rst가 접속되어 있다.

도1a에 도시한 동기 회로 SAD1에 있어서, 제1, 제2지연선 DL1, DL2는 동일한 지연시간을 갖고 있으며, 도 1b에 도시한 동기 회로 SAD2에 있어서, 제2지연선 DL2의 지연시간은 제1지연선 DL1의 1/2의 지연시간을 갖고 있다. 또한, 도2a에 도시한 동기 회로 SAD3에 있어서, 제2지연선 DL2의 지연시간은 제1지연선 DL1의 1/4의 지연시간을 가지며, 도2b에 도시한 동기 회로 SAD4에 있어서, 제2지연선 DL2의 지연시간은 제1지연선 DL1의 3/4의 지연시간을 갖고 있다.

도1a에 도시한 동기 회로 SAD1에 있어서, 외부 클럭 신호 CK는 입력 버퍼 회로(10a, 10b), 출력 버퍼 회로(10c, 10d)를 통하여 제1지연선 DL1에 공급된다. 또한, 상기 입력 버퍼 회로(10a)로부터 출력되는 신호 CLK는 상기 제1, 제2지연선 DL1, DL2를 제어하는 미도시의 제어부에 공급되고 있다. 상기 제2지연선 DL2의 출력단에는 출력 버퍼 회로(10e, 10f)가 직렬로 접속되어 있다. 상기 출력 버퍼 회로(10f)로부터는 내부 클럭 신호 Tu가 출력되고, 상기 출력 버퍼 회로(10e)로부터는 내부 클럭 신호 Tu보다 출력 버퍼 회로 1단분(段分)의 위상이 진행된 내부 클럭 신호 aTu가 출력된다.

딜레이모니터 DLM은 입력 버퍼 회로 10a와 출력 버퍼 회로(10e, 10f)의 합계지연시간과 동등한 지연시간으로 할 필요가 있다. 이 때문에 딜레이모니터 DLM은 입력 버퍼 회로(10b), 출력 버퍼 회로(10c, 10d)로 구성되어 있다.

도1b에 도시한 동기 회로 SAD2에 있어서, 상기 동기 회로 SAD1로부터 공급되는 내부 클럭 신호 Tu는 출력 버퍼 회로(11a, 11b)를 통하여 제1지연선 DL1에 공급됨과 동시에 제1, 제2지연선 DL1, DL2를 제어하는 미도시의 제어부에 공급되어 있다. 상기 출력 버퍼 회로(11a, 11b)는 딜레이모니터 DLM을 구성하고 있다. 상기 제2지연선 DL2의 출력단에는 출력 버퍼 회로(11c)의 입력단이 접속되고, 이 출력 버퍼 회로(11c)의 출력단으로부터 내부 클럭 신호 Td가 출력된다.

도2a에 도시한 동기 회로 SAD3에 있어서, 상기 동기 회로 SAD1로부터 공급되는 내부 클럭 신호 aTu는 출력 버퍼 회로(12a~12d)를 통하여 제1지연선 DL1에 공급됨과 동시에 제1, 제2지연선 DL1, DL2를 제어하는 미도시의 제어부에 공급되고 있다. 상기 출력 버퍼 회로(12a~12d)는 딜레이모니터 DLM을 구성하고 있다. 상기 제2지연선 DL2의 출력단에는 출력 버퍼 회로(12e, 12f)가 직렬로 접속되어 있다. 상기 출력 버퍼 회로(12f)로부터는 내부 클럭 신호 Du가 출력되고, 상기 출력 버퍼 회로(12e)로부터는 내부 클럭 신호 Du보다 출력 버퍼 회로 1단분 위상이 진행된 내부 클럭 신호 aDu가 출력된다.

도2b에 도시한 동기 회로 SAD4에 있어서, 상기 동기 회로 SAD1로부터 공급되는 내부 클럭 신호 Tu는 출력 버퍼 회로(13a~13d)를 통하여 제1지연선 DL1에 공급됨과 동시에 제1, 제2지연선 DL1, DL2를 제어하는 미도시의 제어부에 공급되고 있다. 상기 출력 버퍼 회로(13a~13d)는 딜레이모니터 DLM을 구성하고 있다. 상기 제2지연선 DL2의 출력단에는 출력 버퍼 회로(13e~13g)가 직렬로 접속되어 있다. 상기 출력 버퍼 회로(13g)로부터는 내부 클럭 신호 Dd가 출력되고, 상기 출력 버퍼 회로(13f)로부터는 내부 클럭 신호 Dd보다 출력 버퍼 회로 1단분 위상이 진행된 내부 클럭 신호 aDd가 출력된다.

상기 제1실시예에 있어서, 동기 회로 SAD3에는 동기 회로 SAD1로부터 공급되는 내부 클럭 신호 Tu보다 출력 버퍼 회로(10f)의 지연분만큼 위상이 진행된 내부 클럭 신호 aTu가 입력되어 있다. 이 동기 회로 SAD3은 내부 클럭 신호 aTu에 기초하여 내부 클럭 신호 aTu보다 90°위상이 지연된 내부 클럭 신호 aDu를 생성한다.

이 내부 클럭 신호 aDu를 출력 버퍼 회로(12f)의 지연분 만큼 지연시킴으로써, 내부 클럭 신호 aTu보다 90°지연되고 또한 출력 버퍼 회로(12f)의 지연분 만큼 위상이 지연된 신호 Du가 생성된다. 즉, 내부 클럭 신호 Du는 내부 클럭 신호 Tu보다 90° 위상이 지연되어 있다.

상기 제1실시예에 의하면, 동기 회로 SAD1에 있어서, 내부 클럭 신호 aTu를 생성하기 위하여 출력 버퍼 회로가 2개 증가한다. 그러나, 동기 회로 SAD3에서는도35a에 도시한 종래의 동기 회로 SAD3에 비하여 출력 버퍼 회로를 4개 삭감할 수가 있다. 따라서, 동기 회로 SAD1~SAD4의 합계 버퍼회로 수를 삭감할 수 있으므로, 칩의 점유면적의 증대를 방지할 수 있음과 동시에 소비전력을 저감할 수 있다.

또한, 동기 회로SAD3에 있어서는, 딜레이모니터 DLM을 구성하는 버퍼회로 수를 종래의 8개에서 4개로 삭감할 수 있다. 이 때문에 딜레이모니터 DLM에서의 신호의 지연량을 적게 할 수가 있다. 따라서, 고주파의 클럭신호에 대하여서도 동기시킬 수가 있어, 동기를 취하는 범위를 확대할 수 있는 이점을 갖고 있다.

(제2실시예)

다음으로, 본 발명의 제2실시예에 대하여 설명한다.

제1실시예는 90°위상을 시프트시키는 동기 회로 SAD3의 출력 버퍼 회로 수를 삭감하는 경우에 대하여 나타냈다. 이에 대하여 제2실시예에서는 일반적인 위상 시프트 동기 회로에 있어서 출력 버퍼 회로 수를 삭감하는 경우에 대하여 설명한다.

도4a, 4b는 제2실시예의 전제가 되는 동기 회로를 도시한 것이다. 이 동기 회로는 예를 들면, 외부 클럭 신호 CK에 대하여 360°/m(단 m은 정수) 시프트시킨 내부 클럭 신호 Dx를 발생시킨다.

도4a에 도시한 동기 회로 SAD1에 있어서, 외부 클럭 신호 CK는 입력 버퍼 회로(31a, 31b), 출력 버퍼 회로(31c)를 통하여 제1지연선 DL1에 공급된다. 상기 입력 버퍼 회로(31b), 출력 버퍼 회로(31c)는 딜레이모니터 DLM을 구성하고 있다. 또한 상기 입력 버퍼 회로(31a)로부터 출력되는 신호 CLK는 상기 제1, 제2지연선 DL1, DL2를 제어하는 미도시의 제어부에 공급되고 있다. 상기 제2지연선 DL2의 출력단에는 출력 버퍼 회로(31d)가 접속되고 이 출력 버퍼 회로(31d)로부터 내부 클럭 신호 Tu가 출력된다.

도4b에 도시한 SAD2에 있어서, 상기 동기 회로 SAD1로부터 공급되는 내부 클럭 신호 Tu는 m개의 출력 버퍼 회로(32-1~32-m)를 통하여 제1지연선 DL1에 공급됨과 동시에 제1, 제2지연선 DL1, DL2를 제어하는 미도시의 제어부에 공급되고 있다. 상기 출력 버퍼 회로(32-1~32-m)는 딜레이모니터 DLM을 구성하고 있다. 상기 제2지연선 DL2의 출력단에는 출력 버퍼 회로(32n)의 입력단이 접속되고, 이 출력 버퍼 회로(32n)의 출력단으로부터 내부 클럭 신호 Dx가 출력된다. 동기 회로 SAD2의 제2지연선 DL2는 제1지연선 DL1의 1/m의 지연시간을 갖고 있다.

상기 동기 회로 SAD2에 있어서, 내부 클럭 신호 Dx로부터 1클럭버퍼분 만큼 위상이 진행된 내부 클럭 신호 aDx가 필요한 경우, 출력 버퍼 회로(32n)보다 1단전의 출력 버퍼 회로로부터 내부 클럭 신호 aDx를 취출하면 된다. 그러나, 도4b에 도시한 회로에는 이와 같은 출력 버퍼 회로가 없다.

이를 해결한 것이, 도5a, 5b에 도시한 회로이다. 도5b에 도시한 바와 같이, 내부 클럭 신호 aDx를 발생하기 위하여 출력 버퍼 회로(32n)과 직렬로 출력 버퍼 회로(32o)를 접속하고 있다. 이와 같은 구성으로 하면 내부 클럭 신호 aDx를 생성할 수 있다. 그러나, 이러한 회로의 경우, 딜레이모니터 DLM을 구성하는 버퍼회로 수가 도4b에 도시한 m개의 2배인 2m개 필요해진다. 따라서, 면적 및 소비전력이 현저히 커짐과 동시에 고주파신호에 대한 특성이 열화한다.

따라서, 제2실시예에서는 도6a, 6b에 도시한 바와 같이, 동기 회로 SAD2의 입력신호를 제1실시예와 같이 내부 클럭 신호 Tu보다 위상이 진행된 내부 클럭 신호 aTu로 하고 있다.

도6a에 도시한 동기 회로 SAD1에는 도5a에 도시한 회로에 출력 버퍼 회로(31e, 31f)가 추가되어 있다. 즉, 출력 버퍼 회로(31d)의 전단(前段)에 출력 버퍼 회로(31e)가 접속되고, 딜레이모니터 DLM에 출력 버퍼 회로(31f)가 추가되어 있다. 상기 출력 버퍼 회로(31d)로부터 내부 클럭 신호 Tu가 출력되고 출력 버퍼 회로(31e)로부터 내부 클럭 신호 aTu가 출력된다.

도6b에 도시한 SAD2에 있어서, 상기 동기 회로 SAD1로부터 공급되는 내부 클럭 신호 aTu는 m개의 출력 버퍼 회로(32-1~32-m)를 통하여 제1지연선 DL1에 공급됨과 동시에 제1, 제2지연선 DL1, DL2를 제어하는 미도시의 제어부에 공급되고 있다. 상기 출력 버퍼 회로(32-1~32-m)는 딜레이모니터 DLM을 구성하고 있다. 상기 제2지연선 DL2는 제1지연선 DL1의 1/m의 지연시간을 갖고 있다. 이 제2지연선 DL2의 출력단에는 출력 버퍼 회로(32o, 32n)가 직렬로 접속되어 있다. 출력 버퍼 회로(32n)의 출력단으로부터는 내부 클럭 신호 Dx가 출력되고, 출력 버퍼 회로(32o)의 출력단으로부터는 내부출력신호 Dx보다 위상이 1버퍼분 진행된 내부 클럭 신호 aDx가 출력된다.

이와 같은 제2실시예에 의하면, 동기 회로 SAD2의 입력신호를 동기 회로 SAD1로부터 출력되는 내부 클럭 신호 Tu보다 출력 버퍼 회로(31d)의 지연분만큼 위상이 진행된 내부 클럭 신호 aTu로 하고 있다. 이 때문에 동기 회로 SAD2의 딜레이모니터 DLM을 구성하는 출력 버퍼 회로 수를 m개로 할 수 있어, 출력 버퍼 회로 수가 증대하는 것을 방지할 수 있다.

또한, 동기 회로 SAD1에 있어서는, 출력 버퍼 회로 수가 도5a에 도시한 회로에 비하여 2개 증가한다. 그러나, 동기 회로 SAD2에 있어서는, 도5b에 도시한 회로에 비하여 m개 삭감할 수 있으므로, 칩의 점유면적의 증대, 및 소비전력의 증대를 대폭적으로 억제할 수 있다. 또한, 도5b에 도시한 회로에서의 2m개의 출력 버퍼 회로의 지연량이 필요로 하는 동작주파수의 주기에 대하여 너무 크거나 할 경우, 본 실시예의 회로구성은 유효하다.

(제3실시예)

다음으로 본 발명의 제3실시예를 설명한다. 상기 제2실시예에서는 내부 클럭 신호 Dx에 대하여 출력 버퍼 회로 1단분만큼 위상이 진행된 내부 클럭 신호 aDx를 발생하는 경우에 대하여 설명하였다. 본 실시예에서는, 외부 클럭 신호 CK에 대하여 360*(n/m)°(단 m,n은 정수) 시프트한 내부 클럭 신호 Dy를 발생하는 경우에 있어서, 내부 클럭 신호 Dy보다 버퍼회로 k단분(단 k≥n) 위상이 진행된 내부 클럭 신호 aDy를 발생하는 경우에 대하여 설명한다.

도7a, 7b는 제3실시예의 전제가 되는 동기 회로를 도시한 것이다. 도7a에 도시한 동기 회로 SAD1의 구성은, 도4a, 도5a와 동일하다. 도7b에 도시한 동기 회로 SAD2에 있어서, 상기 동기 회로 SAD1로부터 공급되는 내부 클럭 신호 Tu는 m개의 출력 버퍼 회로(34-1~34-m)를 통하여 제1지연선 DL1에 공급됨과 동시에, 제1, 제2지연선 DL1, DL2를 제어하는 미도시의 제어부에 공급되고 있다. 상기 출력 버퍼 회로(34-1~34-m)는 딜레이모니터 DLM을 구성하고 있다. 상기 제2지연선 DL2의 출력단에는 n개의 출력 버퍼 회로(34-1~34-n)가 직렬로 접속되어, 이 출력 버퍼 회로(34-n)의 출력단으로부터 내부 클럭 신호 Dy가 출력된다. 동기 회로 SAD2의 제2지연선 DL2는 제1지연선 DL1의 n/m의 지연시간을 갖고 있다.

도7b에 도시한 동기 회로 SAD2에 있어서, 내부 클럭 신호 Dy보다 출력 버퍼 회로 k단분 위상이 진행된 내부 클럭 신호 aDy를 발생하려해도 제2지연선 DL2에는 n개의 출력 버퍼 회로 밖에 접속되어 있지 않다. 이 때문에 내부 클럭 신호 Dy보다 (n-1)단 분 진행된 신호 밖에 발생시킬 수가 없다. 제2지연선 DL2에 접속되는 출력 버퍼 회로 수를 n개에서 (k+1)개로 증가시켰을 경우, 딜레이모니터 DLM을 구성하는 출력 버퍼 회로 수를 m*((k+1)/n)개로 증가시킬 필요가 있다. m*((k+1)/n)이 정수가 아닐 경우에는 정수가 되도록 식(1)에 나타내는 바와 같이 i배한다.

m*((k+1)/n)*i (단, i는 정수) ………(1)

또한, 제2지연선 DL2에 접속되는 출력 버퍼 회로 수도 식(2)에 도시하는 바와 같이 i배할 필요가 있다.

(k+1)*i ………(2)

따라서, 합계 출력 버퍼 회로 수가 m+n에서 m*((k+1)/n)*i+(k+1)*i로 대폭 증가한다.

예를 들면, 외부 클럭 신호에 대하여 360*(4/9)=80°위상이 시프트한 내부 클럭 신호를 발생시킬 경우에 있어서, 버퍼회로 4단분 진행된 내부 클럭 신호를 생성하려 하면, m=9, n=4, k=4로 된다. 정수화 하기 위하여 i=4로 하면, 식(1)로부터 딜레이모니터 DLM에는 45개의 출력 버퍼 회로가 필요해진다. 또한, 제2지연선 DL2에 접속되는 출력 버퍼 회로 수는 식(2)로부터 20개가 필요해진다. 따라서, 동기 회로 SAD1, SAD2를 구성하는데 필요한 입력 버퍼 회로, 출력 버퍼 회로의 합계는 69개로 대단히 많아진다. 이 때문에, 칩의 점유면적이 증대함과 동시에 소비전력이 대폭적으로 증대하게 된다.

본 발명의 제3실시예에 있어서, 동기 회로 SAD1은 도8a, 8b에 도시한 바와 같이, 내부 클럭 신호 Tu로부터 버퍼회로 k단분 위상이 진행된 내부 클럭 신호 aTu를 발생한다. 또한, 동기 회로 SAD2는 이 내부 클럭 신호 aTu에 기초하여 내부 클럭 신호 Dy, aDy를 발생한다.

즉, 도8a에 도시한 바와 같이, 동기 회로 SAD1에 있어서, 외부 클럭 신호 CK는 입력 버퍼 회로(31a, 31b), k+1개의 출력 버퍼 회로(35-1~35-k+1)를 통하여 제1지연선 DL1에 공급된다. 상기 입력 버퍼 회로(31b), 및 출력 버퍼 회로(35-1~35-k+1)는, 딜레이모니터 DLM을 구성하고 있다. 또한 상기 입력 버퍼 회로(31a)로부터 출력되는 신호 CLK는 상기 제1, 제2지연선 DL1, DL2를 제어하는 미도시의 제어부에 공급되고 있다. 상기 제2지연선 DL2의 출력단에는 출력 버퍼 회로(36) 및 k개의 출력 버퍼 회로(37-1~37-k)가 직렬접속된다. 출력 버퍼 회로(37-k)로부터 내부 클럭 신호 Tu가 출력되고, 출력 버퍼 회로(36)로부터 내부 클럭 신호 Tu보다 버퍼회로 k개분 위상이 진행된 내부 클럭 신호 aTu가 출력된다.

도8b에 도시한 동기 회로 SAD2에 있어서, 상기 동기 회로 SAD1로부터 공급되는 내부 클럭 신호 aTu는 m개의 출력 버퍼 회로(38-1~38-m)를 통하여 제1지연선 DL1에 공급됨과 동시에, 제1, 제2지연선 DL1, DL2를 제어하는 미도시의 제어부에 공급되고 있다. 상기 출력 버퍼 회로(38-1~38-m)는 딜레이모니터 DLM을 구성하고 있다. 상기 제2지연선 DL2는 제1지연선 DL1의 n/m의 지연시간을 갖고 있다. 이 제2지연선 DL2의 출력단에는 직렬접속된 n개의 출력 버퍼 회로(39-1~39-n) 및 직렬접속된 k개의 출력 버퍼 회로(40-1~40-k)가 순차로 접속되어 있다. 이 출력 버퍼 회로(40-k)의 출력단으로부터 내부 클럭 신호 Dy가 출력되고, 상기 출력 버퍼 회로(39-n)로부터 상기 내부 클럭 신호 Dy보다 버퍼회로 k개분 위상이 진행된 내부 클럭 신호 aDy가 출력된다.

상기 제3실시예에 의하면, 동기 회로 SAD1에 있어서, 내부 클럭 신호 Tu로부터 버퍼회로 k단분 위상이 진행된 내부 클럭 신호 aTu를 발생하고, 동기 회로 SAD2에 있어서, 내부 클럭 신호 aTu로부터 360*(n/m)°위상이 시프트한 내부 클럭 신호 aDy를 발생하고 있다. 또한, 이 내부 클럭 신호 aDy를 버퍼회로 k단분 지연시킴으로써 내부 클럭 신호 Dy를 발생하고 있다. 여기서, 동기 회로 SAD1에서는 딜레이모니터를 구성하는 입력 버퍼 회로, 및 출력 버퍼 회로 수가 도7a에 도시한 2개에서 k+2개로 증가해 있다. 그러나, 동기 회로 SAD2의 딜레이모니터를 구성하는 출력 버퍼 회로 수는 도7b가 m*((k+1)/n)*i인 것에 비하여 도8b는 m개이다. 따라서, 동기 회로 SAD1과 동기 회로 SAD2의 합계 입력 버퍼 회로 및 출력 버퍼 회로 수를 삭감할 수가 있다.

도7a, 7b에 있어서 설명한 외부 클럭 신호에 대하여 80°시프트한 내부 클럭 신호를 발생하는 경우에 있어서, 버퍼회로 4단분 위상이 진행된 내부 클럭 신호aDy를 발생하는 m=9, n=4, k=4의 경우를 상정한다. 이 경우, 도8a에 도시한 동기 회로 SAD1은 2+(k+1)+ 1 +k=12개의 입력 버퍼 회로, 출럭버퍼회로에 의하여 구성할 수 있고, 도8b에 도시한 동기 회로 SAD2는 m, n, k의 합계가 9+4+4=17개인 출력 버퍼 회로에 의하여 구성할 수 있다. 따라서, 제3실시예의 구성으로 했을 경우, 도7a, 7b에 도시한 구성에 비하여 대폭적으로 칩의 점유면적을 삭감할 수 있음과 동시에 소비전력을 저감할 수 있다.

또한, 동기 회로 SAD2의 딜레이모니터는 도7b의 경우, 45개의 출력 버퍼 회로를 필요로 하고 있는데 비하여 도8b의 경우, m=9개의 출력 버퍼 회로로 구성할 수 있다. 따라서, 고주파에서도 확실하게 동작할 수 있는 이점을 갖고 있다.

(제4실시예)

다음으로 본 발명의 제4실시예를 설명한다.

예를 들면, 외부 클럭 신호의 위상을 360*(n/m)°시프트한 내부 클럭 신호를 발생하는 SAD방식의 제1동기 회로와, 360*((m-n)/m)°시프트한 내부 클럭 신호를 발생하는 SAD방식의 제2동기 회로가 있을 경우, 제1, 제2동기 회로의 지연선은 다음과 같이 구성된다.

도9는 예를 들면, 외부 클럭 신호의 위상을 90°시프트시키는 종래의 제1동기 회로에 적용되는 지연선의 구성을 도시한 것이다. 제1지연선 DL1은 예를 들면, 4개의 단위 지연 소자(DL)(41-1~41-4)가 서로 접속됨과 동시에 제어부(43)에 접속된다. 이에 대하여 제2지연선 DL2는 4개의 단위 지연 소자(42-1~42-4)중 1개의 단위 지연 소자(42-4)만이 사용되고, 나머지 단위 지연 소자(42-1~42-3)는 단락되어 있다. 즉, 이들 단위 지연 소자(42-1~42-3)의 지연시간은 제로로 되어 있다.

도10은 예를 들면 외부 클럭 신호에 대하여 270°위상을 시프트시키는 종래의 제2동기 회로에 적용되는 지연선의 구성을 도시한 것이다. 제1지연선 DL1은 예를 들면 4개의 단위 지연 소자(DL)(41-1~41-4)가 서로 접속됨과 동시에 제어부(43)에 접속된다. 이에 대하여 제2지연선 DL2는 4개의 단위 지연 소자(42-1~42-4)중 3개의 단위 지연 소자(42-2~42-4)가 사용되고 나머지 단위 지연 소자(42-1)는 단락되어 있다. 즉, 이 단위 지연 소자(42-1)의 지연시간은 제로로 되어 있다.

도9, 도10에 있어서, 실제의 레이아웃에서는 1개당의 단위 지연 소자의 지연시간을 동일한 것으로 한다. 이 때문에, 제1지연선 DL1을 구성하는 단위 지연 소자와 제2 지연선 DL2를 구성하는 단위 지연 소자의 사이즈는 동일한 것으로 취급되어 단락된 소자가 점하는 스페이스는 유효하게 사용되지 않았었다. 따라서, 불필요한 스페이스가 발생하였었다.

따라서, 제4실시예에서는 예를 들면, 외부 클럭 신호의 위상을 360*(n/m)°시프트한 내부 클럭 신호를 발생하는 제1동기 회로와, 360*((m-n)/m)°시프트한 내부 클럭 신호를 발생하는 제2동기 회로가 있을 경우, 이들 제1, 제2동기 회로의 지연선을 병합함으로써 스페이스의 절약을 도모하고 있다.

즉, 도11에 도시한 바와 같이, 제1, 제2지연선 DL1, DL2는 각각 m개의 단위 지연 소자에 의하여 구성되어 있다. 제1지연선 DL1을 구성하는 단위 지연 소자(51-1~51-m)는 서로 접속됨과 동시에 제어부(53)에 접속된다. 이 제1지연선 DL1은 예를 들면, 제1, 제2동기 회로에 공유된다.

한편, 제2지연선 DL2를 구성하는 m개의 단위 지연 소자중, n개의 단위 지연 소자(52-1~52-n)는 서로 접속됨과 동시에 제어부(53)에 접속되어 있다. 이 단위 지연 소자(52-1~52-n)는 예를 들면, 외부 클럭 신호의 위상을 360*(n/m)°시프트한 내부 클럭 신호를 발생하는 제1동기 회로에 사용된다. 또한, 나머지 m-n개의 단위 지연 소자(52-n+1~52-m)는 서로 접속됨과 동시에, 제어부(53)에 접속된다. 이들 단위 지연 소자(52-n+1~52-m)는 예를 들면, 외부 클럭 신호의 위상을 360*((m-n)/m)°시프트한 내부 클럭 신호를 발생하는 제2동기 회로에 사용된다.

도12는 도11을 구체적으로 나타낸 것으로서 예를 들면, 외부 클럭 신호의 위상을 90°시프트한 내부 클럭 신호를 발생하는 제1동기 회로와, 270°시프트한 내부 클럭 신호를 발생하는 제2동기 회로가 있을 경우의 지연선을 나타내고 있다.

즉, 도12에 도시한 바와 같이, 제1, 제2 지연선 DL1, DL2는 각각 4개의 단위 지연 소자에 의하여 구성되어 있다. 제1지연선 DL1을 구성하는 단위 지연 소자(61-1~61-4)는 서로 접속됨과 동시에 제어부(63)에 접속된다. 이 제1지연선 DL1은 예를 들면, 제1, 제2동기 회로에 공유된다.

한편, 제2지연선 DL2를 구성하는 4개의 단위 지연 소자중, 1개의 단위 지연 소자(62-4)는 제어부(63)에 접속되어, 제1동기 회로에 사용된다. 또한, 단위 지연 소자(62-1~62-3)는 서로 접속됨과 동시에 제어부(63)에 접속되어 제2동기 회로에 사용된다.

도13은 제2지연선 DL2의 회로패턴을 개략적으로 도시한 것이다. 단위 지연 소자(62-1~62-3)는 서로 콘택트부 CT에 있어서 접속되고, 단위 지연 소자(62-1과 62-3)의 각 일단은 배선 L1, L2에 접속되어 있다. 또한 단위 지연 소자(62-4)에는 배선 L3, L4가 접속되어 있다. 이들 배선 L1~L4는 단위 지연 소자(62-1~62-4)의 상방에 배치된다.

상기 제4실시예에 의하면, 제1, 제2지연선 DL1, DL2를 제1, 제2동기 회로에 의하여 공유하고 있다. 따라서, 지연선의 면적을 삭감할 수 있다. 더욱이, 제1, 제2동기 회로에 각각 설치되어 있었던 제1지연선 DL1을 제1, 제2동기 회로로 공유함으로써 제1지연선 DL1을 삭감할 수 있다. 따라서, 소비전력을 저감할 수 있다.

도14는 예를 들면, 제1실시예에 제4실시예를 적용한 경우를 도시한 것으로서, 도2a, 2b에 도시한 동기 회로 SAD3과 SAD4의 지연선을 융합하고 있다. 동기 회로 SAD1, SAD2는 도1a, 1b와 동일하므로 생략하였다. 도 14에서 도2a, 2b와 동일한 부분에는 동일부호를 부여하였다. 제2지연선 DL2는 90°의 시프트출력단과 270°의 시프트출력단의 2개의 출력단을 갖고 있다. 90°의 시프트출력단에는 출력 버퍼 회로(12e, 12f)가 직렬로 접속되어, 출력 버퍼 회로(12f)로부터 내부 클럭신호 Du가 출력된다. 또한 출력 버퍼 회로(12e)로부터 내부 클럭 신호 Du보다 버퍼회로 1단분 위상이 진행된 내부 클럭 신호 aDu가 출력된다.

또한, 270°의 시프트출력단에는 출력 버퍼 회로(13e, 13f, 13h, 13g)가 이 순으로 직렬접속되어 있다. 도 2b에 도시한 동기 회로 SAD4보다 출력 버퍼 회로(13h)가 1단 많게 접속되어 있는 것은 딜레이모니터 DLM의 입력신호가, 도2b의 경우, 내부 클럭 신호 Tu인 것에 대하여, 도14의 경우, 버퍼회로 1단분 진행된 내부 클럭 신호 aTu가 입력되어 있기 때문이다. 출력 버퍼 회로(13h)를 추가함으로써, 출력 버퍼 회로(13g)로부터 내부 클럭 신호 Dd가 출력된다. 또한, 출력 버퍼 회로(13h)로부터 내부 클럭 신호 Dd보다 버퍼회로 1단분 위상이 진행된 내부 클럭 신호 aDd가 출력된다.

도14에 도시한 회로구성에 의하면, 제1지연선 DL1을 동기 회로 SAD3, SAD4에 의하여 공유하고, 제2지연선 DL2를 분할하여 동기 회로 SAD3, SAD4에 의하여 사용하고 있다. 더욱이 동기 회로 SAD3, SAD4에 의하여 딜레이모니터 DLM을 공유하고 있으므로, 회로구성을 대폭적으로 삭감할 수 있음은 물론, 소비전력을 저감할 수 있다.

또한, 제4실시예에서는 제2지연선을 360*(n/m)°시프트용과, 360*((m-n)/m)°시프트용의 2개로 분할하는 경우에 대하여 설명했으나, 이에 한정되는 것은 아니고, 3개이상으로 분할하는 것도 가능하다. 예를 들면, 360*(n1/m)°시프트용, 360*(n2/m)°시프트용, 360*(n3/m)°시프트용과 같이, 제2지연선을 분할하여 사용하는 것이 가능하다. 즉, n1+n2+n3≤m의 관계가 성립된다면 지연선을 공유할 수 있다.

(제5실시예)

이어 본 발명의 제5실시예를 설명한다.

도15a, 15b는 제5실시예를 도시한 것이다. 상기 제4실시예에서는 제1지연선 DL1에 대하여 제2지연선 DL2의 지연량이 적은, 적어도 2개의 지연선을 융합하는 경우에 대하여 나타냈다. 즉, 제2지연선 DL2를 분할하여 사용할 경우에 대하여 설명했으나, 본 실시예에서는 제1지연선 DL1을 분할하여 사용하는 경우에 대하여 설명한다.

도15a는 제2지연선 DL2에 비하여 제1지연선 DL1은 지연량이 적은, 적어도 2개의 지연선을 융합한 경우를 나타내고 있다.

또한, 도15b는 제1지연선 DL1에 비하여 제2지연선 DL2의 지연량이 적은, 적어도 하나의 지연선과, 제2지연선 DL2에 대하여 제1지연선 DL1의 지연량이 적은 적어도 하나의 지연선을 융합한 경우를 나타내고 있다.

상기 제5실시예에 의하면, 제4실시예와 동일하게 지연선의 면적을 삭감할 수 있음과 동시에 전력의 소모를 억제할 수 있다. 더구나 각종 지연량에 응하여 최적의 지연선을 구성하는 것이 가능해진다.

(제6실시예)

다음, 본 발명의 제6실시예에 대하여 설명한다. 필요한 지연량을 갖는 지연선을 구성할 경우, 지연선을 구성하는 단위 지연 소자의 배치에 의하여 지연량에 오차가 발생하는 경우가 있다. 제6실시예에서는 이 오차를 최소로 하는 것이 가능한 지연선의 배치에 대하여 설명한다.

도16은 SAD방식의 동기 회로에 있어서, 클럭신호를 90°시프트시키는 지연선의 배치를 도시한 것이다. 이 경우, 도9와 같이 제1지연선 DL1은 예를 들면, 4개의 단위 지연 소자(DL)(71-1~71-4)가 서로 접속됨과 동시에 제어부(73)에 접속된다. 이에 대하여 제2지연선 DL2는 4개의 단위 지연 소자(72-1~72-4)중 1개의 단위 지연 소자(72-4)만이 사용되고, 나머지 단위 지연 소자(72-1~72-3)는 단락되어 있다. 클럭신호를 90°시프트시킬 경우, 제2지연선 DL2의 구성은 도16과 같이, 단위 지연 소자(72-4)만을 사용하는 경우에 한정되지 않는다. 즉, 제2지연선 DL2에서의 단위지연선을 배설하는 위치는 도16에 도시한 위치에 한정되지 않는다.

도17a, 17b, 17C는 클럭신호를 90°시프트시키는 경우에서의 제2지연선 DL2의 변형례를 도시한 것이다. 이와 같이, 단위 지연 소자(72-1~72-3)를 각각 사용하여 클럭신호를 90°시프트시킬수가 있다. 제2지연선 DL2에서의 단위지연선을 배설하는 위치는 합계 4종류가 있다.

도18a, 18b, 도19a, 19b는 도16, 도17a, 17b, 17C에 도시한 제2지연선 DL2에서의 단위 지연 소자의 위치와 지연량의 변화를 각각 도시한 것이다. 즉, 도18a는 단위 지연 소자의 위치를 도16에 도시한 경우이고, 도18b는 단위 지연 소자의 위치를 도17a에 도시한 경우이다. 또한 도19a는 단위 지연 소자의 위치를 도17b에 도시한 경우이고, 도19b는 단위 지연 소자의 위치를 도17C에 도시한 경우이다. 제2지연선 DL2의 지연량은 제1지연선 DL1의 지연량의 1/4로 되는 것이 이상적이다. 그러나, 제2지연선 DL2의 지연량이 이산적이기 때문에 이상적인 지연량과 실제의 지연량과의 사이에 오차가 발생한다. 이 오차는 그대로 출력신호의 절대적인 오차로 되기 때문에, 이 오차를 가능한 한 적게 하는 것이 중요하다.

도18a, 19b에 도시할 경우, 단위 지연 소자 (DL)의 지연량 u를 예를 들면, 0.4ns라고 하면, 이상적인 지연량과 실제지연량의 최대오차 Emax는 예를 들면, 0.3ns이다. 또한, 도18b, 19a에 도시할 경우, 이상적인 지연량과 실제지연량의 최대오차 Emax는 예를 들면 0.2ns이다.

도18a, 18b, 19a, 19b에서 알 수 있는 바와 같이, 도17a, 17b에 도시하는 구성이 가장 오차가 적고, 도16, 17C에 도시한 구성의 경우, 오차가 크다. 최대오차 Emax는 도18a, 19b에 도시한 바와 같이, 도17a, 17b에 도시한 구성의 경우, 1/2u(u는 단위 지연 소자의 지연량)로 된다. 단위 지연 소자 (DL)의 지연량 u를 예를 들면, 0.4ns라 하면, 0.2ns로 된다. 이에 대하여 도16, 17C에 도시한 구성의 경우, 3/4u=0.3ns로 된다. 즉, 본 실시예의 도17a, 17b에 도시한 구성의 경우, 도16, 17C에 도시한 구성의 경우에 비하여 오차가 적어진다는 이점을 갖고 있다.

일반적으로, 클럭신호를 360*(n/m)°시프트시키는 SAD방식의 동기 회로에 적용되는 지연선의 경우, m개의 단위 지연 소자에 의하여 구성되는 제1지연선 DL1에 대하여 n개의 단위 지연 소자에 의하여 구성되는 제2지연선 DL2가 배치된다. 이 배치방법이 중요하다. 즉, 제2지연선의 지연량의 기울기가 n/m인 이상직선에 가장 접근하도록 배치하면 좋다. 따라서, 제1지연선 DL1의 지연량 m과 제2지연선 DL2에서의 지연량 n에 대하여 제1지연선 DL1의 단위 지연 소자의 제x단째에 대응하는 점까지의 제2지연선 DL2의 단수의 합계 y가 (n/m)*x에 가장 접근하도록 배치하는 것이 중요하다.

또한, m개의 단위 지연 소자로 이루어지는 제1지연선 DL1 및 n개의 단위 지연 소자로 이루어지는 제2지연선 DL2에 있어서, 제2지연선 DL2를 구성하는 단위 지연 소자의 배치방법은 더욱 더 생각되어질 수 있다.

도20은 제1방법을 도시한 것으로, 제2지연선 DL2의 인접하는 n개의 단위 지연 소자를 연속하여 배치하고 있다.

이에 대하여 도21은 제6실시예에 따른 배치방법으로 n개의 단위 지연 소자를 이격시켜 배치한 경우를 나타내고 있다.

도22는 도20에 도시한 바와 같이 단위 지연 소자를 연속적으로 배치했을 경우에서의 이상적인 지연량과 실제지연량의 오차를 도시한 것이다. 또한, 도23은 도21에 도시한 바와 같이, 단위 지연 소자를 이산적으로 배치했을 경우에 있어서의 이상적인 지연량과 실제지연량과의 오차를 도시한 것이다. 도 22, 도23에서 알 수 있는 바와 같이, 단위 지연 소자를 연속적으로 배치했을 경우 최대오차 Emax가 대단히 커지게 되어 제6실시예에 따라 단위 지연 소자를 이산적으로 배치했을 경우가 최대오차 Emax를 저감할 수 있다.

제6실시예의 경우, 도23에 도시한 바와 같이 작도(作圖)하여 이상직선에 가장 근접한 단위 지연 소자의 배치를 구할수도 있으나, 수식에 의해 구할 수도 있다. 이하에 수식에 의한 산출방법을 설명한다.

도24는 도23의 중앙부 CP를 취출하여 도시한 것이다. 제1지연선 DL1이 m개의 단위 지연 소자에 의해 구성되고, 제2지연선 DL2가 n개의 단위 지연 소자에 의하여 구성되어 있는 경우에 있어서, 이상적인 지연량과 실제지연량을 구하면 다음과 같다.

k번째(k=1,2,3, ……,n)의 단위 지연 소자의 부분에 주목하면, (k-1)*m/n과 k*m/n의 중점인 (2k-1)*(m/n)/2에 가장 가까운 위치에 단위 지연 소자가 배치되어 있으면, 오차가 최소로 된다. 도24에 도시한 바와 같이, 어떤 정수 A번째에 단위 지연 소자가 있으면, 실제 지연량이 증가하는 것은 A-1/2의 위치이다. 이 A-1/2이상기 (2k-1)*(m/n)/2에 가장 가까운 위치이면 된다. 예를 들면, m=4, n=1인 경우, 2에 A-1/2가 가장 근접하는 A로서, A=2와 3이 구해진다. A로서는 2와 3의 어느 쪽이라도 상관없다. 또한, 제2지연선 DL2에 단위 지연 소자를 배치하는 경우에 있어서, 전 단위 지연 소자를 상기 식과 일치하는 위치에 배치하는 것은 곤란하며, 일부에 상기식과 일치하지 않는 것이 있더라도 오차가 허용범위내라면 상관없다.

상기와 같이, 제6실시예에 의하면, 제2지연선을 구성하는 단위 지연 소자를 이상적인 지연량과 가장 오차가 적은 위치에 배치하는 것이 가능하다. 따라서, 지연선에서 출력되는 출력클럭신호의 절대적인 오차를 저감할 수 있다.

또한, 상기 제6실시예에서는 제2지연선 DL2를 구성하는 단위 지연 소자의 배치에 대하여 설명했으나, 제1지연선 DL1을 구성하는 단위 지연 소자의 배치에 제6실시예를 적용하는 것도 가능하다.

(제7실시예)

다음, 본 발명의 제7실시예에 대하여 설명한다. 제2실시예에서는 동기 회로 SAD1, SAD2을 이용하여 외부 클럭 신호의 위상을 360*(n/m)°시프트한 내부 클럭 신호를 생성하였다. 이에 대하여 제7실시예에서는 외부 클럭 신호로부터 직접 360*(n/m)°시프트한 내부 클럭 신호를 생성하는 SAD방식의 동기 회로에 대하여 설명한다.

도25는 제7실시예의 전제가 되는 SAD방식의 동기 회로를 도시한 것이다. 도25에 있어서, 외부 클럭 신호 CK는 n개의 입력 버퍼 회로(81-1~81-n), m개의 입력 버퍼 회로(82-1~82-m), 및 m개의 출력 버퍼 회로(83-1~83-m)를 통하여 제1지연선 DL1에 공급된다. 상기 입력 버퍼 회로(82-1~82-m), 및 출력 버퍼 회로(83-1~83-m)는 딜레이모니터 DLM을 구성하고 있다. 또한 상기 입력 버퍼 회로(81-n)로부터 출력되는 신호 CLK는 상기 제1, 제2지연선 DL1, DL2를 제어하는 미도시의 제어부에 공급되고 있다. 상기 제2지연선 DL2의 출력단에는 n개의 출력 버퍼 회로(84-1~84-n)가 직렬로 접속되어, 상기 출력 버퍼 회로(84-n)로부터 내부 클럭 신호 Dz이 출력된다. 상기 제2지연선 DL2의 지연량은, 제1지연선 DL1의 지연량에 대하여 n/m으로 설정되어 있다.

상기 동기 회로에 있어서, 내부 클럭 신호 Dz보다 버퍼회로 k단분 위상이 진행된 내부 클럭 신호 aDz을 발생하려고 하는 경우를 생각해본다. 이 경우, 제2지연선 DL2의 출력단에 (k-1)개의 출력 버퍼 회로를 추가함으로써 해결하려고 하면, 제3실시예에서 설명한 바와 같이, 딜레이모니터를 구성하는 입력 버퍼 회로, 및 출력 버퍼 회로 수가 증가하여 버퍼회로의 총수가 대단히 많아지게 된다.

따라서, 제7실시예에서는 k≥n이고, 2n≥k인 경우에 있어서, 입력 버퍼 회로와 출력 버퍼 회로의 지연량이 동일한 경우, 입력 버퍼 회로 수를 도 25에 도시한 n개에서 2n-(k+1)개로 삭감하고, 출력 버퍼 회로 수를 n개에서 k+1개로 증가시킨다. 이에 따라 버퍼회로의 총수를 삭감할 수 있도록 하고 있다.

즉, 도26에 도시한 바와 같이, 외부 클럭 신호 CK를 2n-(k+1)개의 입력 버퍼 회로(81-1~81-2n-(k+1))로 받는다. 즉 입력 버퍼 회로를 도25의 n개에서 2n-(k+1)개로 삭감한다. 이에 대하여 제2지연선 DL2에 (k+1)개의 출력 버퍼 회로(84-1~84-k+1)를 접속한다. 즉, 출력 버퍼 회로를 도25에 도시한 n개에서 (k+1)개로 증가시킨다.

입력 버퍼 회로 수를 n개에서 2n-(k+1)개로 삭감함으로써, 출력 버퍼 회로의 n단째에서의 출력신호는 도25에 도시한 출력 버퍼 회로(84-n)로부터 출력되는 내부 클럭 신호 Dz보다도 버퍼회로 k+1-n단분 진행되게 된다. 그러나, 도26에 도시한 회로의 최종적인 출력은 상기 n단째보다 버퍼회로 k+1-n단분 더 지연된다. 따라서 (k+1-n)-(k+1-n)=0으로 되어 동기가 취해지게 된다.

상기 제7실시예에 의하면, 외부 클럭 신호를 받는 입력 버퍼 회로 수를 삭감하고, 내부 클럭 신호를 출력하는 출력 버퍼 회로 수를 증가함으로써 딜레이모니터를 구성하는 버퍼회로 수가 변화하지 않도록 하고 있다. 따라서, 버퍼회로의 총수를 삭감하여 외부 클럭 신호로부터 직접 360*(n/m)°시프트한 내부 클럭 신호를 생성할 수가 있다.

또한, 제7실시예에서는, 입력 버퍼 회로와 출력 버퍼 회로의 지연시간을 동일한 것으로 하였다. 그러나, 입력 버퍼 회로에 있어서, 삭감한 지연시간과, 출력 버퍼 회로에 있어서, 증가한 지연시간이 동일하면, 특히, 입력 버퍼 회로와 출력 버퍼 회로 수가 동일할 필요는 없다.

또한, 상기 제1 내지 제3실시예에 있어서, 동기 회로 SAD1에 있어서 외부 클럭 신호와 동기한 내부 클럭 신호를 발생하고 있다. 그러나, 외부 클럭 신호의 구동능력이 클 경우, 동기 회로 SAD1을 생략하는 것이 가능하다.

또한, 상기 각 실시예에서는 외부 클럭 신호를 SAD방식의 동기 회로에서 받고 있다. 그러나, 이에 한정되는 것은 아니고, 예를 들면, 직렬접속된 복수의 인버터회로로 구성되는 버퍼회로를 사용할 수 있다. 더욱이, 이 인버터회로로 구성되는 버퍼회로의 위상마진이 허용범위내라면 상기 동기 회로 SAD1은 필요하지 않다.

또한, 동기 회로 SAD이외의 예를 들면, PLL(Phase Locked Loop)회로, DLL(Delayed Locked Loop)회로등으로 이루어지는 고정밀도의 버퍼회로를 사용하고, 또한 그 버퍼회로로부터의 출력신호를 위상시프트시킬 경우, 상기 동기 회로 SAD1은 필요없다.

또한, 동기 회로 SAD의 입력신호로서, 외부 클럭 신호를 사용하고 있으나, 이에 한정되는 것은 아니다.

즉, 도27은 본 발명이 적용되는 반도체 집적회로 장치의 일례를 도시한 것이다. 도27에 도시한 바와 같이 예를 들면, 칩(100)에 DDR메모리장치(101)와 프로세서(102)가 혼재되는 반도체 집적회로장치의 경우, 칩(100)내의 클럭신호 발생회로(103)에서 클럭신호를 발생시켜, 이 클럭신호를 SAD방식의 동기 회로(104)에 공급해도 좋다.

또한, 각 동기 회로 SAD의 출력신호는 칩내에서 사용되는 내부 클럭 신호로서 설명하였다. 그러나, 이에 한정되는 것은 아니며, 칩 외부에 출력하여도 좋다.

또한, 상기 각 실시예를 단독으로 사용해도 좋으나, 적절히 조합하여 사용하는 것도 가능하다.

상기한 구성에 의하면, 제1, 제2지연선의 일부를 다른 동기 회로와 공유하고 있다. 따라서, 제1,제2지연선의 점유면적의 증대를 방지할 수 있음은 물론 소비전력을 저감할 수 있다.

Claims

제1 클럭신호가 입력되고, 상기 제1 클럭신호에 동기하여 제1클럭신호로부터 위상이 시프트된 제2클럭신호 및 그 제2 클럭신호보다 위상이 진행된 제3클럭신호를 출력하는 제1 동기 회로와,

상기 제3 클럭신호가 공급되고, 상기 제3 클럭신호에 동기하여 제3 클럭신호로부터 위상이 시프트된 제4 클럭신호, 및 상기 제4 클럭신호보다 위상이 진행된 제5 클럭신호를 생성하는 제2 동기 회로를 포함하는 것을 특징으로 하는 위상시프트 동기 회로.
제1항에 있어서, 상기 제1 동기 회로는,

상기 제1 클럭신호를 받는 입력 버퍼 회로와,

복수의 지연소자를 갖는 제1지연선과,

복수의 지연 소자를 갖는 제2 지연선과,

이들 제1, 제2 지연선을 제어하는 제어부와,

상기 제2 지연선의 출력 신호를 지연시키고, 상기 제3 클럭신호를 출력하는 제1 출력 버퍼 회로와,

상기 제1 출력 버퍼 회로의 출력단에 접속되고 상기 제3 클럭신호에 응답하여 상기 제2 클럭 신호를 출력하는 제2 버퍼 회로와,

상기 제1 지연선에 접속되고, 입력 버퍼 회로의 지연시간과 상기 제1, 제2출력 버퍼 회로의 지연 시간과의 합의 지연 시간을 갖는 제1 딜레이 모니터

를 포함하는 것을 특징으로 하는 위상 시프트 동기 회로.
제1항에 있어서,

상기 제2 동기 회로는, 상기 제3 클럭신호가 공급되는 복수의 지연 소자를 갖는 제3 지연선과,

복수의 지연 소자를 갖는 제4 지연선과,

상기 제3, 제4 지연선을 제어하는 제어부와,

상기 제4 지연선의 출력 신호를 지연시키고, 상기 제5 클럭 신호를 출력하는 제3 출력 버퍼 회로와,

상기 제3 출력 버퍼 회로의 출력단에 접속되고, 상기 제4 클럭 신호를 출력하는 제4 출력 버퍼 회로와,

출력단이 상기 제3 지연선에 접속되고, 입력단에 공급되는 상기 제3 클럭 신호의 지연 시간과 상기 제3, 제4 출력 버퍼 회로의 지연 시간과의 합의 지연 시간을 갖는 제2 딜레이 모니터를 포함하는 것을 특징으로 하는 위상 시프트 동기 회로.
제3항에 있어서,

상기 제3 지연선과 제4 지연선의 지연 시간의 비는, 상기 제2 딜레이 모니터에서의 지연 시간과 상기 제3, 제4 출력 버퍼 회로의 지연 시간과의 비와 다르고,상기 제2 딜레이 모니터에 공급되는 제3 클럭 신호의 위상은, 상기 제4 출력 버퍼 회로로부터 출력되는 제4 클럭 신호와 상기 제3 출력 버퍼 회로로부터 출력되는 제5 클럭 신호와의 지연 시간의 차분만큼 진행되어 있는 것을 특징으로 하는 위상 시프트 동기 회로.
제4항에 있어서,

상기 제3 지연선은 서로 접속된 m개의 상기 지연 소자를 가지며, 상기 제4 지연선은 m개의 상기 지연 소자를 가지며, 그 중 n개의 상기 지연 소자가 서로 접속되고 m-n개의 상기 지연 소자가 단락되어 있는 것을 특징으로 하는 위상 시프트 동기 회로.
위상 시프트 동기 회로에 있어서,

입력 클럭 신호와 동기하여, 상기 입력 클럭 신호와 위상이 다른 출력 클럭 신호를 생성하는 제1, 제2 동기 회로와,

상기 제1 동기 회로에 설치된 제1 지연선과,

상기 제2 동기 회로에 설치된 제2 지연선

을 포함하고,

상기 제1 동기 회로의 제1 지연선의 적어도 일부가, 상기 제2 동기 회로의 제2 지연선의 일부로서 공유되는 것을 특징으로 하는 위상 시프트 동기 회로.
제6항에 있어서,

상기 제1 지연선은, m개의 지연 소자를 가지며, 그 중 n개의 상기 지연 소자가 서로 접속되어 제1 지연 소자군을 구성하며, m-n개의 상기 지연 소자가 서로 접속되어 제2 지연 소자군을 구성하고, 상기 제1, 제2 지연 소자군이 상기 제1, 제2 동기 회로에 공유되는 것을 특징으로 하는 위상 시프트 동기 회로.
제6항에 있어서,

상기 제2 지연선은, m개의 지연 소자를 가지며, 그 중 n개의 상기 지연 소자가 서로 접속되어 제3 지연 소자군을 구성하며, m-n개의 상기 지연 소자가 서로 접속되어 제4 지연 소자군을 구성하며, 상기 제3, 제4 지연 소자군이 상기 제1, 제2 동기 회로에 공유되는 것을 특징으로 하는 위상 시프트 동기 회로.
제8항에 있어서,

상기 제3 지연 소자군은 서로 인접하지 않는 지연 소자에 의하여 구성되어 있는 것을 특징으로 하는 위상 시프트 동기 회로.
제1 클럭 신호가 입력되고, 상기 제1 클럭 신호에 동기하여 상기 제1 클럭 신호로부터 위상이 시프트된 제2 클럭 신호 및 상기 제2 클럭 신호와 상이한 위상의 제3 클럭 신호를 출력하는 동기 회로

를 포함하되,

상기 동기 회로는,

서로 접속된 m개의 지연 소자를 갖는 제1 지연선과,

m개의 상기 지연 소자를 갖는 제2 지연선 -상기 제2 지연선은 m개중의 n개의상기 지연 소자가 서로 접속된 제1 지연 소자군과, m-n개의 상기 지연 소자가 서로 접속된 제2 지연 소자군을 가짐-과,

상기 제1, 제2 지연선을 제어하는 제어부와,

상기 제1 지연 소자군의 출력 신호를 지연시키고, 상기 제2 클럭 신호를 생성하는 제1 출력 버퍼 회로와,

상기 제2 지연 소자군의 출력 신호를 지연시키고, 상기 제3 클럭 신호를 생성하는 제2 출력 버퍼 회로와,

상기 제1 지연선에 접속되고, 상기 제1 클럭 신호의 지연 시간과 상기 제1 출력 버퍼 회로의 지연 시간과의 합의 지연 시간을 갖는 딜레이 모니터를 포함하는 것을 특징으로 하는 위상시프트 동기 회로.
복수의 지연 소자를 갖는 제1 지연선과,

복수의 지연 소자를 갖는 제2 지연선과,

상기 제1, 제2 지연선을 제어하는 제어부와,

상기 제2 지연선의 출력 신호를 지연하는 출력 버퍼 회로와,

출력단이 상기 제1 지연선에 접속되고, 입력단에 공급되는 클럭 신호를 상기 제1 지연선에 공급하는 딜레이 모니터와,

상기 제1 지연선의 지연량 m과 제2 지연선의 지연량 n이 다르며, 상기 제1 지연선을 구성하는 x번째의 지연 소자에 대응하는 위치까지의 상기 제2 지연선을 구성하는 지연 소자수의 합계 y가 (n/m) × x에 근접하도록 배치되는 것을 특징으로 하는 위상 시프트 동기 회로.
복수의 지연 소자를 갖는 제1 지연선과,

복수의 지연 소자를 갖는 제2 지연선과,

상기 제1, 제2 지연선을 제어하는 제어부와,

상기 제2 지연선의 출력 신호를 지연하는 출력 버퍼 회로와,

출력단이 상기 제1 지연선에 접속되고, 입력단에 공급되는 클럭 신호를 상기 제1 지연선에 공급하는 딜레이 모니터와,

상기 제1 지연선의 지연량 m과 제2 지연선의 지연량 n이 다르며, 상기 제2 지연선을 구성하는 k번째의 상기 지연 소자는 (k-1) × m/n와 k × m/n의 중점(中點) 근방에 배치되는 것을 특징으로 하는 위상시프트 동기 회로.
클럭 신호를 받는 복수의 입력 버퍼 회로와,

복수의 지연 소자를 갖는 제1 지연선과,

상기 제1 지연선과 지연량이 다른 제2 지연선과,

상기 제1, 제2 지연선을 제어하는 제어부와,

상기 제2 지연선의 출력 신호를 지연시키고, 지연량이 다른 제1, 제2의 클럭 신호를 출력하는 복수의 출력 버퍼 회로와,

입력단이 상기 입력 버퍼 회로에 접속되고, 출력단이 상기 제1 지연선에 접속되며, 상기 입력 버퍼 회로의 지연량과 상기 출력 버퍼 회로의 지연량의 총합과다른 지연량을 갖는 딜레이 모니터를 포함하는 것을 특징으로 하는 위상 시프트 동기 회로.
제13항에 있어서,

상기 제1 지연선의 지연량은 m, 상기 제2 지연선의 지연량은 n이고, 상기 제2 클럭 신호는 상기 제1 클럭 신호보다 출력 버퍼 k개분 위상이 진행되어 있는 경우에, 상기 출력 버퍼 회로수는 k+1개이며, 상기 입력 버퍼 회로수는 2n-(k+1)인 것을 특징으로 하는 위상 시프트 동기 회로.
제13항에 있어서,

상기 딜레이 모니터는 m개의 입력 버퍼 회로와, m개의 출력 버퍼 회로로 구성되어 있는 것을 특징으로 하는 위상 시프트 동기 회로.
클럭 신호를 발생하는 발생 회로와,

상기 발생 회로에 의하여 발생된 클럭 신호가 공급되고, 상기 클럭 신호에 따라 상기 클럭 신호와 위상이 다른 복수의 내부 클럭 신호를 발생하는 위상 시프트 동기 회로와,

상기 위상 시프트 동기 회로에 접속되고, 상기 위상 시프트 동기 회로로부터 공급되는 복수의 내부 클럭 신호에 따라 억세스되는 메모리장치

를 포함하되,

상기 위상 시프트 동기 회로는

제1 클럭 신호가 입력되고, 상기 제1 클럭 신호에 동기하여 상기 제1 클럭 신호로부터 위상이 시프트된 제2 클럭 신호 및 상기 제2 클럭 신호보다 위상이 진행된 제3 클럭 신호를 출력하는 제1 동기 회로와,

상기 제3 클럭 신호가 공급되고, 상기 제3 클럭 신호에 동기하여 상기 제3 클럭 신호로부터 위상이 시프트된 제4 클럭 신호, 및 상기 제4 클럭 신호보다 위상이 진행된 제5 클럭 신호를 생성하는 제2 동기 회로를 포함하는 것을 특징으로 하는 위상 시프트 동기 회로.
제16항에 있어서,

상기 제1 동기 회로는,

상기 제1 클럭 신호를 받는 입력 버퍼 회로와,

복수의 지연 소자를 갖는 제1 지연선과,

복수의 지연 소자를 갖는 제2 지연선과,

상기 제1, 제2 지연선을 제어하는 제어부와,

상기 제2 지연선의 출력 신호를 지연시키고, 상기 제3 클럭 신호를 출력하는 제1 출력 버퍼 회로와,

상기 제1 출력 버퍼 회로의 출력단에 접속되고, 상기 제2 클럭 신호에 따라 상기 제2 클럭 신호를 출력하는 제2 버퍼 회로와,

상기 제1 지연선에 접속되고, 입력 버퍼 회로의 지연 시간과 상기 제1, 제2출력 버퍼 회로의 지연 시간과의 합의 지연 시간을 갖는 제1 딜레이 모니터를 포함하는 것을 특징으로 하는 위상 시프트 동기 회로.
제16항에 있어서,

상기 제2 동기 회로는,

상기 제3 클럭 신호가 공급되는 복수의 지연 소자를 갖는 제3 지연선과,

복수의 지연 소자를 갖는 제4 지연선과,

상기 제3, 제4 지연선을 제어하는 제어부와,

상기 제4 지연선의 출력 신호를 지연시키고, 상기 제5 클럭 신호를 출력하는 제3 출력 버퍼 회로와,

상기 제3 출력 버퍼 회로의 출력단에 접속되고, 상기 제4 클럭 신호를 출력하는 제4 출력 버퍼 회로와,

출력단이 상기 제3 지연선에 접속되며, 입력단에 공급되는 상기 제3 클럭 신호의 지연 시간과 상기 제3, 제4 출력 버퍼 회로의 지연 시간과의 합의 지연 시간을 갖는 제2 딜레이 모니터를 포함하고 있는 것을 특징으로 하는 위상 시프트 동기 회로.
제18항에 있어서,

상기 제3 지연선과 제4 지연선의 지연 시간의 비는 상기 제2 딜레이 모니터에서의 지연 시간과 상기 제3, 제4 출력 버퍼 회로의 지연 시간과의 비와 다르고,상기 제2 딜레이 모니터에 공급되는 클럭 신호의 위상은 상기 제4 출력 버퍼 회로로부터 출력되는 제4 클럭 신호와 상기 제3 출력 버퍼 회로로부터 출력되는 제5 클럭 신호와의 지연 시간의 차분만큼 진행되어 있는 것을 특징으로 하는 위상 시프트 동기 회로.
제19항에 있어서,

상기 제3 지연선은 서로 접속된 m개의 상기 지연 소자를 가지며, 상기 제4 지연 소자는 m개의 상기 지연 소자를 가지며, 그 중 n개의 상기 지연 소자가 서로 접속되고, m-n개의 상기 지연 소자가 단락되어 있는 것을 특징으로 하는 위상 시프트 동기 회로.