KR19980060709A - 동기 지연 선 회로 - Google Patents

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Abstract

본 발명은 동기 지연 선 회로에 관한 것으로서, 다수개의 단위 지연단을 구비하고, 상기 다수개의 단위 지연단은 다수 개의 단위 지연단 그룹으로 분할되며, 각 단위 지연단 그룹에서 출력되는 다수개의 출력선들이 통합된 하나의 최종 출력단을 구비함으로써 전력 소비가 감소되고 크기가 작아진다.

Description

동기 지연 선(synchrolous delay line) 회로
본 발명은 동기 지연 선 회로에 관한 것으로서, 특히 동기식 DRAM 반도체 장치의 동기 지연 선 회로에 관한 것이다.
외부 클럭이 반도체 메모리 장치에 입력되어 반도체 메모리 장치에 저장되어있는 데이터가 반도체 메모리 장치 외부로 출력되는 시간을 tSAC라고 하는데 이것은 곧바로 반도체 메모리 장치의 성능을 좌우한다. 상기 tSAC가 작을 때 그 반도체 메모리 장치는 좋은 성능을 가지고 있는 것이 된다. 그런데 반도체 메모리 장치는 내부에 여러 가지 회로 소자들을 가지고 있기 때문에 외부 클럭이 입력되면 이것은 상기 여러 가지 회로 소자들을 통과하는 동안 지연된다. 상기 지연은 tSAC를 증가시켜서 반도체 메모리 장치의 성능을 저하시키는 요인이 되고 있다. 따라서 상기 외부 클럭이 지연되는 시간을 줄이기 위한 방법으로 반도체 메모리 장치 내에서 사용되는 내부 클럭이 상기 외부 클럭과 동일한 위상을 갖도록 하는 DLL(Delay Locked Loop) 회로를 사용하는데, 동기식 DRAM에서는 반도체 칩의 동작 주파수가 빨라지면서 상기 DLL 회로와 유사한 동기 지연 선(synchronous Delay Line) 회로를 사용하고 있다.
도 1은 종래의 동기 지연 선 회로의 블록도이다. 외부 클럭은 버퍼(도시안됨)에 의해 어느 정도 지연된 다음 내부 클럭인 PCLK가 발생한다. 상기 PCLK는 동기 지연 선 회로(10)를 거치면서 다시 한 번 지연된다. 동기 지연 선 회로(10)의 구조는 주 지연부(13)와 4개의 단위 지연단들(15,16,17,18)로 구성되어있다. 도 1은 단위 지연단들이 4단인 경우를 나타내고 있다. 상기 PCLK는 주 지연부(13)에 의해 1차 지연되고 4개의 단위 지연단들(15,16,17,18)을 지나면서 2차로 지연된다. 그리고 내부 지연부(20)를 거치면서 3차로 지연되어 PCLKDQ가 발생된다.
도 2는 상기 도 1에 도시된 단위 지연단(15)의 구체 회로도이다. 그 구조는 PCLK에 연결된 제1 단위 지연부(21)와, 상기 제1 단위 지연부(21)의 출력을 입력으로 하고 상기 PCLK에 게이트가 연결되고 상기 PCLK의 반전 신호에 상보 게이트가 연결된 제1 전송 게이트(transmission gate)(23)와, 상기 제1 전송 게이트(23)의 출력을 입력으로 하는 제1 래취 회로(25)와, 상기 제1 래취 회로(25)의 출력을 입력으로 하는 제1 인버터(27)와, 상기 제1 인버터(27)의 출력을 입력으로 하며 상기 제1 전송 게이트(23)의 게이트와 상보 게이트에 각각 상보 게이트와 게이트가 연결된 제2 전송 게이트(29)와, 상기 제2 전송 게이트(29)의 출력을 입력으로 하는 제2 래취 회로(31)와, 상기 제2 래취 회로(31)의 출력과 전원 전압인 VDD를 입력으로 하는 제1 낸드 게이트(NAND gate)(33)와, 상기 제1 낸드 게이트(33)의 출력을 입력으로 하는 제2 인버터(35)와, 상기 제2 인버터(35)의 입력과 상기 VDD를 입력으로 하는 제2 낸드 게이트(37)와, 상기 제2 낸드 게이트(37)의 출력을 입력으로 하는 제3 인버터(39)와, PCLK를 입력으로 하는 제2 단위 지연부(41), 및 상기 제2 단위 지연부(41)의 출력을 입력으로하며 상기 제2 낸드 게이트(37)의 출력단에 상보 게이트가 연결되고 상기 제3 인버터(39)의 출력단에 게이트가 연결된 제3 전송 게이트(43)로 구성되어있다.
도 1과 도 2에서 단위 지연단들(15,16,17,18)의 단수가 동기 지연 선 회로(10)의 동작 주파수 영역을 결정하게 된다. 도 1은 단위 지연단이 4단인 경우를 도시하였지만 동기 지연 선 회로(10)는 실제로는 그 이상의 단위 지연단들로 구성되어 있는 경우가 많다. 상기 단위 지연단들(15,16,17,18)의 단수가 많아질수록 동기 지연선 회로(10)의 출력단 즉, PCLK_SDL에서 상기 단위 지연단들(15,16,17,18)을 바라볼 때 부하(load)가 증가한다. 왜냐하면 상기 단위 지연단들(15,16,17,18)들이 PCLK_SDL에 모두 동시에 연결되어있기 때문이다. 부하가 증가하면 PCLK가 지연되는 시간이 길어진다. 상기 부하는 단위 지연단들(15,16,17,18)의 각 출력단에 있는 전송 게이트들에 의한 접합(junction)에 의해 주로 결정되며 버스 라인에 의해서도 일부 영향을 받는다. 상기 부하가 증가하게되면 증가된 부하를 구동하는 상기 제2 단위 지연부(41)의 구동 능력이 커야한다. 그러기 위해서는 상기 제2 단위 지연부(41)의 크기가 커야한다. 제2 단위 지연부(41)가 커지면 제1 단위 지연부(21)도 동시에 커져야 한다. 왜냐하면 제1 단위 지연부(21)와 제2 단위 지연부(41)는 크기가 동일해야하기 때문이다. 제1 단위 지연부(21)와 제2 단위 지연부(41)가 커지면 동기 지연 선 회로(10)에 흐르는 전류의 양이 증가하여 전력 소비가 증가할 뿐만 아니라 동기 지연 선 회로(10)의 크기가 커져서 반도체 칩에서 차지하는 면적이 증대되어 반도체 칩의 크기를 크게하는 문제를 발생시킨다.
상술한 바와 같이 단위 지연단의 단수가 증가하면 부하가 증가하게 되고 그로 인하여 전력 소비가 증가할 뿐만 아니라 크기도 증대되는 문제가 발생된다.
본 발명이 이루고자 하는 기술적 과제는 단위 지연단의 단수가 증가하더라도 전력 소비가 감소되고 크기가 작은 동기 지연 선 회로를 제공하는데 있다.
도 1은 종래의 동기 지연 선 회로의 블록도.
도 2는 상기 도 1의 단위 지연단(unit delay stage)의 구체 회로도.
도 3은 본 발명의 동기 지연 선 회로의 블록도.
도 4는 상기 도 3의 단위 지연단의 구체 회로도.
도 5는 상기 도 3의 타이밍도.
상기 과제를 이루기 위하여 본 발명은,
다수개의 단위 지연단을 구비하고, 상기 다수개의 단위 지연단은 다수 개의 단위 지연단 그룹으로 분할되며, 각 단위 지연단 그룹에서 출력되는 다수개의 출력선들이 통합된 하나의 최종 출력단을 구비하는 동기 지연 선 회로를 제공한다.
상기 과제를 이루기 위하여 본 발명은 또한,
반도체 장치의 동기 지연 선 회로에 있어서, 내부 클럭이 입력되어 1차로 지연되는 주 지연부와, 상기 주 지연부의 출력을 입력으로 하며 상기 내부 클럭에 의해 제어되어 상기 내부 클럭을 2차로 지연하는 다수개의 단위 지연단들과, 상기 단위 지연단들 중 인접한 4개의 단위 지연단들의 출력단들을 하나의 출력으로 통합하는 다수개의 출력 제어부들 및 상기 다수개의 출력 제어부들의 출력단들을 하나의 출력으로 통합하여 하나의 출력 신호를 출력하는 논리 회로를 구비하는 동기 지연 선 회로를 제공한다.
바람직하기는, 상기 단위 지연단은 내부 클럭에 연결된 제1 단위 지연부와, 상기 단위 지연부의 출력을 입력으로 하고 상기 내부 클럭에 게이트가 연결되고 상기 내부 클럭의 반전 신호에 상보 게이트가 연결된 제1 전송 게이트와, 상기 제1 전송 게이트의 출력을 입력으로 하는 제1 래취 회로와, 상기 제1 래취 회로의 출력을 입력으로 하는 제1 인버터와, 상기 제1 인버터의 출력을 입력으로 하며 상기 제1 전송 게이트의 게이트와 상보 게이트에 각각 상보 게이트와 게이트가 연결된 제2 전송 게이트와, 상기 제2 전송 게이트의 출력을 입력으로 하는 제2 래취 회로와, 상기 래취 회로의 출력과 전원 전압을 입력으로 하는 제1 낸드 게이트와, 상기 제1 낸드 게이트의 출력을 입력으로 하는 제2 인버터와, 상기 제2 인버터의 입력과 상기 전원 전압을 입력으로 하는 제2 낸드 게이트와, 상기 제2 낸드 게이트의 출력을 입력으로 하는 제3 인버터와, 내부 클럭를 입력으로 하는 제2 단위 지연부, 및 상기 제2 단위 지연부의 출력을 입력으로하며 상기 제2 낸드 게이트의 출력단에 상보 게이트가 연결되고 상기 제3 인버터의 출력단에 게이트가 연결된 제3 전송 게이트로 구성한다.
또, 상기 다수개의 출력 제어부들 중 하나의 출력 제어부는 하나의 단위 지연단의 출력과 상기 하나의 단위 지연단에 인접한 다른 하나의 단위 지연단의 출력을 입력으로 하는 제4 인버터와, 상기 제4 인버터의 입력단에 드레인이 연결되고 접지단에 소오스가 연결된 제1 NMOS트랜지스터와, 상기 제1 NMOS트랜지스터의 게이트에 출력단이 연결되고 상기 다른 하나의 단위 지연단에 인접한 다른 두 개의 단위 지연단들의 출력단들에 각각 연결된 전송 게이트들의 각 게이트에 입력단이 연결된 노아 게이트와, 상기 제4 인버터의 입력단에 연결되어 상기 제4 인버터가 동작하기 전 초기 상태에서 상기 제4 인버터의 입력단의 전압 레벨을 접지 전압으로 만드는 제1 초기화 회로와, 상기 다른 두 개의 단위 지연단들의 출력을 입력으로 하는 제5 인버터와, 상기 제5 인버터의 입력단에 드레인이 연결되고 접지단에 소오스가 연결된 제3 NMOS트랜지스터와, 상기 제3 NMOS트랜지스터의 게이트에 출력단이 연결되고 상기 하나의 단위 지연단의 출력단과 상기 다른 하나의 단위 지연단의 출력단에 각각 연결된 다른 두 개의 전송 게이트들의 각 게이트에 입력단이 연결된 다른 노아 게이트와, 상기 제5 인버터의 입력단에 연결되어 상기 제5 인버터가 동작하기 전 초기 상태에서 상기 제5 인버터의 입력단의 전압 레벨을 접지 전압으로 만드는 제2 초기화 회로, 및 상기 제4 인버터와 제5 인버터의 출력들을 입력으로하여 하나의 출력선을 갖는 낸드 게이트로 구성한다.
또한, 상기 제1 초기화 회로는 제4 인버터의 입력단에 드레인이 연결되고 접지단에 소오스가 연결되며 전원 전압에 게이트가 연결된 제2 NMOS트랜지스터로 구성하고, 상기 제2 초기화 회로는 상기 제5 인버터의 입력단에 드레인이 연결되고 접지단에 소오스가 연결되며 전원 전압에 게이트가 연결된 제4 NMOS트랜지스터로 구성하며, 상기 논리 회로는 오아 게이트로 구성한다.
상기 본 발명의 동기 지연 선 회로는 단위 지연단의 단수가 증가하더라도 전력 소비가 감소되고 크기가 작아진다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명의 동기 지연 선 회로의 블록도이다. 도 3은 단위 지연단의 단수가 8단인 경우의 블록도이다. 외부 클럭은 버퍼(도시안됨)에 의해 어느 정도 지연된 다음 내부 클럭인 PCLK가 발생한다. 도 3의 구조는 PCLK가 입력되어 1차로 지연되는 주 지연부(51)와, 상기 주 지연부(51)의 출력을 입력으로 하며 상기 PCLK에 의해 제어되어 상기 PCLK를 2차로 지연시키는 제1 내지 제8 단위 지연단들(53,54,55,56,57,58,59,60)과, 상기 제1 내지 제4 단위 지연단들(53,54,55,56)의 출력단들을 하나의 출력으로 통합하는 제1 출력 제어부(63)와, 상기 제5 내지 제8 단위 지연단들(57,58,59,60)의 출력단들을 하나의 출력으로 통합하는 제2 출력 제어부(65), 및 상기 제1 출력 제어부(63)와 제2 출력 제어부(65)의 출력들을 통합하여 하나의 출력 신호인 PCLK_SDL을 출력하는 논리 회로부(67)로 구성되어있다. 상기 제1 내지 제8 단위 지연단들(53,54,55,56,57,58,59,60)의 구조는 모두 동일하다.
상기 제1 내지 제8 단위 지연단들(53,54,55,56,57,58,59,60)의 단수가 동기 지연 선 회로(50)의 동작 주파수 영역을 결정하게 된다. 예를 들면 167[MHz]에서는 2단의 단위 지연단이 필요하고 83[MHz]에서는 24단의 단위 지연단이 필요하다. 도 3은 단위 지연단이 4단인 경우를 도시하였지만 동기 지연 선 회로(50)는 실제로는 그 이상의 단위 지연단들로 구성되어 있는 경우가 많다.
도 4는 상기 도 3의 단위 지연단(53)의 구체 회로도이다. 그 구조는 내부 클럭인 PCLK에 연결된 제1 단위 지연부((71)와, 상기 제1 단위 지연부(71)의 출력을 입력으로 하고 상기 PCLK에 게이트가 연결되고 상기 PCLK의 반전 신호에 상보 게이트가 연결된 제1 전송 게이트(73)와, 상기 제1 전송 게이트(73)의 출력을 입력으로 하는 제1 래취 회로(75)와, 상기 제1 래취 회로(75)의 출력을 입력으로 하는 제1 인버터(77)와, 상기 제1 인버터(77)의 출력을 입력으로 하며 상기 제1 전송 게이트(73)의 게이트와 상보 게이트에 각각 상보 게이트와 게이트가 연결된 제2 전송 게이트(79)와, 상기 제2 전송 게이트(79)의 출력을 입력으로 하는 제2 래취 회로(81)와, 상기 제2 래취 회로(81)의 출력과 전원 전압인 Vdd를 입력으로 하는 제1 낸드 게이트(83)와, 상기 제1 낸드 게이트(83)의 출력을 입력으로 하는 제2 인버터(85)와, 상기 제2 인버터(85)의 입력과 상기 Vdd를 입력으로 하는 제2 낸드 게이트(87)와, 상기 제2 낸드 게이트(87)의 출력을 입력으로 하는 제3 인버터(89)와, PCLK를 입력으로 하는 제2 단위 지연부(91), 및 상기 제2 단위 지연부(91)의 출력을 입력으로하며 상기 제2 낸드 게이트(87)의 출력단에 상보 게이트가 연결되고 상기 제3 인버터(89)의 출력단에 게이트가 연결된 제3 전송 게이트(93)로 구성되어있다.
상기 제1 출력 제어부(63)는 상기 제1 단위 지연단(53)의 출력과 상기 제2 단위 지연단(54)의 출력을 입력으로 하는 제4 인버터(101)와, 상기 제4 인버터(101)의 입력단에 드레인이 연결되고 접지단인 GND에 소오스가 연결된 제1 NMOS트랜지스터(103)와, 상기 제1 NMOS트랜지스터(103)의 게이트에 출력단이 연결되고 상기 제3 단위 지연단(55)의 최종 출력단의 전송 게이트의 게이트와 상기 제4 단위 지연단(56)의 최종 출력단의 전송 게이트의 게이트에 입력단이 연결된 제1 오아 게이트(OR gate)(105)와, 상기 제4 인버터(101)의 입력단에 드레인이 연결되고 GND에 소오스가 연결되며 Vdd에 게이트가 연결된 제2 NMOS트랜지스터(107)와, 상기 제3 단위 지연단(55)의 출력과 상기 제4 단위 지연단(56)의 출력을 입력으로 하는 제5 인버터(111)와, 상기 제5 인버터(111)의 입력단에 드레인이 연결되고 GND에 소오스가 연결된 제3 NMOS트랜지스터(113)와, 상기 제3 NMOS트랜지스터(113)의 게이트에 출력단이 연결되고 상기 제1 단위 지연단(53)의 최종 출력단의 전송 게이트의 게이트와 상기 제2 단위 지연단(54)의 최종 출력단의 전송 게이트의 게이트에 입력단이 연결된 제2 오아 게이트(115)와, 상기 제5 인버터(111)의 입력단에 드레인이 연결되고 GND에 소오스가 연결되며 Vdd에 게이트가 연결된 제4 NMOS트랜지스터(117), 및 상기 제4 인버터(101)와 제5 인버터(111)의 출력을 입력으로 하는 제3 낸드 게이트(121)로 구성되어있다.
상기 제2 NMOS트랜지스터(107)는 제1 초기화 회로로서, 상기 제4 인버터(101)가 동작하지않는 초기 상태에서 약하게 도통이 되어 상기 제4 인버터(101)의 입력단을 GND 레벨로 만들어서 초기화시킨다. 이로 인하여 제4 인버터(101)의 초기 상태의 오동작이 방지된다. 상기 제2 NMOS트랜지스터(107)는 상기 제1 NMOS트랜지스터(103)보다 크기가 큰 트랜지스터이다. 때문에 제1 NMOS트랜지스터(103)가 도통하게 되면 제1 NMOS트랜지스터(103)로 대부분의 전류가 흐르고, 만일 제1 NMOS트랜지스터(103)가 불통되더라도 제2 NMOS트랜지스터(107)로는 미세한 전류가 흐르게 되어 제4 인버터(101)의 동작에는 큰 영향을 미치지 않는다.
상기 제4 NMOS트랜지스터(117)는 제2 초기화 회로로서, 상기 제5 인버터(113)가 동작하지않는 초기 상태에서 약하게 도통이 되어 상기 제5 인버터(113)의 입력단을 GND 레벨로 만들어서 초기화시킨다. 이로 인하여 제5 인버터(113)의 오동작이 방지된다. 상기 제4 NMOS트랜지스터(117)는 상기 제3 NMOS트랜지스터(113)보다 크기가 큰 트랜지스터이다. 때문에 제3 NMOS트랜지스터(113)가 도통하게 되면 제3 NMOS트랜지스터(113)로 대부분의 전류가 흐른다. 만일 제3 NMOS트랜지스터(113)가 불통되더라도 제4 NMOS트랜지스터(117)로는 미세한 전류가 흐르게 되어 제5 인버터(111)의 동작에는 큰 영향을 미치지 않는다.
상기 논리 회로부(67)는 제3 오아 게이트로 구성되어있다.
도 5는 상기 도 3의 타이밍도이다. 도 5를 참조하여 도 3의 작용을 설명하기로 한다. 상기 도 3에서 제2 단위 지연단(54)이 동기(matching)되면 PCLK은 주 지연부(51)를 통과하면서 1차로 지연되고 제2 단위 지연단(54)을 통과하면서 2차로 지연된 후 제4 인버터(101)에 도달한다. 그러면 제4 인버터(101)는 논리 로우(logical low) 레벨의 신호를 출력하고, 이것은 제3 낸드 게이트(121)에 의해 논리 하이(logical high)로 되어 제3 오아 게이트(67)를 통하여 PCLK_SDL이 출력된다.
상기 제1 내지 제4 단위 지연단들(53,54,55,56) 사이에서 온도나 전압 변화에 의하여 동기가 변하여 제4 단위 지연단(56)이 동기가 되면 제1 오아 게이트(105)의 출력은 논리 하이 레벨이 되어 제1 NMOS트랜지스터(103)가 도통된다. 그러면 제4 인버터(101)의 입력단은 논리 로우 레벨이 되고 그 출력단은 논리 하이 레벨이 되어 제5 인버터(111)의 출력에 따라 제3 낸드 게이트(121)의 출력이 결정된다. 따라서 PCLK는 제4 단위 지연단(56)을 통하여 제3 오아 게이트(67)까지 출력된다. 이와 같이 제1 출력 제어부(63)는 상기 제1 내지 제4 단위 지연단들(53,54,55,56) 사이의 동기가 변하더라도 오동작하지 않고 정확한 PCLK_SDL을 출력시킨다.
상기 제2 출력 제어부(65)는 상기 제1 출력 제어부(63)와 그 구성 및 동작이 동일하므로 중복 설명을 생략하기로 한다.
외부 클럭과 상기 PCLKDQ의 위상이 동기되기 위해서는 주 지연부(51)에 의한 지연 시간은 상기 제1 내지 제8 단위 지연단들(53,54,55,56,57,58,59,60)에 의한 지연 시간에다가 내부 지연부(도시안됨)에 의한 지연 시간을 합한 시간과 같아야 한다. 상기 주 지연부(51)에 의한 지연 시간은 PCLKDQ의 동작 주파수에 영향을 주게 된다. 만일 주 지연부(51)에 의한 지연 시간이 PCLK의 한 주기보다 크면 PCLKDQ는 외부 클럭과 동기가 되지 않게 되어 PCLKDQ를 이용하는 회로(도시안됨)는 오동작을 하게된다.
상기 제1 내지 제8 단위 지연단들(53,54,55,56,57,58,59,60)은 각각 2개씩 통합되어 4개의 단위 지연단 그룹들(131,133,135,137)을 형성하고 있고, 상기 4개의 단위 지연단 그룹들(131,133,135,137)이 병렬로 연결되어 있으므로 제3 오아 게이트(67)의 출력단에서 상기 제1 내지 제8 단위 지연단들(53,54,55,56,57,58,59,60)을 바라보는 부하는 매우 작아지게 된다. 더욱이 단위 지연단 그룹들(131,133,135,137)은 병렬로 연결되어있으므로 그 수가 증가하면 할수록 제3 오아 게이트(67)의 출력단에서 바라보는 부하는 작아지게 된다. 부하가 작으면 상기 제1 단위 지연부(71)와 제2 단위 지연부(91)의 구동 능력이 작아지게 되어 제1 단위 지연부(71)와 제2 단위 지연부(91)의 크기가 작아진다. 따라서 전체적으로 상기 동기 지연 단 회로(50)의 크기가 작아지게 된다. 그렇게 되면 상기 동기 지연단 회로(50)에 흐르는 전류도 작아지게 되므로 전력 소비가 감소된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 동기 지연 선 회로(50)의 크기가 감소되어 전력 소비가 작을 뿐 아니라 반도체 장치에 구현할 때 상기 반도체 칩의 크기를 감소시킬 수 있다.

Claims (7)

  1. 다수개의 단위 지연단을 구비하고, 상기 다수개의 단위 지연단은 다수 개의 단위 지연단 그룹으로 분할되며, 각 단위 지연단 그룹에서 출력되는 다수개의 출력선들이 통합된 하나의 최종 출력단을 구비하는 것을 특징으로 하는 동기 지연 선 회로.
  2. 반도체 장치의 동기 지연 선 회로에 있어서,
    내부 클럭이 입력되어 1차로 지연되는 주 지연부;
    상기 주 지연부의 출력을 입력으로 하며 상기 내부 클럭에 의해 제어되어 상기 내부 클럭을 2차로 지연하는 다수개의 단위 지연단들;
    상기 단위 지연단들 중 인접한 4개의 단위 지연단들의 출력단들을 하나의 출력으로 통합하는 다수개의 출력 제어부들; 및
    상기 다수개의 출력 제어부들의 출력단들을 하나의 출력으로 통합하여 하나의 출력 신호를 출력하는 논리 회로를 구비하는 것을 특징으로 하는 동기 지연 선 회로.
  3. 제2항에 있어서, 상기 단위 지연단은 내부 클럭에 연결된 제1 단위 지연부와, 상기 제1 단위 지연부의 출력을 입력으로 하고 상기 내부 클럭에 게이트가 연결되고 상기 내부 클럭의 반전 신호에 상보 게이트가 연결된 제1 전송 게이트와, 상기 제1 전송 게이트의 출력을 입력으로 하는 제1 래취 회로와, 상기 제1 래취 회로의 출력을 입력으로 하는 제1 인버터와, 상기 제1 인버터의 출력을 입력으로 하며 상기 제1 전송 게이트의 게이트와 상보 게이트에 각각 상보 게이트와 게이트가 연결된 제2 전송 게이트와, 상기 제2 전송 게이트의 출력을 입력으로 하는 제2 래취 회로와, 상기 래취 회로의 출력과 전원 전압을 입력으로 하는 제1 낸드 게이트와, 상기 제1 낸드 게이트의 출력을 입력으로 하는 제2 인버터와, 상기 제2 인버터의 입력과 상기 전원 전압을 입력으로 하는 제2 낸드 게이트와, 상기 제2 낸드 게이트의 출력을 입력으로 하는 제3 인버터와, 내부 클럭를 입력으로 하는 제2 단위 지연부, 및 상기 제2 단위 지연부의 출력을 입력으로하며 상기 제2 낸드 게이트의 출력단에 상보 게이트가 연결되고 상기 제3 인버터의 출력단에 게이트가 연결된 제3 전송 게이트로 구성하는 것을 특징으로 하는 동기 지연 선 회로.
  4. 제2항에 있어서, 상기 다수개의 출력 제어부들 중 하나의 출력 제어부는 상기 하나의 단위 지연단의 출력과 상기 하나의 단위 지연단에 인접한 다른 하나의 단위 지연단의 출력을 입력으로 하는 제4 인버터와, 상기 제4 인버터의 입력단에 드레인이 연결되고 접지단에 소오스가 연결된 제1 NMOS트랜지스터와, 상기 제1 NMOS트랜지스터의 게이트에 출력단이 연결되고 상기 다른 하나의 단위 지연단에 인접한 다른 두 개의 단위 지연단들의 출력단들에 각각 연결된 전송 게이트들의 각 게이트에 입력단이 연결된 노아 게이트와, 상기 제4 인버터의 입력단에 연결되어 상기 제4 인버터가 동작하기 전 초기 상태에서 상기 제4 인버터의 입력단의 전압 레벨을 접지 전압으로 만드는 제1 초기화 회로와, 상기 다른 두 개의 단위 지연단들의 출력을 입력으로 하는 제5 인버터와, 상기 제5 인버터의 입력단에 드레인이 연결되고 접지단에 소오스가 연결된 제3 NMOS트랜지스터와, 상기 제3 NMOS트랜지스터의 게이트에 출력단이 연결되고 상기 하나의 단위 지연단의 출력단과 상기 다른 하나의 단위 지연단의 출력단에 각각 연결된 다른 두 개의 전송 게이트들의 각 게이트에 입력단이 연결된 다른 노아 게이트와, 상기 제5 인버터의 입력단에 연결되어 상기 제5 인버터가 동작하기 전 초기 상태에서 상기 제5 인버터의 입력단의 전압 레벨을 접지 전압으로 만드는 제2 초기화 회로, 및 상기 제4 인버터와 제5 인버터의 출력들을 입력으로하여 하나의 출력선을 갖는 낸드 게이트로 구성하는 것을 특징으로 하는 동기 지연 선 회로.
  5. 제4항에 있어서, 상기 제1 초기화 회로는 제4 인버터의 입력단에 드레인이 연결되고 접지단에 소오스가 연결되며 전원 전압에 게이트가 연결된 제2 NMOS트랜지스터로 구성하는 것을 특징으로 하는 동기 지연 선 회로.
  6. 제4항에 있어서, 상기 제2 초기화 회로는 상기 제5 인버터의 입력단에 드레인이 연결되고 접지단에 소오스가 연결되며 전원 전압에 게이트가 연결된 제4 NMOS트랜지스터로 구성하는 것을 특징으로 하는 동기 지연 선 회로.
  7. 제2항에 있어서, 상기 논리 회로는 오아 게이트인 것을 특징으로 하는 동기 지연 선 회로.
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