JPH11339471A - 半導体装置 - Google Patents
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- JPH11339471A JPH11339471A JP10146114A JP14611498A JPH11339471A JP H11339471 A JPH11339471 A JP H11339471A JP 10146114 A JP10146114 A JP 10146114A JP 14611498 A JP14611498 A JP 14611498A JP H11339471 A JPH11339471 A JP H11339471A
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Abstract
(57)【要約】
【課題】 内部クロックに同期させて各種のコマンド信
号の状態を判定する回路を備えた半導体装置に関し、コ
マンド信号の状態を判定する際に、コマンド信号のスキ
ューによる多重セレクトを防止し、高速化を図ることを
目的とする。 【解決手段】 各種のコマンド信号を内部クロックに同
期させてデコードし、コマンド信号の状態を判定するコ
マンドデコーダ部を有し、コマンド信号の状態の判定の
タイミングよりも早く動作する内部信号により、コマン
ドデコーダ部を非活性化するように構成される。コマン
ド信号の状態の判定のタイミングよりも早く動作する内
部信号として、内部クロックよりも早い位相を有するク
ロックに同期したＤＬＬ回路から生成される信号を用い
ることにより、半導体装置の動作マージンの向上が図れ
る。
号の状態を判定する回路を備えた半導体装置に関し、コ
マンド信号の状態を判定する際に、コマンド信号のスキ
ューによる多重セレクトを防止し、高速化を図ることを
目的とする。 【解決手段】 各種のコマンド信号を内部クロックに同
期させてデコードし、コマンド信号の状態を判定するコ
マンドデコーダ部を有し、コマンド信号の状態の判定の
タイミングよりも早く動作する内部信号により、コマン
ドデコーダ部を非活性化するように構成される。コマン
ド信号の状態の判定のタイミングよりも早く動作する内
部信号として、内部クロックよりも早い位相を有するク
ロックに同期したＤＬＬ回路から生成される信号を用い
ることにより、半導体装置の動作マージンの向上が図れ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、各種のコマンドを
表すコマンド信号を内部クロックに同期させてデコード
し、これらのコマンド信号の状態を判定する機能を有す
るコマンドデコーダ等の回路を備えた半導体装置に関す
る。このようなコマンドデコーダ等の回路においては、
通常、各種のコマンド信号の信号パターンの状態を判定
することにより、内部クロックに同期したコマンド判定
信号（通常、クロックド判定信号と称する）を生成して
出力側の各々のコマンドピンから出力するようにしてい
る。
表すコマンド信号を内部クロックに同期させてデコード
し、これらのコマンド信号の状態を判定する機能を有す
るコマンドデコーダ等の回路を備えた半導体装置に関す
る。このようなコマンドデコーダ等の回路においては、
通常、各種のコマンド信号の信号パターンの状態を判定
することにより、内部クロックに同期したコマンド判定
信号（通常、クロックド判定信号と称する）を生成して
出力側の各々のコマンドピンから出力するようにしてい
る。
【０００２】近年、上記のコマンドデコーダ等の回路を
含む半導体装置を組み込んだ半導体集積回路であるダイ
ナミック・ランダム・アクセス・メモリ（以後、ＤＲＡ
Ｍと略記する）に対しては、ますます高速化が要求され
る傾向にある。しかしながら、各コマンドピンから出力
されるクロックド判定信号が２つ以上同時に選択される
ような多重セレクトを抑えようとした場合、ＳＤＲＡＭ
の高速化を犠牲にしなければならなくなったり、コマン
ド信号の信号のタイミングのばらつきに相当するスキュ
ーを完全に抑止する必要が生じてくる。本発明は、ＳＤ
ＲＡＭの高速化の要求に応えながらクロックド判定信号
の多重セレクトやコマンド信号のスキュー等に対処する
ための一方策について言及するものである。
含む半導体装置を組み込んだ半導体集積回路であるダイ
ナミック・ランダム・アクセス・メモリ（以後、ＤＲＡ
Ｍと略記する）に対しては、ますます高速化が要求され
る傾向にある。しかしながら、各コマンドピンから出力
されるクロックド判定信号が２つ以上同時に選択される
ような多重セレクトを抑えようとした場合、ＳＤＲＡＭ
の高速化を犠牲にしなければならなくなったり、コマン
ド信号の信号のタイミングのばらつきに相当するスキュ
ーを完全に抑止する必要が生じてくる。本発明は、ＳＤ
ＲＡＭの高速化の要求に応えながらクロックド判定信号
の多重セレクトやコマンド信号のスキュー等に対処する
ための一方策について言及するものである。
【０００３】
【従来の技術】通常、ＤＲＡＭにおいては、外部からの
入力信号としてデータが入力され、この入力されたデー
タに対し、コマンド信号の信号パターンの状態を判定し
て得られるクロックド判定信号に応じた処理動作が行わ
れて所望のデータが出力される。特に、高速のデータ転
送を可能にするシンクロナスＤＲＡＭ（通常、ＳＤＲＡ
Ｍと略記される）等の新しいＤＲＡＭでは、例えば１０
０ＭＨｚ以上でのデータ転送速度を可能にするために、
外部から供給される高速の外部クロックに対し常に所定
の正確な位相にてデータの入出力やコマンド信号の状態
の判定を行うことが必要である。すなわち、上記のＳＤ
ＲＡＭでは、所望のデータを高速かつ安定に出力するた
めに、コマンドデコーダ等のコマンドピンからクロック
ド判定信号がどのようなタイミングで出力されるかが重
要になってくる。
入力信号としてデータが入力され、この入力されたデー
タに対し、コマンド信号の信号パターンの状態を判定し
て得られるクロックド判定信号に応じた処理動作が行わ
れて所望のデータが出力される。特に、高速のデータ転
送を可能にするシンクロナスＤＲＡＭ（通常、ＳＤＲＡ
Ｍと略記される）等の新しいＤＲＡＭでは、例えば１０
０ＭＨｚ以上でのデータ転送速度を可能にするために、
外部から供給される高速の外部クロックに対し常に所定
の正確な位相にてデータの入出力やコマンド信号の状態
の判定を行うことが必要である。すなわち、上記のＳＤ
ＲＡＭでは、所望のデータを高速かつ安定に出力するた
めに、コマンドデコーダ等のコマンドピンからクロック
ド判定信号がどのようなタイミングで出力されるかが重
要になってくる。
【０００４】図１６は、上記のようなコマンド信号状態
判定機能を有する従来の第１例の半導体装置の概略的構
成を示す回路ブロック図であり、図１７は、図１６に示
す従来の第１例の半導体装置の動作を説明するためのタ
イミングチャートである。図１６に示すような従来の第
１例の半導体装置においては、外部コントロールピンか
ら入力される各種のコマンド信号、例えば、ローアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳ、およびライトイネーブル信号／ＷＥを所
定のレベルにまで増幅して上記コマンド信号の出力レベ
ルを確定するための第１のカレントミラー回路３１０、
第２のカレントミラー回路３２０、および第３のカレン
トミラー回路３３０が設けられている。ここでは、第１
〜第３のカレントミラー回路によりローアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳ、およびライトイネーブル信号／ＷＥを増幅するこ
とによって、“Ｈ（High）”レベル（高電圧レベル）ま
たは“Ｌ（Low ）”レベル（低電圧レベル）のコマンド
確定信号ｒａｓｚ、ｃａｓｚおよびｗｅｚが生成され
る。
判定機能を有する従来の第１例の半導体装置の概略的構
成を示す回路ブロック図であり、図１７は、図１６に示
す従来の第１例の半導体装置の動作を説明するためのタ
イミングチャートである。図１６に示すような従来の第
１例の半導体装置においては、外部コントロールピンか
ら入力される各種のコマンド信号、例えば、ローアドレ
スストローブ信号／ＲＡＳ、コラムアドレスストローブ
信号／ＣＡＳ、およびライトイネーブル信号／ＷＥを所
定のレベルにまで増幅して上記コマンド信号の出力レベ
ルを確定するための第１のカレントミラー回路３１０、
第２のカレントミラー回路３２０、および第３のカレン
トミラー回路３３０が設けられている。ここでは、第１
〜第３のカレントミラー回路によりローアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳ、およびライトイネーブル信号／ＷＥを増幅するこ
とによって、“Ｈ（High）”レベル（高電圧レベル）ま
たは“Ｌ（Low ）”レベル（低電圧レベル）のコマンド
確定信号ｒａｓｚ、ｃａｓｚおよびｗｅｚが生成され
る。
【０００５】さらに、図１６においては、第１〜第３の
カレントミラー回路からのコマンド確定信号ｒａｓｚ、
ｃａｓｚおよびｗｅｚをそれぞれ保持する第１のラッチ
回路４１０、第２のラッチ回路４２０、および第３のラ
ッチ回路４３０が設けられている。ここでは、第１〜第
３のラッチ回路の各々はセットフリップフロップ（通
常、ＳＦＦと略記される）により構成され、外部クロッ
ク（ＣＬＫ）入力用のクロックピンからクロック用カレ
ントミラー回路５００を介して入力されるクロック（す
なわち、内部クロックｃｌｋｚ）に同期させてコマンド
信号の情報（すなわち、コマンド確定信号ｒａｓｚ、ｃ
ａｓｚおよびｗｅｚ）をラッチするようにしている。上
記第１〜第３のラッチ回路は、入力されたコマンド確定
信号と同相のコマンド情報ラッチ信号ｒａｓｃｚ、ｃａ
ｓｃｚおよびｗｅｃｚをそれぞれ出力すると共に、上記
コマンド確定信号と逆相のコマンド情報ラッチ信号ｒａ
ｓｃｘ、ｃａｓｃｘおよびｗｅｃｘをそれぞれ出力す
る。ここで、クロック用カレントミラー回路５００は、
外部クロックＣＬＫのレベルを変換して内部クロックｃ
ｌｋｚを生成するための入力バッファとして機能する。
カレントミラー回路からのコマンド確定信号ｒａｓｚ、
ｃａｓｚおよびｗｅｚをそれぞれ保持する第１のラッチ
回路４１０、第２のラッチ回路４２０、および第３のラ
ッチ回路４３０が設けられている。ここでは、第１〜第
３のラッチ回路の各々はセットフリップフロップ（通
常、ＳＦＦと略記される）により構成され、外部クロッ
ク（ＣＬＫ）入力用のクロックピンからクロック用カレ
ントミラー回路５００を介して入力されるクロック（す
なわち、内部クロックｃｌｋｚ）に同期させてコマンド
信号の情報（すなわち、コマンド確定信号ｒａｓｚ、ｃ
ａｓｚおよびｗｅｚ）をラッチするようにしている。上
記第１〜第３のラッチ回路は、入力されたコマンド確定
信号と同相のコマンド情報ラッチ信号ｒａｓｃｚ、ｃａ
ｓｃｚおよびｗｅｃｚをそれぞれ出力すると共に、上記
コマンド確定信号と逆相のコマンド情報ラッチ信号ｒａ
ｓｃｘ、ｃａｓｃｘおよびｗｅｃｘをそれぞれ出力す
る。ここで、クロック用カレントミラー回路５００は、
外部クロックＣＬＫのレベルを変換して内部クロックｃ
ｌｋｚを生成するための入力バッファとして機能する。
【０００６】さらに、図１６においては、第１〜第３の
ラッチ回路から出力されるコマンド情報ラッチ信号に対
するデコード動作を行って、ローアドレスストローブ信
号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、
およびライトイネーブル信号／ＷＥ等のコマンド信号の
状態をそれぞれ判定するためのコマンドデコーダ１００
が設けられている。このコマンドデコーダ１００では、
内部クロックｃｌｋｚに同期したままで第１〜第３のラ
ッチ回路にラッチされたコマンド情報信号に基づいて、
ＳＤＲＡＭ等がどのような動作を行うかを示すコマンド
信号の状態を判定するようにしている。さらに、コマン
ドデコーダ１００によるコマンド信号の状態の判定結果
が、対応するノード（例えば、ノードｎ０１、ｎ１１）
からインバータ（例えば、インバータ１１０、１２０）
を介して、“Ｈ”レベルまたは“Ｌ”レベルのクロック
ド判定信号（例えば、クロックド判定信号ＡＺ、ＢＺ）
として出力される。
ラッチ回路から出力されるコマンド情報ラッチ信号に対
するデコード動作を行って、ローアドレスストローブ信
号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、
およびライトイネーブル信号／ＷＥ等のコマンド信号の
状態をそれぞれ判定するためのコマンドデコーダ１００
が設けられている。このコマンドデコーダ１００では、
内部クロックｃｌｋｚに同期したままで第１〜第３のラ
ッチ回路にラッチされたコマンド情報信号に基づいて、
ＳＤＲＡＭ等がどのような動作を行うかを示すコマンド
信号の状態を判定するようにしている。さらに、コマン
ドデコーダ１００によるコマンド信号の状態の判定結果
が、対応するノード（例えば、ノードｎ０１、ｎ１１）
からインバータ（例えば、インバータ１１０、１２０）
を介して、“Ｈ”レベルまたは“Ｌ”レベルのクロック
ド判定信号（例えば、クロックド判定信号ＡＺ、ＢＺ）
として出力される。
【０００７】上記のカレントミラー回路、ラッチ回路お
よびコマンドデコーダの具体的な回路構成に関しては、
後述の〔発明の実施の形態〕の項で説明することとす
る。ついで、これらのカレントミラー回路、ラッチ回路
およびコマンドデコーダを含む従来の第２例の半導体装
置の動作を明確にするために、上記のカレントミラー回
路、ラッチ回路およびコマンドデコーダの各部の入力側
と出力側の信号波形を図１７に示す。ただし、ここで
は、説明を簡単にするために、複数のカレントミラー回
路およびラッチ回路の各部の信号波形として、第１のカ
レントミラー回路３１０および第２のカレントミラー回
路３２０の入力側と出力側の信号波形、ならびに、第１
のラッチ回路４１０および第２のラッチ回路４２０の入
力側と出力側の信号波形を代表して示すこととする。
よびコマンドデコーダの具体的な回路構成に関しては、
後述の〔発明の実施の形態〕の項で説明することとす
る。ついで、これらのカレントミラー回路、ラッチ回路
およびコマンドデコーダを含む従来の第２例の半導体装
置の動作を明確にするために、上記のカレントミラー回
路、ラッチ回路およびコマンドデコーダの各部の入力側
と出力側の信号波形を図１７に示す。ただし、ここで
は、説明を簡単にするために、複数のカレントミラー回
路およびラッチ回路の各部の信号波形として、第１のカ
レントミラー回路３１０および第２のカレントミラー回
路３２０の入力側と出力側の信号波形、ならびに、第１
のラッチ回路４１０および第２のラッチ回路４２０の入
力側と出力側の信号波形を代表して示すこととする。
【０００８】図１７において、第１および第２のカレン
トミラー回路３１０、３２０の出力側には、外部コント
ロールピンから入力されるローアドレスストローブ信号
／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳ
にそれぞれ同期した状態でかつ同相の信号が伝達される
（図１７のコマンド確定信号ｒａｓｚおよびｃａｓ
ｚ）。また一方で、クロック用カレントミラー回路５０
０の出力側には、クロックピンから入力されるクロック
ＣＬＫ（すなわち、外部クロック）と同相の内部クロッ
クｃｌｋｚが伝達される。この場合、コマンド確定信号
ｒａｓｚおよびｃａｓｚと、内部クロックｃｌｋｚは、
ほぼ同時に“Ｌ”レベルから“Ｈ”レベルへ変移する
か、または、“Ｈ”レベルから“Ｌ”レベルへ変移する
としている。
トミラー回路３１０、３２０の出力側には、外部コント
ロールピンから入力されるローアドレスストローブ信号
／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳ
にそれぞれ同期した状態でかつ同相の信号が伝達される
（図１７のコマンド確定信号ｒａｓｚおよびｃａｓ
ｚ）。また一方で、クロック用カレントミラー回路５０
０の出力側には、クロックピンから入力されるクロック
ＣＬＫ（すなわち、外部クロック）と同相の内部クロッ
クｃｌｋｚが伝達される。この場合、コマンド確定信号
ｒａｓｚおよびｃａｓｚと、内部クロックｃｌｋｚは、
ほぼ同時に“Ｌ”レベルから“Ｈ”レベルへ変移する
か、または、“Ｈ”レベルから“Ｌ”レベルへ変移する
としている。
【０００９】第１および第２のカレントミラー回路３１
０、３２０によって同カレントミラー回路から出力され
るデータ（コマンド確定信号ｒａｓｚおよびｃａｓｚ）
が確定した後、内部クロックｃｌｋｚによってそれぞれ
のデータの状態が第１および第２のラッチ回路４１０、
４２０にラッチされる。これらの第１および第２のラッ
チ回路４１０、４２０は、入力信号ｉｎｚ（コマンド確
定信号ｒａｓｚおよびｃａｓｚ）と同相の信号としてコ
マンド情報ラッチ信号ｒａｓｃｚおよびｃａｓｃｚ（出
力信号ｏｕｔｚ２）を出力し、逆相の信号としてコマン
ド情報ラッチ信号ｒａｓｃｘおよびｃａｓｃｘ（出力信
号ｏｕｔｘ２）を出力する。
０、３２０によって同カレントミラー回路から出力され
るデータ（コマンド確定信号ｒａｓｚおよびｃａｓｚ）
が確定した後、内部クロックｃｌｋｚによってそれぞれ
のデータの状態が第１および第２のラッチ回路４１０、
４２０にラッチされる。これらの第１および第２のラッ
チ回路４１０、４２０は、入力信号ｉｎｚ（コマンド確
定信号ｒａｓｚおよびｃａｓｚ）と同相の信号としてコ
マンド情報ラッチ信号ｒａｓｃｚおよびｃａｓｃｚ（出
力信号ｏｕｔｚ２）を出力し、逆相の信号としてコマン
ド情報ラッチ信号ｒａｓｃｘおよびｃａｓｃｘ（出力信
号ｏｕｔｘ２）を出力する。
【００１０】ここで、第１のラッチ回路（または第２の
ラッチ回路）の特性によっては、第１のラッチ回路（ま
たは第２のラッチ回路）の信号ｉｎｚが“Ｌ”レベルか
ら“Ｈ”レベルに変化するときの応答性と、“Ｈ”レベ
ルから“Ｌ”レベルに変化するときの応答性とが互いに
異なるような場合が存在する。さらに、入力信号ｉｎｚ
と同相の出力信号ｏｕｔｚ２と逆相の出力信号ｏｕｔｘ
２とが同時に変化しないような場合も存在する。この理
由として、入力信号が“Ｌ”レベルから“Ｈ”レベルに
変化するときに動作するＮチャネル型ＭＯＳトランジス
タ（ＮＭＯＳトランジスタ）の応答速度が、入力信号が
“Ｈ”レベルから“Ｌ”レベルに変化するときに動作す
るＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジ
スタ）の応答速度よりも圧倒的に速いことが挙げられ
る。前述の従来の第１例の半導体装置では、入力信号ｉ
ｎｚが“Ｌ”レベルから“Ｈ”レベルに変化する場合
（すなわち、非選択状態から選択状態に変化する場合）
に早めに出力信号ｏｕｔｚ２およびｏｕｔｘ２が出力さ
れ、“Ｈ”レベルから“Ｌ”レベル（すなわち、選択状
態から非選択状態に変化する場合）に変化する場合に遅
めに出力信号ｏｕｔｚ２およびｏｕｔｘ２が出力される
ケースを例として説明する。
ラッチ回路）の特性によっては、第１のラッチ回路（ま
たは第２のラッチ回路）の信号ｉｎｚが“Ｌ”レベルか
ら“Ｈ”レベルに変化するときの応答性と、“Ｈ”レベ
ルから“Ｌ”レベルに変化するときの応答性とが互いに
異なるような場合が存在する。さらに、入力信号ｉｎｚ
と同相の出力信号ｏｕｔｚ２と逆相の出力信号ｏｕｔｘ
２とが同時に変化しないような場合も存在する。この理
由として、入力信号が“Ｌ”レベルから“Ｈ”レベルに
変化するときに動作するＮチャネル型ＭＯＳトランジス
タ（ＮＭＯＳトランジスタ）の応答速度が、入力信号が
“Ｈ”レベルから“Ｌ”レベルに変化するときに動作す
るＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジ
スタ）の応答速度よりも圧倒的に速いことが挙げられ
る。前述の従来の第１例の半導体装置では、入力信号ｉ
ｎｚが“Ｌ”レベルから“Ｈ”レベルに変化する場合
（すなわち、非選択状態から選択状態に変化する場合）
に早めに出力信号ｏｕｔｚ２およびｏｕｔｘ２が出力さ
れ、“Ｈ”レベルから“Ｌ”レベル（すなわち、選択状
態から非選択状態に変化する場合）に変化する場合に遅
めに出力信号ｏｕｔｚ２およびｏｕｔｘ２が出力される
ケースを例として説明する。
【００１１】このような条件の下で、コマンドデコーダ
１００による単純なデコード動作の論理によってのみコ
マンド信号の状態を判定しようとすると、コマンド信号
のスキューが発生することによって選択状態または非選
択状態への切り替わりの際に多重セレクトが生ずる可能
性がある。このような多重セレクトを防止するために、
従来の第１例の半導体装置では、非選択状態から選択状
態に変化する場合のレシオ（すなわち、回路のドライバ
ビリティ）を弱くして比較的遅い応答性を示すように
し、選択状態から非選択状態に変化する場合のレシオを
強くして比較的速い応答性を示すようにしてコマンドデ
コーダ１００のディメンジョン設定を行っていた。
１００による単純なデコード動作の論理によってのみコ
マンド信号の状態を判定しようとすると、コマンド信号
のスキューが発生することによって選択状態または非選
択状態への切り替わりの際に多重セレクトが生ずる可能
性がある。このような多重セレクトを防止するために、
従来の第１例の半導体装置では、非選択状態から選択状
態に変化する場合のレシオ（すなわち、回路のドライバ
ビリティ）を弱くして比較的遅い応答性を示すように
し、選択状態から非選択状態に変化する場合のレシオを
強くして比較的速い応答性を示すようにしてコマンドデ
コーダ１００のディメンジョン設定を行っていた。
【００１２】コマンドデコーダ１００から出力されるク
ロックド判定信号ＡＺ、ＢＺは、選択状態になったとき
に“Ｈ”レベルに変化するコマンド判定信号である。し
たがって、コマンドデコーダ１００に入力される信号が
全て“Ｈ”レベルになったときに、出力側の信号が
“Ｈ”レベルとなり選択されたことになる。さらに詳し
く説明すると、コマンドデコーダ１００では、初段のＮ
ＡＮＤ回路のＰＭＯＳトランジスタのレシオをＮＭＯＳ
トランジスタのレシオに比べて極端に強くすると共に、
出力段のインバータは、その逆にしている。ここでは、
図１７の信号波形から明らかなように、出力段のインバ
ータ１１０（またはインバータ１２０）の入力側のノー
ドｎ０１（またはノードｎ１１）は“Ｈ”レベルになり
やすく、さらにインバータ１１０（またはインバータ１
２０）の出力側のノードも“Ｌ”レベルになりやすいと
いったように、選択状態から非選択状態への切り替わり
の動作の際に応答性が速くなるようなディメンジョン設
定になっている。
ロックド判定信号ＡＺ、ＢＺは、選択状態になったとき
に“Ｈ”レベルに変化するコマンド判定信号である。し
たがって、コマンドデコーダ１００に入力される信号が
全て“Ｈ”レベルになったときに、出力側の信号が
“Ｈ”レベルとなり選択されたことになる。さらに詳し
く説明すると、コマンドデコーダ１００では、初段のＮ
ＡＮＤ回路のＰＭＯＳトランジスタのレシオをＮＭＯＳ
トランジスタのレシオに比べて極端に強くすると共に、
出力段のインバータは、その逆にしている。ここでは、
図１７の信号波形から明らかなように、出力段のインバ
ータ１１０（またはインバータ１２０）の入力側のノー
ドｎ０１（またはノードｎ１１）は“Ｈ”レベルになり
やすく、さらにインバータ１１０（またはインバータ１
２０）の出力側のノードも“Ｌ”レベルになりやすいと
いったように、選択状態から非選択状態への切り替わり
の動作の際に応答性が速くなるようなディメンジョン設
定になっている。
【００１３】従来の第１例の半導体装置では、図１７に
示すように、コマンド情報ラッチ信号ｒａｓｃｚとコマ
ンド情報ラッチ信号ｃａｓｃｘが“Ｈ”レベルになり、
ノードｎ０１が“Ｌ”レベルになるので、クロックド判
定信号ＡＺが選択されて所望の動作が行われるが、スキ
ューによってコマンド情報ラッチ信号ｒａｓｃｚとコマ
ンド情報ラッチ信号ｃａｓｃｚとの入力論理も若干選択
されそうになり、ノードｎ１１が“Ｌ”レベルになりか
けるが、上記のようなディメンジョン設定になっている
ためにクロックド判定信号ＢＺが選択されることはな
く、正常動作が可能となる。
示すように、コマンド情報ラッチ信号ｒａｓｃｚとコマ
ンド情報ラッチ信号ｃａｓｃｘが“Ｈ”レベルになり、
ノードｎ０１が“Ｌ”レベルになるので、クロックド判
定信号ＡＺが選択されて所望の動作が行われるが、スキ
ューによってコマンド情報ラッチ信号ｒａｓｃｚとコマ
ンド情報ラッチ信号ｃａｓｃｚとの入力論理も若干選択
されそうになり、ノードｎ１１が“Ｌ”レベルになりか
けるが、上記のようなディメンジョン設定になっている
ためにクロックド判定信号ＢＺが選択されることはな
く、正常動作が可能となる。
【００１４】図１８は、コマンド信号状態判定機能を有
する従来の第２例の半導体装置の概略的構成を示す回路
ブロック図であり、図１９は、図１８に示す従来の第２
例の半導体装置の動作を説明するためのタイミングチャ
ートである。図１８に示すような従来の第２例の半導体
装置においては、前述の第１例のカレントミラー回路、
ラッチ回路およびコマンドデコーダに加えて、ラッチ回
路が最も遅く動作する状態を監視するダミーラッチ回路
６００が設けられている。従来の第２例の半導体装置
は、ダミーラッチ回路６００により生成されるダミーラ
ッチ信号ｄｓｆｆｚを第１のラッチ回路４４０、第２の
ラッチ回路４５０および第３のラッチ回路４６０に同時
に供給することにより、各ラッチ回路の出力信号変移の
タイミングを一定にすることによってスキューを改善し
ようというものである。上記のダミーラッチ回路および
ラッチ回路の具体的な回路構成に関しては、後述の〔発
明の実施の形態〕の項で説明することとする。
する従来の第２例の半導体装置の概略的構成を示す回路
ブロック図であり、図１９は、図１８に示す従来の第２
例の半導体装置の動作を説明するためのタイミングチャ
ートである。図１８に示すような従来の第２例の半導体
装置においては、前述の第１例のカレントミラー回路、
ラッチ回路およびコマンドデコーダに加えて、ラッチ回
路が最も遅く動作する状態を監視するダミーラッチ回路
６００が設けられている。従来の第２例の半導体装置
は、ダミーラッチ回路６００により生成されるダミーラ
ッチ信号ｄｓｆｆｚを第１のラッチ回路４４０、第２の
ラッチ回路４５０および第３のラッチ回路４６０に同時
に供給することにより、各ラッチ回路の出力信号変移の
タイミングを一定にすることによってスキューを改善し
ようというものである。上記のダミーラッチ回路および
ラッチ回路の具体的な回路構成に関しては、後述の〔発
明の実施の形態〕の項で説明することとする。
【００１５】この場合、第１〜第３のカレントミラー回
路３１０〜３３０、およびコマンドデコーダ１００の構
成は、前述の第１例の構成と同じである。したがって、
ここでは、第１〜第３のカレントミラー回路、およびコ
マンドデコーダに関する詳細な説明を省略することとす
る。図１８に示すダミーラッチ回路６００は、通常用い
られるラッチ回路に入力される入力信号ｉｎｚを“Ｌ”
レベルに固定し、出力される信号（すなわち、ダミーラ
ッチ信号ｄｓｆｆｚ）をパルス化したものである。従来
の第２例の半導体装置では、入力される信号が“Ｌ”で
あったときに応答性が最も悪いとしているため、上記ダ
ミーラッチ回路からパルス状の出力信号が発生する時点
では、必ず全てのＳＦＦ回路におけるデータラッチが完
了しているはずである。それゆえに、このような出力信
号が発生するタイミングにて、各ラッチ回路から出力信
号ｏｕｔｚ２を発生させれば、上記の動作が可能とな
る。
路３１０〜３３０、およびコマンドデコーダ１００の構
成は、前述の第１例の構成と同じである。したがって、
ここでは、第１〜第３のカレントミラー回路、およびコ
マンドデコーダに関する詳細な説明を省略することとす
る。図１８に示すダミーラッチ回路６００は、通常用い
られるラッチ回路に入力される入力信号ｉｎｚを“Ｌ”
レベルに固定し、出力される信号（すなわち、ダミーラ
ッチ信号ｄｓｆｆｚ）をパルス化したものである。従来
の第２例の半導体装置では、入力される信号が“Ｌ”で
あったときに応答性が最も悪いとしているため、上記ダ
ミーラッチ回路からパルス状の出力信号が発生する時点
では、必ず全てのＳＦＦ回路におけるデータラッチが完
了しているはずである。それゆえに、このような出力信
号が発生するタイミングにて、各ラッチ回路から出力信
号ｏｕｔｚ２を発生させれば、上記の動作が可能とな
る。
【００１６】さらに詳しく説明すると、図１８の従来の
第２例の半導体装置は、各ラッチ回路の出力側のノード
にトランスファゲートを設け、ダミーラッチ回路からの
出力信号であるダミーラッチ信号ｄｓｆｆｚによって上
記トランスファゲートのオン／オフ動作を行うといった
ものである。すなわち、ダミーラッチ信号ｄｓｆｆｚが
出力されるタイミングにおいては、各ラッチ回路の出力
側の２つのノードａ、ｂに各コントロールピンの状態が
ラッチされているはずであり、それからインバータ１段
を数えると共にトランスファゲートをオン状態にするの
に１段と数えると、２段分の論理遅延後に各ラッチ回路
の出力が生成されることになるわけである。
第２例の半導体装置は、各ラッチ回路の出力側のノード
にトランスファゲートを設け、ダミーラッチ回路からの
出力信号であるダミーラッチ信号ｄｓｆｆｚによって上
記トランスファゲートのオン／オフ動作を行うといった
ものである。すなわち、ダミーラッチ信号ｄｓｆｆｚが
出力されるタイミングにおいては、各ラッチ回路の出力
側の２つのノードａ、ｂに各コントロールピンの状態が
ラッチされているはずであり、それからインバータ１段
を数えると共にトランスファゲートをオン状態にするの
に１段と数えると、２段分の論理遅延後に各ラッチ回路
の出力が生成されることになるわけである。
【００１７】ついで、従来の第２例の半導体装置の動作
を明確にするために、上記のカレントミラー回路、ダミ
ーラッチ回路、ラッチ回路およびコマンドデコーダの各
部の入力側と出力側の信号波形を図１９に示す。ただ
し、ここでは、説明を簡単にするために、複数のカレン
トミラー回路およびラッチ回路の各部の信号波形とし
て、第１のカレントミラー回路３１０および第２のカレ
ントミラー回路３２０の入力側と出力側の信号波形、な
らびに、第１のラッチ回路４４０および第２のラッチ回
路４５０の入力側と出力側の信号波形を代表して示すこ
ととする。
を明確にするために、上記のカレントミラー回路、ダミ
ーラッチ回路、ラッチ回路およびコマンドデコーダの各
部の入力側と出力側の信号波形を図１９に示す。ただ
し、ここでは、説明を簡単にするために、複数のカレン
トミラー回路およびラッチ回路の各部の信号波形とし
て、第１のカレントミラー回路３１０および第２のカレ
ントミラー回路３２０の入力側と出力側の信号波形、な
らびに、第１のラッチ回路４４０および第２のラッチ回
路４５０の入力側と出力側の信号波形を代表して示すこ
ととする。
【００１８】図１９においても、前述の図１７の場合と
同じように、第１および第２のカレントミラー回路３１
０、３２０の出力側には、外部コントロールピンから入
力されるローアドレスストローブ信号／ＲＡＳおよびコ
ラムアドレスストローブ信号／ＣＡＳにそれぞれ同期し
た状態でかつ同相の信号が伝達される（図１８のコマン
ド確定信号ｒａｓｚおよびｃａｓｚ）。また一方で、ク
ロック用カレントミラー回路５００の出力側には、クロ
ックピンから入力されるクロックＣＬＫと同相の内部ク
ロックｃｌｋｚが伝達される。この場合、コマンド確定
信号ｒａｓｚおよびｃａｓｚと、内部クロックｃｌｋｚ
は、ほぼ同時に“Ｌ”レベルから“Ｈ”レベルへ変移す
るか、または、“Ｈ”レベルから“Ｌ”レベルへ変移す
るとしている。
同じように、第１および第２のカレントミラー回路３１
０、３２０の出力側には、外部コントロールピンから入
力されるローアドレスストローブ信号／ＲＡＳおよびコ
ラムアドレスストローブ信号／ＣＡＳにそれぞれ同期し
た状態でかつ同相の信号が伝達される（図１８のコマン
ド確定信号ｒａｓｚおよびｃａｓｚ）。また一方で、ク
ロック用カレントミラー回路５００の出力側には、クロ
ックピンから入力されるクロックＣＬＫと同相の内部ク
ロックｃｌｋｚが伝達される。この場合、コマンド確定
信号ｒａｓｚおよびｃａｓｚと、内部クロックｃｌｋｚ
は、ほぼ同時に“Ｌ”レベルから“Ｈ”レベルへ変移す
るか、または、“Ｈ”レベルから“Ｌ”レベルへ変移す
るとしている。
【００１９】さらに、図１９から明らかなように、ダミ
ーラッチ信号ｄｓｆｆｚは、ラッチ回路の出力側のノー
ドａ、ｂが最も遅く決定されるタイミングにより生成さ
れており、上記のダミーラッチ信号ｄｓｆｆｚが各ラッ
チ回路のトランファゲートをオン状態にするまでの２段
分を動作マージンとし、各ラッチ回路の出力信号（例え
ば、コマンド情報ラッチ信号ｒａｓｃｚ、ｒａｓｃｘ、
ｃａｓｃｚおよびｒａｓｃｘ）のレベルを同時に変化さ
せている。
ーラッチ信号ｄｓｆｆｚは、ラッチ回路の出力側のノー
ドａ、ｂが最も遅く決定されるタイミングにより生成さ
れており、上記のダミーラッチ信号ｄｓｆｆｚが各ラッ
チ回路のトランファゲートをオン状態にするまでの２段
分を動作マージンとし、各ラッチ回路の出力信号（例え
ば、コマンド情報ラッチ信号ｒａｓｃｚ、ｒａｓｃｘ、
ｃａｓｃｚおよびｒａｓｃｘ）のレベルを同時に変化さ
せている。
【００２０】さらにまた、図１９においても、前述の図
１７の場合と同じように、コマンド情報ラッチ信号ｒａ
ｓｃｚとコマンド情報ラッチ信号ｃａｓｃｘが“Ｈ”レ
ベルになり、ノードｎ０１が“Ｌ”レベルになるので、
クロックド判定信号ＡＺが選択される。ただし、この場
合、スキューによってコマンド情報ラッチ信号ｒａｓｃ
ｚとコマンド情報ラッチ信号ｃａｓｃｚとの入力論理も
若干選択されそうになり、ノードｎ１１が“Ｌ”レベル
になりかけるが、上記のようなディメンジョン設定にな
っているためにクロックド判定信号ＢＺが選択されるこ
とはなく、正常動作が可能となる。
１７の場合と同じように、コマンド情報ラッチ信号ｒａ
ｓｃｚとコマンド情報ラッチ信号ｃａｓｃｘが“Ｈ”レ
ベルになり、ノードｎ０１が“Ｌ”レベルになるので、
クロックド判定信号ＡＺが選択される。ただし、この場
合、スキューによってコマンド情報ラッチ信号ｒａｓｃ
ｚとコマンド情報ラッチ信号ｃａｓｃｚとの入力論理も
若干選択されそうになり、ノードｎ１１が“Ｌ”レベル
になりかけるが、上記のようなディメンジョン設定にな
っているためにクロックド判定信号ＢＺが選択されるこ
とはなく、正常動作が可能となる。
【００２１】上記のダミーラッチ信号ｄｓｆｆｚを使用
することにより、スキューによるコマンド信号の多重セ
レクトの危険性はかなり減少してくると思われるが、コ
マンドデコーダのレシオは、前述の第１例の場合と同じ
ように、非選択状態から選択状態に変化する場合のレシ
オを弱くし、選択状態から非選択状態に変化する場合の
レシオを強くしてコマンドデコーダのディメンジョン設
定を行わなければならない。この理由として、非選択状
態から選択状態に変化する場合のレシオを強く設定して
しまうと、入力されてくる信号が全て同時であるため、
多重セレクトとなるおそれが生ずることが挙げられる。
することにより、スキューによるコマンド信号の多重セ
レクトの危険性はかなり減少してくると思われるが、コ
マンドデコーダのレシオは、前述の第１例の場合と同じ
ように、非選択状態から選択状態に変化する場合のレシ
オを弱くし、選択状態から非選択状態に変化する場合の
レシオを強くしてコマンドデコーダのディメンジョン設
定を行わなければならない。この理由として、非選択状
態から選択状態に変化する場合のレシオを強く設定して
しまうと、入力されてくる信号が全て同時であるため、
多重セレクトとなるおそれが生ずることが挙げられる。
【００２２】
【発明が解決しようとする課題】上記のとおり、図１６
および図１８に示したような従来の半導体装置のいずれ
においても、スキューによるコマンド信号の多重セレク
トの発生を防止するために、非選択状態から選択状態に
変化する場合のレシオを弱くし、かつ、選択状態から非
選択状態に変化する場合のレシオを強くするようにコマ
ンドデコーダのディメンジョンを調整することが必要で
あった。
および図１８に示したような従来の半導体装置のいずれ
においても、スキューによるコマンド信号の多重セレク
トの発生を防止するために、非選択状態から選択状態に
変化する場合のレシオを弱くし、かつ、選択状態から非
選択状態に変化する場合のレシオを強くするようにコマ
ンドデコーダのディメンジョンを調整することが必要で
あった。
【００２３】しかしながら、このようなコマンドデコー
ダのディメンジョン調整を行っても、スキューによる多
重セレクトを完全に防止することは困難である。また一
方で、従来の半導体装置は、上記のディメンジョン調整
によって、ＳＤＲＡＭ等の高速化を犠牲にすることで所
望の動作を行わせていることになる。このために、ＳＤ
ＲＡＭ等の高速化の要求に充分対応できないという問題
が生ずる。この結果、、半導体装置のアクセスマージン
や動作マージンが悪化し、さらなる高速デバイスの開発
には大きなネックとなりかねない。
ダのディメンジョン調整を行っても、スキューによる多
重セレクトを完全に防止することは困難である。また一
方で、従来の半導体装置は、上記のディメンジョン調整
によって、ＳＤＲＡＭ等の高速化を犠牲にすることで所
望の動作を行わせていることになる。このために、ＳＤ
ＲＡＭ等の高速化の要求に充分対応できないという問題
が生ずる。この結果、、半導体装置のアクセスマージン
や動作マージンが悪化し、さらなる高速デバイスの開発
には大きなネックとなりかねない。
【００２４】本発明は上記問題点に鑑みてなされたもの
であり、各種のコマンド信号の状態を判定する際に、コ
マンド信号のスキューによる多重セレクトの発生を完全
に防止すると共に、高速動作を可能にするような半導体
装置を提供することを目的とするものである。
であり、各種のコマンド信号の状態を判定する際に、コ
マンド信号のスキューによる多重セレクトの発生を完全
に防止すると共に、高速動作を可能にするような半導体
装置を提供することを目的とするものである。
【００２５】
【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ただし、ここでは、コマン
ド信号状態判定機能を有する半導体装置の構成を簡略化
して示すこととする。上記問題点を解決するために、本
発明は、図１に示すように、各種のコマンドを表すコマ
ンド信号Ｓa1〜Ｓanを内部クロックＣＬＫ１に同期させ
てデコードし、上記コマンド信号の状態を判定するコマ
ンドデコーダ部１を有する半導体装置において、このコ
マンドデコーダ部１による上記コマンド信号の状態の判
定のタイミングよりも早く動作する内部信号Ｓdcによ
り、上記コマンドデコーダ部１を非活性化するように構
成される。
成を示すブロック図である。ただし、ここでは、コマン
ド信号状態判定機能を有する半導体装置の構成を簡略化
して示すこととする。上記問題点を解決するために、本
発明は、図１に示すように、各種のコマンドを表すコマ
ンド信号Ｓa1〜Ｓanを内部クロックＣＬＫ１に同期させ
てデコードし、上記コマンド信号の状態を判定するコマ
ンドデコーダ部１を有する半導体装置において、このコ
マンドデコーダ部１による上記コマンド信号の状態の判
定のタイミングよりも早く動作する内部信号Ｓdcによ
り、上記コマンドデコーダ部１を非活性化するように構
成される。
【００２６】さらに、図１の半導体装置においては、外
部クロックＣＬＫのレベルを変換して内部クロックＣＬ
Ｋ１を生成するためのクロック入力回路５が設けられて
いる。このクロック入力回路５は、従来の半導体装置の
クロック用カレントミラー回路５００（図１６および図
１８参照）とほぼ同じように、外部クロックＣＬＫの入
力バッファとして機能する。また一方で、各種のコマン
ド信号Ｓa1〜Ｓanの“Ｈ”レベルまたは“Ｌ”レベルを
それぞれ確定してコマンド確定信号Ｓb1〜Ｓbnを生成す
るためのコマンド信号入力回路３が設けられている。
部クロックＣＬＫのレベルを変換して内部クロックＣＬ
Ｋ１を生成するためのクロック入力回路５が設けられて
いる。このクロック入力回路５は、従来の半導体装置の
クロック用カレントミラー回路５００（図１６および図
１８参照）とほぼ同じように、外部クロックＣＬＫの入
力バッファとして機能する。また一方で、各種のコマン
ド信号Ｓa1〜Ｓanの“Ｈ”レベルまたは“Ｌ”レベルを
それぞれ確定してコマンド確定信号Ｓb1〜Ｓbnを生成す
るためのコマンド信号入力回路３が設けられている。
【００２７】さらに、図１の半導体装置においては、内
部クロックＣＬＫ１に同期させた状態で、コマンド信号
入力回路３から出力されるコマンド確定信号Ｓb1〜Ｓbn
を保持するコマンド信号保持回路４が設けられている。
このコマンド信号保持回路４は、従来の半導体装置の複
数のラッチ回路（図１６および図１８参照）とほぼ同じ
ように、複数のセットフリップフロップ等により構成さ
れ、コマンド確定信号Ｓb1〜Ｓbnにそれぞれ対応するコ
マンド情報ラッチ信号Ｓb1〜Ｓbnが生成される。コマン
ドデコーダ部１は、前述したように、これらのコマンド
情報ラッチ信号Ｓb1〜Ｓbnに基づき、内部クロックＣＬ
Ｋ１に同期した状態で各種のコマンド信号の状態を判定
して、それぞれ対応するコマンド判定信号Ｓo1〜Ｓonを
出力する。
部クロックＣＬＫ１に同期させた状態で、コマンド信号
入力回路３から出力されるコマンド確定信号Ｓb1〜Ｓbn
を保持するコマンド信号保持回路４が設けられている。
このコマンド信号保持回路４は、従来の半導体装置の複
数のラッチ回路（図１６および図１８参照）とほぼ同じ
ように、複数のセットフリップフロップ等により構成さ
れ、コマンド確定信号Ｓb1〜Ｓbnにそれぞれ対応するコ
マンド情報ラッチ信号Ｓb1〜Ｓbnが生成される。コマン
ドデコーダ部１は、前述したように、これらのコマンド
情報ラッチ信号Ｓb1〜Ｓbnに基づき、内部クロックＣＬ
Ｋ１に同期した状態で各種のコマンド信号の状態を判定
して、それぞれ対応するコマンド判定信号Ｓo1〜Ｓonを
出力する。
【００２８】好ましくは、本発明の半導体装置では、コ
マンドデコーダ部１によるコマンド信号の状態の判定の
タイミングよりも早く動作する内部信号Ｓdcとして、上
記内部クロックよりも早い位相を有するクロックに同期
したＤＬＬ（Delayed Lock Loop の略）回路から生成さ
れる信号を用いることにより、上記半導体装置の動作マ
ージンを向上させることが可能となる。
マンドデコーダ部１によるコマンド信号の状態の判定の
タイミングよりも早く動作する内部信号Ｓdcとして、上
記内部クロックよりも早い位相を有するクロックに同期
したＤＬＬ（Delayed Lock Loop の略）回路から生成さ
れる信号を用いることにより、上記半導体装置の動作マ
ージンを向上させることが可能となる。
【００２９】また一方で、本発明は、各種のコマンドを
表すコマンド信号を外部クロックに同期させてデコード
し、上記コマンド信号の状態を判定するコマンドデコー
ダ部１を有する半導体装置において、このコマンドデコ
ーダ部１による上記コマンド信号の状態の判定のタイミ
ングよりも早く動作する第１の内部信号により、上記コ
マンドデコーダ部１を非活性化してから、上記コマンド
デコーダ部１に入力される上記コマンド信号の状態が確
定した後に発生する第２の内部信号により、上記コマン
ドデコーダ部１を活性化するように構成される。
表すコマンド信号を外部クロックに同期させてデコード
し、上記コマンド信号の状態を判定するコマンドデコー
ダ部１を有する半導体装置において、このコマンドデコ
ーダ部１による上記コマンド信号の状態の判定のタイミ
ングよりも早く動作する第１の内部信号により、上記コ
マンドデコーダ部１を非活性化してから、上記コマンド
デコーダ部１に入力される上記コマンド信号の状態が確
定した後に発生する第２の内部信号により、上記コマン
ドデコーダ部１を活性化するように構成される。
【００３０】好ましくは、本発明の半導体装置では、第
１の内部信号として、上記内部クロックよりも早い位相
を有するクロックに同期したＤＬＬ回路から生成される
信号を用いることにより、上記半導体装置の動作マージ
ンを向上させることが可能となる。好ましくは、本発明
の半導体装置では、上記第２の内部信号として、上記コ
マンド信号の状態を保持するためのコマンド信号保持回
路４が最も遅く動作する状態を監視するダミーラッチ回
路により生成される信号を用いるようにしている。
１の内部信号として、上記内部クロックよりも早い位相
を有するクロックに同期したＤＬＬ回路から生成される
信号を用いることにより、上記半導体装置の動作マージ
ンを向上させることが可能となる。好ましくは、本発明
の半導体装置では、上記第２の内部信号として、上記コ
マンド信号の状態を保持するためのコマンド信号保持回
路４が最も遅く動作する状態を監視するダミーラッチ回
路により生成される信号を用いるようにしている。
【００３１】さらに、本発明の第１の好適な実施態様
は、各種のコマンドを表すコマンド信号を外部クロック
に同期させてデコードし、このコマンド信号の状態を判
定するコマンドデコーダ部１を有する半導体装置におい
て、このコマンドデコーダ部１による上記コマンド信号
の状態の判定のタイミングよりも早く動作する内部信号
に基づき、上記コマンドデコーダ部１を非活性化するた
めのコマンドデコーダ制御信号Ｓdcを第１の状態にして
生成し、上記コマンドデコーダ部１に供給するコマンド
デコーダ制御部２を備えている。
は、各種のコマンドを表すコマンド信号を外部クロック
に同期させてデコードし、このコマンド信号の状態を判
定するコマンドデコーダ部１を有する半導体装置におい
て、このコマンドデコーダ部１による上記コマンド信号
の状態の判定のタイミングよりも早く動作する内部信号
に基づき、上記コマンドデコーダ部１を非活性化するた
めのコマンドデコーダ制御信号Ｓdcを第１の状態にして
生成し、上記コマンドデコーダ部１に供給するコマンド
デコーダ制御部２を備えている。
【００３２】好ましくは、本発明の第２の好適な実施態
様では、各種のコマンドを表すコマンド信号を外部クロ
ックに同期させてデコードし、このコマンド信号の状態
を判定するコマンドデコーダ部１を有する半導体装置に
おいて、このコマンドデコーダ部１による上記コマンド
信号の状態の判定のタイミングよりも早く動作する第１
の内部信号に基づき、上記コマンドデコーダ部１を非活
性化するためのコマンドデコーダ制御信号を第１の状態
にして生成して上記コマンドデコーダ部に供給するコマ
ンドデコーダ制御部２を備えており、上記コマンドデコ
ーダ制御信号により上記コマンドデコーダ部１を非活性
化してから、上記コマンドデコーダ部１に入力される上
記コマンド信号の状態が確定した後に発生する第２の内
部信号により、上記コマンドデコーダ部１を活性化する
際に、上記コマンドデコーダ制御信号を上記第１の状態
から第２の状態へ変化させるように構成される。
様では、各種のコマンドを表すコマンド信号を外部クロ
ックに同期させてデコードし、このコマンド信号の状態
を判定するコマンドデコーダ部１を有する半導体装置に
おいて、このコマンドデコーダ部１による上記コマンド
信号の状態の判定のタイミングよりも早く動作する第１
の内部信号に基づき、上記コマンドデコーダ部１を非活
性化するためのコマンドデコーダ制御信号を第１の状態
にして生成して上記コマンドデコーダ部に供給するコマ
ンドデコーダ制御部２を備えており、上記コマンドデコ
ーダ制御信号により上記コマンドデコーダ部１を非活性
化してから、上記コマンドデコーダ部１に入力される上
記コマンド信号の状態が確定した後に発生する第２の内
部信号により、上記コマンドデコーダ部１を活性化する
際に、上記コマンドデコーダ制御信号を上記第１の状態
から第２の状態へ変化させるように構成される。
【００３３】好ましくは、本発明の第１および第２の好
適な実施態様のいずれにおいても、上記コマンドデコー
ダ部１を構成するトランジスタが非選択状態から選択状
態に変化する場合に速い応答性を示し、上記トランジス
タが選択状態から非選択状態に変化する場合に遅い応答
性を示すようなレシオとなっている場合でも、上記コマ
ンド信号のタイミングのばらつきによって２つ以上のコ
マンド信号が同時に選択されることが防止され、かつ、
高速動作が可能になる。
適な実施態様のいずれにおいても、上記コマンドデコー
ダ部１を構成するトランジスタが非選択状態から選択状
態に変化する場合に速い応答性を示し、上記トランジス
タが選択状態から非選択状態に変化する場合に遅い応答
性を示すようなレシオとなっている場合でも、上記コマ
ンド信号のタイミングのばらつきによって２つ以上のコ
マンド信号が同時に選択されることが防止され、かつ、
高速動作が可能になる。
【００３４】要約すれば、本発明の半導体装置において
は、外部コントロールピンから入力されて保持されるコ
マンド信号の位相よりも早いＤＬＬ信号等の内部信号、
すなわち、コマンドデコーダ部の各々のコマンドピンの
判定のタイミングよりも早く動作する内部信号によりコ
マンドデコーダ部を非活性化する（リセットする）よう
にしている。さらに、上記内部信号によりコマンドデコ
ーダ部を非活性化して各コマンドピンの情報が確定した
後に、コマンドデコーダ部を活性化して各種のコマンド
信号の状態を判定するようにしているので、上記コマン
ド信号のスキューによって２つ以上のコマンド信号が同
時に選択されるおそれがなくなる。
は、外部コントロールピンから入力されて保持されるコ
マンド信号の位相よりも早いＤＬＬ信号等の内部信号、
すなわち、コマンドデコーダ部の各々のコマンドピンの
判定のタイミングよりも早く動作する内部信号によりコ
マンドデコーダ部を非活性化する（リセットする）よう
にしている。さらに、上記内部信号によりコマンドデコ
ーダ部を非活性化して各コマンドピンの情報が確定した
後に、コマンドデコーダ部を活性化して各種のコマンド
信号の状態を判定するようにしているので、上記コマン
ド信号のスキューによって２つ以上のコマンド信号が同
時に選択されるおそれがなくなる。
【００３５】かくして、本発明では、各種のコマンド信
号の状態を判定する際に、スキューによるコマンド信号
の多重セレクトの発生を完全に防止することが可能にな
る。さらに、本発明では、コマンド信号のスキューによ
る影響を考慮してコマンドデコーダ部のディメンジョン
を調整する必要がないので、ＳＤＲＡＭ等の高速動作を
実現することが可能になる。
号の状態を判定する際に、スキューによるコマンド信号
の多重セレクトの発生を完全に防止することが可能にな
る。さらに、本発明では、コマンド信号のスキューによ
る影響を考慮してコマンドデコーダ部のディメンジョン
を調整する必要がないので、ＳＤＲＡＭ等の高速動作を
実現することが可能になる。
【００３６】
【発明の実施の形態】以下、添付図面（図２〜図１５）
を参照しながら、本発明の好ましい実施の形態（以後、
実施例とよぶこととする）を説明する。ただし、ここで
は、本発明の好ましい実施例の構成および特徴を容易に
理解することができるように、本発明の実施例が適用さ
れるＳＤＲＡＭの構成およびその動作を最初に説明する
こととする。
を参照しながら、本発明の好ましい実施の形態（以後、
実施例とよぶこととする）を説明する。ただし、ここで
は、本発明の好ましい実施例の構成および特徴を容易に
理解することができるように、本発明の実施例が適用さ
れるＳＤＲＡＭの構成およびその動作を最初に説明する
こととする。
【００３７】図２は、本発明の半導体装置が適用される
シンクロナスＤＲＡＭの概略的構成を示すブロック図で
あり、図３は、図２のシンクロナスＤＲＡＭの動作を説
明するためのタイミングチャートである。図２に示すシ
ンクロナスＤＲＡＭ（ＳＤＲＡＭ）からなる半導体チッ
プは、チップ内のメモリ領域を構成するための複数のバ
ンク（例えば、バンクＮｏ．０、Ｎｏ．１）を有する２
０４８ビット×２０４８ビットのＤＲＡＭコア１０８
ａ、１０８ｂと、これらのＤＲＡＭコア１０８ａ、１０
８ｂに供給すべき各種の制御信号（ローアドレス制御信
号ＲＡＳ、コラムアドレス制御信号ＣＡＳ、およびライ
トイネーブル信号ＷＥ）を保持する制御信号ラッチ１０
５ａ、１０５ｂと、ＳＤＲＡＭの動作モードを特定する
ためのモードレジスタ１０６と、コラムアドレスをカウ
ントしてデータをアクセスするためのコラムアドレスカ
ウンタ１０７ａ、１０７ｂとを備えている。
シンクロナスＤＲＡＭの概略的構成を示すブロック図で
あり、図３は、図２のシンクロナスＤＲＡＭの動作を説
明するためのタイミングチャートである。図２に示すシ
ンクロナスＤＲＡＭ（ＳＤＲＡＭ）からなる半導体チッ
プは、チップ内のメモリ領域を構成するための複数のバ
ンク（例えば、バンクＮｏ．０、Ｎｏ．１）を有する２
０４８ビット×２０４８ビットのＤＲＡＭコア１０８
ａ、１０８ｂと、これらのＤＲＡＭコア１０８ａ、１０
８ｂに供給すべき各種の制御信号（ローアドレス制御信
号ＲＡＳ、コラムアドレス制御信号ＣＡＳ、およびライ
トイネーブル信号ＷＥ）を保持する制御信号ラッチ１０
５ａ、１０５ｂと、ＳＤＲＡＭの動作モードを特定する
ためのモードレジスタ１０６と、コラムアドレスをカウ
ントしてデータをアクセスするためのコラムアドレスカ
ウンタ１０７ａ、１０７ｂとを備えている。
【００３８】さらに、図２に示す半導体チップは、クロ
ックイネーブル信号ＣＫＥに基づき、シンクロナスＤＲ
ＡＭを動作させるための基準となるクロック（すなわ
ち、外部クロック）ＣＬＫを保持して他の入力回路部や
半導体チップ内の複数のブロックに供給するためのクロ
ックバッファ１０１と、外部クロックＣＬＫの位相を調
整して上記外部クロックＣＬＫに対し所定の位相を有す
る内部クロックを生成するＤＬＬ回路１０９とを備えて
いる。さらに、上記の半導体チップは、各種のコマンド
信号（チップセレクト信号／ＣＳ、ローアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳ、およびライトイネーブル信号／ＷＥ等）をデコー
ドして上記制御信号ラッチ１０５ａ、１０５ｂおよびモ
ードレジスタ１０６に供給するコマンドデコーダ回路１
０２と、ローアドレスおよびコラムアドレスを含むメモ
リアドレス信号Ａ０〜Ａ１０、およびバンクアドレス信
号Ａ１１を保持してモードレジスタ１０６、コラムアド
レスカウンタ１０７ａ、１０７ｂおよびＤＲＡＭコア１
０８ａ、１０８ｂに供給するアドレスバッファ／レジス
タおよびバンクセレクタ１０３と、各種のデータＤＱ
（ＤＱ０〜ＤＱ７およびＤＱＭ）を保持してＤＲＡＭコ
アのＩ／Ｏ部に供給するＩ／Ｏデータバッファ／レジス
タ１０４とを備えている。ここで、上記のコマンドデコ
ーダ回路１０２は、代表的に、前述の図１に示したよう
なコマンドデコーダ部１、コマンドデコーダ制御部２、
コマンド信号入力回路３およびコマンド信号保持回路４
を含む。
ックイネーブル信号ＣＫＥに基づき、シンクロナスＤＲ
ＡＭを動作させるための基準となるクロック（すなわ
ち、外部クロック）ＣＬＫを保持して他の入力回路部や
半導体チップ内の複数のブロックに供給するためのクロ
ックバッファ１０１と、外部クロックＣＬＫの位相を調
整して上記外部クロックＣＬＫに対し所定の位相を有す
る内部クロックを生成するＤＬＬ回路１０９とを備えて
いる。さらに、上記の半導体チップは、各種のコマンド
信号（チップセレクト信号／ＣＳ、ローアドレスストロ
ーブ信号／ＲＡＳ、コラムアドレスストローブ信号／Ｃ
ＡＳ、およびライトイネーブル信号／ＷＥ等）をデコー
ドして上記制御信号ラッチ１０５ａ、１０５ｂおよびモ
ードレジスタ１０６に供給するコマンドデコーダ回路１
０２と、ローアドレスおよびコラムアドレスを含むメモ
リアドレス信号Ａ０〜Ａ１０、およびバンクアドレス信
号Ａ１１を保持してモードレジスタ１０６、コラムアド
レスカウンタ１０７ａ、１０７ｂおよびＤＲＡＭコア１
０８ａ、１０８ｂに供給するアドレスバッファ／レジス
タおよびバンクセレクタ１０３と、各種のデータＤＱ
（ＤＱ０〜ＤＱ７およびＤＱＭ）を保持してＤＲＡＭコ
アのＩ／Ｏ部に供給するＩ／Ｏデータバッファ／レジス
タ１０４とを備えている。ここで、上記のコマンドデコ
ーダ回路１０２は、代表的に、前述の図１に示したよう
なコマンドデコーダ部１、コマンドデコーダ制御部２、
コマンド信号入力回路３およびコマンド信号保持回路４
を含む。
【００３９】さらに、図２において、チップセレクト信
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、およびライトイネ
ーブル信号／ＷＥ等のコマンド信号は、その組み合せに
より各種のコマンドを入力することによって動作モード
が決定されるようになっている。これらの各種のコマン
ドは、コマンドデコーダ回路１０２により解読され、動
作モードに応じて各回路を制御することになる。また一
方で、上記のチップセレクト信号／ＣＳ、ローアドレス
ストローブ信号／ＲＡＳ、コラムアドレスストローブ信
号／ＣＡＳ、およびライトイネーブル信号／ＷＥは、制
御信号ラッチ１０５ａと１０５ｂにも入力され、次のコ
マンドが入力されるまで現在のコマンド信号の状態がラ
ッチされる。
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、およびライトイネ
ーブル信号／ＷＥ等のコマンド信号は、その組み合せに
より各種のコマンドを入力することによって動作モード
が決定されるようになっている。これらの各種のコマン
ドは、コマンドデコーダ回路１０２により解読され、動
作モードに応じて各回路を制御することになる。また一
方で、上記のチップセレクト信号／ＣＳ、ローアドレス
ストローブ信号／ＲＡＳ、コラムアドレスストローブ信
号／ＣＡＳ、およびライトイネーブル信号／ＷＥは、制
御信号ラッチ１０５ａと１０５ｂにも入力され、次のコ
マンドが入力されるまで現在のコマンド信号の状態がラ
ッチされる。
【００４０】さらにまた、図２において、メモリアドレ
ス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１
は、アドレスバッファ／レジスタおよびバンクセレクタ
１０３により増幅されて各バンクのロードアドレスとし
て使用されると共に、コラムアドレスカウンタ１０７
ａ、１０７ｂの初期値として使用される。ＤＲＡＭコア
１０８ａ、１０８ｂから読み出された信号は、Ｉ／Ｏデ
ータバッファ／レジスタ１０４により増幅され、外部か
ら入力される外部クロックＣＬＫの立ち上がりに同期し
て出力される。データ入力についても同様の動作が行わ
れ、Ｉ／Ｏデータバッファ／レジスタ１０４に入力され
たデータがＤＲＡＭコア１０８ａ、１０８ｂに書き込ま
れる。
ス信号Ａ０〜Ａ１０、およびバンクアドレス信号Ａ１１
は、アドレスバッファ／レジスタおよびバンクセレクタ
１０３により増幅されて各バンクのロードアドレスとし
て使用されると共に、コラムアドレスカウンタ１０７
ａ、１０７ｂの初期値として使用される。ＤＲＡＭコア
１０８ａ、１０８ｂから読み出された信号は、Ｉ／Ｏデ
ータバッファ／レジスタ１０４により増幅され、外部か
ら入力される外部クロックＣＬＫの立ち上がりに同期し
て出力される。データ入力についても同様の動作が行わ
れ、Ｉ／Ｏデータバッファ／レジスタ１０４に入力され
たデータがＤＲＡＭコア１０８ａ、１０８ｂに書き込ま
れる。
【００４１】図３に示すタイミングチャートにおいて
は、（ａ）部の外部クロックＣＬＫの立ち上がりに同期
して各種の制御信号がＤＲＡＭコアに入力され（（ｂ）
部に示す）、このＤＲＡＭコア内のデータが読み出され
る。この場合、まず初めに、ＤＲＡＭコア内のメモリマ
トリックスのローアドレス（Row Address ）が選択さ
れ、所定の遅れ時間（後述の遅れ時間ｔＲＣＤに相当す
る）が経過した後にコラムアドレス（Column Address）
が選択されてデータ読み出し動作が開始される。
は、（ａ）部の外部クロックＣＬＫの立ち上がりに同期
して各種の制御信号がＤＲＡＭコアに入力され（（ｂ）
部に示す）、このＤＲＡＭコア内のデータが読み出され
る。この場合、まず初めに、ＤＲＡＭコア内のメモリマ
トリックスのローアドレス（Row Address ）が選択さ
れ、所定の遅れ時間（後述の遅れ時間ｔＲＣＤに相当す
る）が経過した後にコラムアドレス（Column Address）
が選択されてデータ読み出し動作が開始される。
【００４２】さらに詳しく説明すると、ＳＤＲＡＭから
データを読み出す場合、前述の各種のコマンド信号の組
み合わせからアクティブ（ＡＣＴ）コマンドをコマンド
端子に入力し、アドレス端子にはローアドレス信号を入
力する。このようなコマンドおよびローアドレスが入力
されると、ＳＤＲＡＭは活性化状態になり、ローアドレ
スに応じたワード線を選択し、この選択されたワード線
上のセル情報をビット線に出力した後に、センスアンプ
にて増幅する。また一方で、上記のローアドレスのアク
セスに関係した部分の動作時間（遅れ時間ｔＲＣＤ）が
経過した後に、リードコマンド（ＲＥＡＤ）およびコラ
ムアドレスを入力する。このコラムアドレスに従って、
選択されたセンスアンプのデータをデータバス線に出力
した後に、データバスアンプにて増幅し、出力バッファ
によりさらに増幅することによって出力端子にデータＤ
Ｑが出力される（（ｃ）部に示す）。
データを読み出す場合、前述の各種のコマンド信号の組
み合わせからアクティブ（ＡＣＴ）コマンドをコマンド
端子に入力し、アドレス端子にはローアドレス信号を入
力する。このようなコマンドおよびローアドレスが入力
されると、ＳＤＲＡＭは活性化状態になり、ローアドレ
スに応じたワード線を選択し、この選択されたワード線
上のセル情報をビット線に出力した後に、センスアンプ
にて増幅する。また一方で、上記のローアドレスのアク
セスに関係した部分の動作時間（遅れ時間ｔＲＣＤ）が
経過した後に、リードコマンド（ＲＥＡＤ）およびコラ
ムアドレスを入力する。このコラムアドレスに従って、
選択されたセンスアンプのデータをデータバス線に出力
した後に、データバスアンプにて増幅し、出力バッファ
によりさらに増幅することによって出力端子にデータＤ
Ｑが出力される（（ｃ）部に示す）。
【００４３】これら一連の動作は汎用のＤＲＡＭの動作
と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレ
スに関係する回路がパイプライン動作をするようになっ
ており、読み出されたリードデータは毎サイクル連続し
て出力されることになる。これにより、データ転送周期
は外部クロックＣＬＫの周期に等しくなる。ＳＤＲＡＭ
でのアクセス時間には３種類あり、いずれも外部クロッ
クＣＬＫの立ち上がり時点を基準にして定義される。図
３において、ｔＲＡＣはローアドレスのアクセスに関係
した部分の動作時間を示すローアドレスアクセス時間、
ｔＣＡＣはコラムドレスのアクセスに関係した部分の動
作時間を示すコラムアドレスアクセス時間、ｔＡＣは外
部クロックＣＬＫからデータ出力までの時間遅れを示す
クロックアクセス時間を示している。上記ＳＤＲＡＭを
高速のメモリシステムにて使用する場合、コマンドを入
力してから最初にデータが得られるまでの時間を示すｔ
ＲＡＣやｔＣＡＣも重要であるが、データの転送速度を
高める上では、クロックアクセス時間ｔＡＣも重要であ
る。
と全く同じであるが、ＳＤＲＡＭの場合、コラムアドレ
スに関係する回路がパイプライン動作をするようになっ
ており、読み出されたリードデータは毎サイクル連続し
て出力されることになる。これにより、データ転送周期
は外部クロックＣＬＫの周期に等しくなる。ＳＤＲＡＭ
でのアクセス時間には３種類あり、いずれも外部クロッ
クＣＬＫの立ち上がり時点を基準にして定義される。図
３において、ｔＲＡＣはローアドレスのアクセスに関係
した部分の動作時間を示すローアドレスアクセス時間、
ｔＣＡＣはコラムドレスのアクセスに関係した部分の動
作時間を示すコラムアドレスアクセス時間、ｔＡＣは外
部クロックＣＬＫからデータ出力までの時間遅れを示す
クロックアクセス時間を示している。上記ＳＤＲＡＭを
高速のメモリシステムにて使用する場合、コマンドを入
力してから最初にデータが得られるまでの時間を示すｔ
ＲＡＣやｔＣＡＣも重要であるが、データの転送速度を
高める上では、クロックアクセス時間ｔＡＣも重要であ
る。
【００４４】さらに、図３において、ｔＯＨは前のサイ
クルまたは次のサイクルへの出力データ保持時間を示し
ている。ＳＤＲＡＭの特性のばらつき、温度依存性およ
び電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致
せず、ある程度の時間幅を持つことになってしまう。こ
の時間幅に相当する時間では、出力端子から出力される
べきデータが不確定になっている。このようにデータが
不確定になっている時間、すなわち、データ不確定時間
は、どのようなデータが出力されるか分からない時間を
意味しており、メモリシステムでは使用することができ
ない時間である。
クルまたは次のサイクルへの出力データ保持時間を示し
ている。ＳＤＲＡＭの特性のばらつき、温度依存性およ
び電源電圧依存性を考えると、ｔＡＣとｔＯＨとは一致
せず、ある程度の時間幅を持つことになってしまう。こ
の時間幅に相当する時間では、出力端子から出力される
べきデータが不確定になっている。このようにデータが
不確定になっている時間、すなわち、データ不確定時間
は、どのようなデータが出力されるか分からない時間を
意味しており、メモリシステムでは使用することができ
ない時間である。
【００４５】上記のデータ不確定時間は、ＳＲＡＭの特
性のばらつきや、温度および電源電圧等の変化により変
動する傾向にある。このような場合でも、正確なタイミ
ングにてデータを誤りなく出力するためには、外部クロ
ックＣＬＫに対してデータが常に所定の位相で出力され
ること、すなわち、クロックアクセス時間ｔＡＣが常に
一定であることが要求される。例えば、データの出力が
内部クロック信号の立ち上がりに同期して行われること
が望ましい場合、外部クロックＣＬＫと内部クロックの
位相差が常に所定の周期分、例えば、３６０度（０度）
に保持されるようにＤＬＬ回路１０９の可変ディレイ回
路の遅延量を設定することが必要である。
性のばらつきや、温度および電源電圧等の変化により変
動する傾向にある。このような場合でも、正確なタイミ
ングにてデータを誤りなく出力するためには、外部クロ
ックＣＬＫに対してデータが常に所定の位相で出力され
ること、すなわち、クロックアクセス時間ｔＡＣが常に
一定であることが要求される。例えば、データの出力が
内部クロック信号の立ち上がりに同期して行われること
が望ましい場合、外部クロックＣＬＫと内部クロックの
位相差が常に所定の周期分、例えば、３６０度（０度）
に保持されるようにＤＬＬ回路１０９の可変ディレイ回
路の遅延量を設定することが必要である。
【００４６】図４は、本発明の第１の実施例の概略的構
成を示す回路ブロック図である。なお、これ以降、前述
した構成要素と同様のものについては、同一の参照番号
を付して表すこととする。概していえば、図４に示す第
１の実施例は、従来の第２例の半導体装置（図１８参
照）のコマンドデコーダの入力側に、本発明のコマンド
デコーダ制御部２（図１参照）の機能を有するコマンド
デコーダコントロール回路２０を設けたものである。こ
のコマンドデコーダコントロール回路２０は、コマンド
デコーダによる各種のコマンド信号の状態の判定のタイ
ミングよりも早く動作して上記コマンドデコーダを非活
性化するために、内部クロックｃｌｋｚ（図１の内部ク
ロックＣＬＫ１に対応）に基づいて生成されるコマンド
デコーダ制御信号ｃｔｌｚを上記コマンドデコーダに供
給するものである。
成を示す回路ブロック図である。なお、これ以降、前述
した構成要素と同様のものについては、同一の参照番号
を付して表すこととする。概していえば、図４に示す第
１の実施例は、従来の第２例の半導体装置（図１８参
照）のコマンドデコーダの入力側に、本発明のコマンド
デコーダ制御部２（図１参照）の機能を有するコマンド
デコーダコントロール回路２０を設けたものである。こ
のコマンドデコーダコントロール回路２０は、コマンド
デコーダによる各種のコマンド信号の状態の判定のタイ
ミングよりも早く動作して上記コマンドデコーダを非活
性化するために、内部クロックｃｌｋｚ（図１の内部ク
ロックＣＬＫ１に対応）に基づいて生成されるコマンド
デコーダ制御信号ｃｔｌｚを上記コマンドデコーダに供
給するものである。
【００４７】さらに詳しく説明すると、図４において
は、図１に示したコマンド信号入力回路３として、外部
コントロールピンから入力される各種のコマンド信号、
例えば、ローアドレスストローブ信号／ＲＡＳ、コラム
アドレスストローブ信号／ＣＡＳ、およびライトイネー
ブル信号／ＷＥを所定のレベルにまで増幅して上記コマ
ンド信号の出力レベルを確定するための第１のカレント
ミラー回路３０−１、第２のカレントミラー回路３０−
２、および第３のカレントミラー回路３０−３が設けら
れている。これらの第１〜第３のカレントミラー回路３
０−１〜３０−３では、従来の第１〜第３のカレントミ
ラー回路３１０−１〜３３０（例えば、図１８参照）と
ほぼ同じ機能を有しており、ローアドレスストローブ信
号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、
およびライトイネーブル信号／ＷＥを増幅することによ
って、“Ｈ”レベルまたは“Ｌ”レベルのコマンド確定
信号ｒａｓｚ、ｃａｓｚおよびｗｅｚを生成する。
は、図１に示したコマンド信号入力回路３として、外部
コントロールピンから入力される各種のコマンド信号、
例えば、ローアドレスストローブ信号／ＲＡＳ、コラム
アドレスストローブ信号／ＣＡＳ、およびライトイネー
ブル信号／ＷＥを所定のレベルにまで増幅して上記コマ
ンド信号の出力レベルを確定するための第１のカレント
ミラー回路３０−１、第２のカレントミラー回路３０−
２、および第３のカレントミラー回路３０−３が設けら
れている。これらの第１〜第３のカレントミラー回路３
０−１〜３０−３では、従来の第１〜第３のカレントミ
ラー回路３１０−１〜３３０（例えば、図１８参照）と
ほぼ同じ機能を有しており、ローアドレスストローブ信
号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、
およびライトイネーブル信号／ＷＥを増幅することによ
って、“Ｈ”レベルまたは“Ｌ”レベルのコマンド確定
信号ｒａｓｚ、ｃａｓｚおよびｗｅｚを生成する。
【００４８】さらに、図４においては、図１に示したコ
マンド信号保持回路４として、第１〜第３のカレントミ
ラー回路３０−１〜３０−３からのコマンド確定信号ｒ
ａｓｚ、ｃａｓｚおよびｗｅｚをそれぞれ保持する第１
のラッチ回路４０−１、第２のラッチ回路４０−２、お
よび第３のラッチ回路４０−３が設けられている。これ
らの第１〜第３のラッチ回路４０−１〜４０−３は、従
来の第１〜第３のラッチ回路４４０〜４６０（例えば、
図１８参照）とほぼ同じようにセットフリップフロップ
（ＳＦＦ）により構成され、クロック用カレントミラー
回路５０から出力される内部クロックｃｌｋｚに同期さ
せてコマンド確定信号ｒａｓｚ、ｃａｓｚおよびｗｅｚ
をラッチする。ここで、上記第１〜第３のラッチ回路４
０−１〜４０−３は、入力されたコマンド確定信号と同
相のコマンド情報ラッチ信号ｒａｓｃｚ、ｃａｓｃｚお
よびｗｅｃｚをそれぞれ出力すると共に、上記コマンド
確定信号と逆相のコマンド情報ラッチ信号ｒａｓｃｘ、
ｃａｓｃｘおよびｗｅｃｘをそれぞれ出力する。ここ
で、クロック用カレントミラー回路５０は、従来のクロ
ック用カレントミラー回路５００とほぼ同じように、外
部クロックＣＬＫのレベルを変換して内部クロックｃｌ
ｋｚを生成するための入力バッファとして機能する。
マンド信号保持回路４として、第１〜第３のカレントミ
ラー回路３０−１〜３０−３からのコマンド確定信号ｒ
ａｓｚ、ｃａｓｚおよびｗｅｚをそれぞれ保持する第１
のラッチ回路４０−１、第２のラッチ回路４０−２、お
よび第３のラッチ回路４０−３が設けられている。これ
らの第１〜第３のラッチ回路４０−１〜４０−３は、従
来の第１〜第３のラッチ回路４４０〜４６０（例えば、
図１８参照）とほぼ同じようにセットフリップフロップ
（ＳＦＦ）により構成され、クロック用カレントミラー
回路５０から出力される内部クロックｃｌｋｚに同期さ
せてコマンド確定信号ｒａｓｚ、ｃａｓｚおよびｗｅｚ
をラッチする。ここで、上記第１〜第３のラッチ回路４
０−１〜４０−３は、入力されたコマンド確定信号と同
相のコマンド情報ラッチ信号ｒａｓｃｚ、ｃａｓｃｚお
よびｗｅｃｚをそれぞれ出力すると共に、上記コマンド
確定信号と逆相のコマンド情報ラッチ信号ｒａｓｃｘ、
ｃａｓｃｘおよびｗｅｃｘをそれぞれ出力する。ここ
で、クロック用カレントミラー回路５０は、従来のクロ
ック用カレントミラー回路５００とほぼ同じように、外
部クロックＣＬＫのレベルを変換して内部クロックｃｌ
ｋｚを生成するための入力バッファとして機能する。
【００４９】さらに、図４においては、図１に示したコ
マンドデコーダ１として、第１〜第３のラッチ回路４０
−１〜４０−３から出力されるコマンド情報ラッチ信号
に対するデコード動作を行って、ローアドレスストロー
ブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、およびライトイネーブル信号／ＷＥ等のコマンド信
号の状態をそれぞれ判定するためのコマンドデコーダ１
０が設けられている。このコマンドデコーダ１０では、
内部クロックｃｌｋｚに同期したままで第１〜第３のラ
ッチ回路４０−１〜４０−３にラッチされたコマンド情
報信号に基づいて、ＳＤＲＡＭ等がどのような動作を行
うかを示すコマンド信号の状態を判定するようにしてい
る。さらに、コマンドデコーダ１０によるコマンド信号
の状態の判定結果が、“Ｈ”レベルまたは“Ｌ”レベル
のクロックド判定信号ＡＺ、ＢＺとして出力される。上
記のコマンドデコーダ１０の構成は、従来のコマンドデ
コーダ１００（図１８参照）の構成と概して同じである
が、コマンドデコーダコントロール回路２０からコマン
ドデコーダ制御信号ｃｔｌｚが供給される点が従来のコ
マンドデコーダ１００の場合と異なる。
マンドデコーダ１として、第１〜第３のラッチ回路４０
−１〜４０−３から出力されるコマンド情報ラッチ信号
に対するデコード動作を行って、ローアドレスストロー
ブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、およびライトイネーブル信号／ＷＥ等のコマンド信
号の状態をそれぞれ判定するためのコマンドデコーダ１
０が設けられている。このコマンドデコーダ１０では、
内部クロックｃｌｋｚに同期したままで第１〜第３のラ
ッチ回路４０−１〜４０−３にラッチされたコマンド情
報信号に基づいて、ＳＤＲＡＭ等がどのような動作を行
うかを示すコマンド信号の状態を判定するようにしてい
る。さらに、コマンドデコーダ１０によるコマンド信号
の状態の判定結果が、“Ｈ”レベルまたは“Ｌ”レベル
のクロックド判定信号ＡＺ、ＢＺとして出力される。上
記のコマンドデコーダ１０の構成は、従来のコマンドデ
コーダ１００（図１８参照）の構成と概して同じである
が、コマンドデコーダコントロール回路２０からコマン
ドデコーダ制御信号ｃｔｌｚが供給される点が従来のコ
マンドデコーダ１００の場合と異なる。
【００５０】さらに、図４においては、コマンドデコー
ダコントロール回路２０の入力側に、ダミーラッチ回路
６が設けられている。このダミーラッチ回路６は、従来
のダミーラッチ回路６００（図１８参照）とほぼ同じ構
成を有するが、この従来のダミーラッチ回路とは異なる
機能を有するものである。より詳しくいえば、図４に示
すダミーラッチ回路６は、各種のコマンド信号の状態を
保持するための複数のラッチ回路（例えば、第１〜第３
のラッチ回路４０−１〜４０−３）の中で最も遅く動作
するラッチ回路を監視し、そのラッチ回路が動作するタ
イミングに合わせてダミーラッチ信号ｄｓｆｆｚを生成
してコマンドデコーダコントロール回路２０に供給する
ものである。
ダコントロール回路２０の入力側に、ダミーラッチ回路
６が設けられている。このダミーラッチ回路６は、従来
のダミーラッチ回路６００（図１８参照）とほぼ同じ構
成を有するが、この従来のダミーラッチ回路とは異なる
機能を有するものである。より詳しくいえば、図４に示
すダミーラッチ回路６は、各種のコマンド信号の状態を
保持するための複数のラッチ回路（例えば、第１〜第３
のラッチ回路４０−１〜４０−３）の中で最も遅く動作
するラッチ回路を監視し、そのラッチ回路が動作するタ
イミングに合わせてダミーラッチ信号ｄｓｆｆｚを生成
してコマンドデコーダコントロール回路２０に供給する
ものである。
【００５１】図４に示す第１の実施例では、前述したよ
うに、新たに設けられたコマンドデコーダコントロール
回路２０により、コマンドデコーダ１０による各種のコ
マンド信号の状態の判定のタイミングよりも早く動作す
るコマンドデコーダ制御信号ｃｔｌｚ等の制御信号を生
成し、コマンドデコーダ１０に入力して上記コマンドデ
コーダ１０を非活性化するようにしている。このような
制御信号は、好ましくは、内部クロックｃｌｋｚよりも
早い位相を有するクロック、例えば、外部クロックＣＬ
Ｋに同期したクロックを出力する機能を有するＤＬＬ回
路を用いて生成することにより、半導体装置の動作マー
ジンの向上を図ることが可能になる。
うに、新たに設けられたコマンドデコーダコントロール
回路２０により、コマンドデコーダ１０による各種のコ
マンド信号の状態の判定のタイミングよりも早く動作す
るコマンドデコーダ制御信号ｃｔｌｚ等の制御信号を生
成し、コマンドデコーダ１０に入力して上記コマンドデ
コーダ１０を非活性化するようにしている。このような
制御信号は、好ましくは、内部クロックｃｌｋｚよりも
早い位相を有するクロック、例えば、外部クロックＣＬ
Ｋに同期したクロックを出力する機能を有するＤＬＬ回
路を用いて生成することにより、半導体装置の動作マー
ジンの向上を図ることが可能になる。
【００５２】換言すれば、第１の実施例のコマンドデコ
ーダコントロール回路２０およびコマンドデコーダ１０
は、次のような流れに基づいて動作することにより、コ
マンド信号のスキューによる多重セレクトの発生を完全
に防止すると共に、半導体装置の高速化を実現するよう
にしている。 （１）コマンドデコーダコントロール回路は、各コント
ロールピンから入力されて第１〜第３のラッチ回路にラ
ッチされる信号の伝達速度よりも速い信号（例えば、コ
マンドデコーダ制御信号ｃｌｔｚ）により、コマンドデ
コーダをリセットして非活性化する。
ーダコントロール回路２０およびコマンドデコーダ１０
は、次のような流れに基づいて動作することにより、コ
マンド信号のスキューによる多重セレクトの発生を完全
に防止すると共に、半導体装置の高速化を実現するよう
にしている。 （１）コマンドデコーダコントロール回路は、各コント
ロールピンから入力されて第１〜第３のラッチ回路にラ
ッチされる信号の伝達速度よりも速い信号（例えば、コ
マンドデコーダ制御信号ｃｌｔｚ）により、コマンドデ
コーダをリセットして非活性化する。
【００５３】（２）また一方で、各コントロールピンか
ら入力されたコマンド信号が、第１〜第３のラッチ回路
にラッチされる。 （３）コマンドデコーダは、コマンドデコーダ制御信号
ｃｌｔｚにより一旦非活性化された後に、ダミーラッチ
信号ｄｓｆｆｚ等により活性化され、第１〜第３のラッ
チ回路にラッチされたコマンド信号の状態を判定するこ
とによって、各コマンドピンから各種のコマンドの状態
に対応するクロックド判定信号を発行する。
ら入力されたコマンド信号が、第１〜第３のラッチ回路
にラッチされる。 （３）コマンドデコーダは、コマンドデコーダ制御信号
ｃｌｔｚにより一旦非活性化された後に、ダミーラッチ
信号ｄｓｆｆｚ等により活性化され、第１〜第３のラッ
チ回路にラッチされたコマンド信号の状態を判定するこ
とによって、各コマンドピンから各種のコマンドの状態
に対応するクロックド判定信号を発行する。
【００５４】ついで、図４の第１の実施例における各部
の回路の具体的構成について述べる。この場合、図４の
コマンドデコーダコントロール回路２０およびコマンド
デコーダ１０以外の回路構成は、従来の回路構成と実質
的に同じなので、簡単に説明することとする。図５は、
図４のカレントミラー回路の具体的構成を示す回路図で
ある。ここで、図４に示した第１〜第３の第１〜第３の
カレントミラー回路３０−１〜３０−３の各々は同じ回
路構成を有しているので、ここでは、その中の一つの具
体的な回路構成を代表して示すこととする。
の回路の具体的構成について述べる。この場合、図４の
コマンドデコーダコントロール回路２０およびコマンド
デコーダ１０以外の回路構成は、従来の回路構成と実質
的に同じなので、簡単に説明することとする。図５は、
図４のカレントミラー回路の具体的構成を示す回路図で
ある。ここで、図４に示した第１〜第３の第１〜第３の
カレントミラー回路３０−１〜３０−３の各々は同じ回
路構成を有しているので、ここでは、その中の一つの具
体的な回路構成を代表して示すこととする。
【００５５】図５に示すカレントミラー回路は、一組の
ＮＭＯＳトランジスタ３２および３４を主たる要素とす
る差動増幅器を構成する。一方のＮＭＯＳトランジスタ
３２のドレインは、ＰＭＯＳトランジスタ３１を介して
高電圧側の電源（例えば、高電圧レベルの電源Ｖcc）に
接続され、同ＮＭＯＳトランジスタ３２のソースは、Ｎ
ＭＯＳトランジスタ３５を介して低電圧側の電源（例え
ば、グランドレベルの電源Ｖss）に接続される。また一
方で、他方のＮＭＯＳトランジスタ３４のドレインは、
ＰＭＯＳトランジスタ３３を介して高電圧側の電源に接
続され、同ＮＭＯＳトランジスタ３４のソースは、上記
のＮＭＯＳトランジスタ３５を介して低電圧側の電源に
接続される。
ＮＭＯＳトランジスタ３２および３４を主たる要素とす
る差動増幅器を構成する。一方のＮＭＯＳトランジスタ
３２のドレインは、ＰＭＯＳトランジスタ３１を介して
高電圧側の電源（例えば、高電圧レベルの電源Ｖcc）に
接続され、同ＮＭＯＳトランジスタ３２のソースは、Ｎ
ＭＯＳトランジスタ３５を介して低電圧側の電源（例え
ば、グランドレベルの電源Ｖss）に接続される。また一
方で、他方のＮＭＯＳトランジスタ３４のドレインは、
ＰＭＯＳトランジスタ３３を介して高電圧側の電源に接
続され、同ＮＭＯＳトランジスタ３４のソースは、上記
のＮＭＯＳトランジスタ３５を介して低電圧側の電源に
接続される。
【００５６】さらに、図５においては、他方のＮＭＯＳ
トランジスタ３４のゲートに入力される基準電圧Ｖref
に基づき、一方のＮＭＯＳトランジスタ３２のゲートに
入力される入力信号ｉｎｚ１（例えば、ローアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、およびライトイネーブル信号／ＷＥ等のコマ
ンド信号）のレベルを変換することによって、入力信号
ｉｎｚ１の出力レベル（“Ｈ”レベルまたは“Ｌ”レベ
ル）が確定される。このようにして出力レベルが確定さ
れた信号は、３つのインバータ３６〜３８を介して出力
信号ｏｕｔｚ１（例えば、コマンド確定信号ｒａｓｚ）
として出力される。
トランジスタ３４のゲートに入力される基準電圧Ｖref
に基づき、一方のＮＭＯＳトランジスタ３２のゲートに
入力される入力信号ｉｎｚ１（例えば、ローアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、およびライトイネーブル信号／ＷＥ等のコマ
ンド信号）のレベルを変換することによって、入力信号
ｉｎｚ１の出力レベル（“Ｈ”レベルまたは“Ｌ”レベ
ル）が確定される。このようにして出力レベルが確定さ
れた信号は、３つのインバータ３６〜３８を介して出力
信号ｏｕｔｚ１（例えば、コマンド確定信号ｒａｓｚ）
として出力される。
【００５７】図６は、図４のラッチ回路の具体的構成を
示す回路図である。ここで、図４に示した第１〜第３の
ラッチ回路４０−１〜４０−３の各々は同じ回路構成を
有しているので、ここでは、その中の一つの具体的な回
路構成を代表して示すこととする。図６に示すラッチ回
路は、差動トランジスタを構成する一対のＮＭＯＳトラ
ンジスタ４１ｃと、一対のＮＭＯＳトランジスタ４２ｃ
とを備えている。これらのＮＭＯＳトランジスタ４１
ｃ、４２ｃには、入力情報（例えば、入力信号ｉｎｚ
２、すなわち、カレントミラー回路の出力信号ｏｕｔｚ
１）が入力される。
示す回路図である。ここで、図４に示した第１〜第３の
ラッチ回路４０−１〜４０−３の各々は同じ回路構成を
有しているので、ここでは、その中の一つの具体的な回
路構成を代表して示すこととする。図６に示すラッチ回
路は、差動トランジスタを構成する一対のＮＭＯＳトラ
ンジスタ４１ｃと、一対のＮＭＯＳトランジスタ４２ｃ
とを備えている。これらのＮＭＯＳトランジスタ４１
ｃ、４２ｃには、入力情報（例えば、入力信号ｉｎｚ
２、すなわち、カレントミラー回路の出力信号ｏｕｔｚ
１）が入力される。
【００５８】さらに、図６に示すラッチ回路は、内部ク
ロックｃｌｋｚに同期して入力情報（例えば、入力信号
ｉｎｚ２の“Ｈ”レベルまたは“Ｌ”レベルの状態）を
ラッチするラッチ部を構成するための入力情報ラッチ用
ＮＭＯＳトランジスタ４１ｂ、４２ｂと、一対の入力情
報ラッチ用ＰＭＯＳトランジスタ４１ａと、一対の入力
情報ラッチ用ＰＭＯＳトランジスタ４２ａとを備えてい
る。
ロックｃｌｋｚに同期して入力情報（例えば、入力信号
ｉｎｚ２の“Ｈ”レベルまたは“Ｌ”レベルの状態）を
ラッチするラッチ部を構成するための入力情報ラッチ用
ＮＭＯＳトランジスタ４１ｂ、４２ｂと、一対の入力情
報ラッチ用ＰＭＯＳトランジスタ４１ａと、一対の入力
情報ラッチ用ＰＭＯＳトランジスタ４２ａとを備えてい
る。
【００５９】上記ラッチ回路においては、入力される入
力情報のレベル差をＮＭＯＳトランジスタ４１ｃ、４２
ｃにより与え、入力情報ラッチ用ＮＭＯＳトランジスタ
４１ｂ、４２ｂを介して電流差を付け、それによって入
力情報をラッチするようにしている。すなわち、上記ラ
ッチ回路は、ＮＭＯＳトランジスタ４１ｃ、４２ｃ、お
よび入力情報ラッチ用トランジスタ４１ｂ、４２ｂを主
たる構成要素とするセットフリップフロップ（ＳＦＦ）
を構成する。
力情報のレベル差をＮＭＯＳトランジスタ４１ｃ、４２
ｃにより与え、入力情報ラッチ用ＮＭＯＳトランジスタ
４１ｂ、４２ｂを介して電流差を付け、それによって入
力情報をラッチするようにしている。すなわち、上記ラ
ッチ回路は、ＮＭＯＳトランジスタ４１ｃ、４２ｃ、お
よび入力情報ラッチ用トランジスタ４１ｂ、４２ｂを主
たる構成要素とするセットフリップフロップ（ＳＦＦ）
を構成する。
【００６０】さらに、図６においては、一方の入力情報
ラッチ用ＮＭＯＳトランジスタ４１ｂのドレインは、一
対の入力情報ラッチ用ＰＭＯＳトランジスタ４１ａを介
して高電圧側の電源に接続されると共に、他方の入力情
報ラッチ用ＮＭＯＳトランジスタ４２ｂのゲートに接続
される。また一方で、他方のＮＭＯＳトランジスタ４２
ｂのドレインは、一対の入力情報ラッチ用ＰＭＯＳトラ
ンジスタ４２ａを介して高電圧側の電源に接続されると
共に、一方の入力情報ラッチ用ＮＭＯＳトランジスタ４
１ｂのゲートに接続される。さらに、２つの入力情報ラ
ッチ用ＮＭＯＳトランジスタ４１ｂ、４２ｂのソース
は、一対のＮＭＯＳトランジスタ４１ｃと一対のＮＭＯ
Ｓトランジスタ４２ｃをそれぞれ介してＮＭＯＳトラン
ジスタ４３のドレインに接続される。このＮＭＯＳトラ
ンジスタ４３のソースは、低電圧側の電源に接続され
る。
ラッチ用ＮＭＯＳトランジスタ４１ｂのドレインは、一
対の入力情報ラッチ用ＰＭＯＳトランジスタ４１ａを介
して高電圧側の電源に接続されると共に、他方の入力情
報ラッチ用ＮＭＯＳトランジスタ４２ｂのゲートに接続
される。また一方で、他方のＮＭＯＳトランジスタ４２
ｂのドレインは、一対の入力情報ラッチ用ＰＭＯＳトラ
ンジスタ４２ａを介して高電圧側の電源に接続されると
共に、一方の入力情報ラッチ用ＮＭＯＳトランジスタ４
１ｂのゲートに接続される。さらに、２つの入力情報ラ
ッチ用ＮＭＯＳトランジスタ４１ｂ、４２ｂのソース
は、一対のＮＭＯＳトランジスタ４１ｃと一対のＮＭＯ
Ｓトランジスタ４２ｃをそれぞれ介してＮＭＯＳトラン
ジスタ４３のドレインに接続される。このＮＭＯＳトラ
ンジスタ４３のソースは、低電圧側の電源に接続され
る。
【００６１】さらに詳しく説明すると、一対のＮＭＯＳ
トランジスタ４１ｃには、カレントミラー回路の出力信
号ｏｕｔｚ１（例えば、コマンド確定信号ｒａｓｚ）と
同相の入力信号ｉｎｚ２が入力され、他方の一対のＮＭ
ＯＳトランジスタ４２ｃには、インバータ４４を介し
て、上記出力信号ｏｕｔｚ１と逆相の入力信号ｉｎｚ２
が入力される。さらに、ＮＭＯＳトランジスタ４３のゲ
ートには、上記入力信号ｉｎｚ２と同期をとるための内
部クロックｃｌｋｚが入力される。このような回路構成
により、内部クロックｃｌｋｚに同期した状態で入力信
号ｉｎｚ２（すなわち、コマンドの情報）がラッチさ
れ、２つの入力情報ラッチ用ＮＭＯＳトランジスタ４１
ｂ、４２ｂのドレインから、コマンド信号と逆相および
同相のラッチ信号がそれぞれ出力される。
トランジスタ４１ｃには、カレントミラー回路の出力信
号ｏｕｔｚ１（例えば、コマンド確定信号ｒａｓｚ）と
同相の入力信号ｉｎｚ２が入力され、他方の一対のＮＭ
ＯＳトランジスタ４２ｃには、インバータ４４を介し
て、上記出力信号ｏｕｔｚ１と逆相の入力信号ｉｎｚ２
が入力される。さらに、ＮＭＯＳトランジスタ４３のゲ
ートには、上記入力信号ｉｎｚ２と同期をとるための内
部クロックｃｌｋｚが入力される。このような回路構成
により、内部クロックｃｌｋｚに同期した状態で入力信
号ｉｎｚ２（すなわち、コマンドの情報）がラッチさ
れ、２つの入力情報ラッチ用ＮＭＯＳトランジスタ４１
ｂ、４２ｂのドレインから、コマンド信号と逆相および
同相のラッチ信号がそれぞれ出力される。
【００６２】さらに、図６において、一方の入力情報ラ
ッチ用ＮＭＯＳトランジスタ４１ｂからのラッチ信号
（コマンド信号と逆相の信号）は、ラッチ信号バッファ
用のインバータ４５、および、ＰＭＯＳトランジスタ７
２およびＮＭＯＳトランジスタ７３からなるラッチ信号
駆動用インバータを通過し、コマンド信号と逆相の出力
信号ｏｕｔｘ２（例えば、コマンドラッチ情報ラッチ信
号ｒａｓｃｘ）として出力される。また一方で、他方の
入力情報ラッチ用ＮＭＯＳトランジスタ４２ｂからのラ
ッチ信号（コマンド信号と同相の信号）は、ラッチ信号
バッファ用のインバータ４６、および、ＰＭＯＳトラン
ジスタ７０およびＮＭＯＳトランジスタ７１からなるラ
ッチ信号駆動用インバータを通過し、コマンド信号と同
相の出力信号ｏｕｔｚ２（例えば、コマンド情報ラッチ
信号ｒａｓｃｚ）として出力される。これらのコマンド
情報ラッチ信号ｒａｓｃｚ、ｒａｓｃｘの各々のノード
は、互いに逆の極性にて並列に接続された出力信号ラッ
チ用インバータ７４、７５を介して接続される。
ッチ用ＮＭＯＳトランジスタ４１ｂからのラッチ信号
（コマンド信号と逆相の信号）は、ラッチ信号バッファ
用のインバータ４５、および、ＰＭＯＳトランジスタ７
２およびＮＭＯＳトランジスタ７３からなるラッチ信号
駆動用インバータを通過し、コマンド信号と逆相の出力
信号ｏｕｔｘ２（例えば、コマンドラッチ情報ラッチ信
号ｒａｓｃｘ）として出力される。また一方で、他方の
入力情報ラッチ用ＮＭＯＳトランジスタ４２ｂからのラ
ッチ信号（コマンド信号と同相の信号）は、ラッチ信号
バッファ用のインバータ４６、および、ＰＭＯＳトラン
ジスタ７０およびＮＭＯＳトランジスタ７１からなるラ
ッチ信号駆動用インバータを通過し、コマンド信号と同
相の出力信号ｏｕｔｚ２（例えば、コマンド情報ラッチ
信号ｒａｓｃｚ）として出力される。これらのコマンド
情報ラッチ信号ｒａｓｃｚ、ｒａｓｃｘの各々のノード
は、互いに逆の極性にて並列に接続された出力信号ラッ
チ用インバータ７４、７５を介して接続される。
【００６３】図７は、図４のダミーラッチ回路の具体的
構成を示す回路図である。ここでは、図６のような通常
用いられるラッチ回路の入力信号が入力されるノードを
“Ｌ”レベル（すなわち、グランドレベル）に固定し、
ダミーラッチ回路６から出力される信号をパルス化して
いる。図７においては、内部クロックｃｌｋｚに同期し
て“Ｌ”レベルの入力信号をラッチするための一対のＮ
ＭＯＳトランジスタ６４ｃと、一対のＮＭＯＳトランジ
スタ６５ｃと、ダミーラッチ用ＮＭＯＳトランジスタ６
４ｂ、６５ｂとを主たる要素とするＳＦＦが設けられて
いる。
構成を示す回路図である。ここでは、図６のような通常
用いられるラッチ回路の入力信号が入力されるノードを
“Ｌ”レベル（すなわち、グランドレベル）に固定し、
ダミーラッチ回路６から出力される信号をパルス化して
いる。図７においては、内部クロックｃｌｋｚに同期し
て“Ｌ”レベルの入力信号をラッチするための一対のＮ
ＭＯＳトランジスタ６４ｃと、一対のＮＭＯＳトランジ
スタ６５ｃと、ダミーラッチ用ＮＭＯＳトランジスタ６
４ｂ、６５ｂとを主たる要素とするＳＦＦが設けられて
いる。
【００６４】さらに詳しく説明すると、図７のＳＦＦ
は、前述の図６の場合と同じように、ダミーラッチ用Ｎ
ＭＯＳトランジスタ６４ｂ、６５ｂと、一対のＰＭＯＳ
トランジスタ６４ａおよび一対のＰＭＯＳトランジスタ
６５ａと、一対のＮＭＯＳトランジスタ６４ｃおよび一
対のＮＭＯＳトランジスタ６５ｃと、内部クロック入力
用のＮＭＯＳトランジスタ６６と、インバータ６３とを
備えている。したがって、図６のＳＦＦでは、“Ｌ”レ
ベルの入力信号が一対のＮＭＯＳトランジスタ６４ｃに
入力されたときに、一方のダミーラッチ用ＮＭＯＳトラ
ンジスタ６４ｂのドレインから、内部クロックｃｌｋｚ
に同期した“Ｈ”レベルの信号が出力される。また一方
で、“Ｈ”レベルの入力信号が一対のＮＭＯＳトランジ
スタ６５ｃに入力され、他方のダミーラッチ用ＮＭＯＳ
トランジスタ６５ｂのドレインから、内部クロックｃｌ
ｋｚに同期した“Ｌ”レベルの信号が出力される。
は、前述の図６の場合と同じように、ダミーラッチ用Ｎ
ＭＯＳトランジスタ６４ｂ、６５ｂと、一対のＰＭＯＳ
トランジスタ６４ａおよび一対のＰＭＯＳトランジスタ
６５ａと、一対のＮＭＯＳトランジスタ６４ｃおよび一
対のＮＭＯＳトランジスタ６５ｃと、内部クロック入力
用のＮＭＯＳトランジスタ６６と、インバータ６３とを
備えている。したがって、図６のＳＦＦでは、“Ｌ”レ
ベルの入力信号が一対のＮＭＯＳトランジスタ６４ｃに
入力されたときに、一方のダミーラッチ用ＮＭＯＳトラ
ンジスタ６４ｂのドレインから、内部クロックｃｌｋｚ
に同期した“Ｈ”レベルの信号が出力される。また一方
で、“Ｈ”レベルの入力信号が一対のＮＭＯＳトランジ
スタ６５ｃに入力され、他方のダミーラッチ用ＮＭＯＳ
トランジスタ６５ｂのドレインから、内部クロックｃｌ
ｋｚに同期した“Ｌ”レベルの信号が出力される。
【００６５】さらに、図７において、一方のダミーラッ
チ用ＮＭＯＳトランジスタ６４ｂからのダミーラッチ信
号は、ダミーラッチ信号バッファ用のインバータ６７、
および、ＰＭＯＳトランジスタ８１ａおよびＮＭＯＳト
ランジスタ８１ｂからなるダミーラッチ信号駆動用イン
バータを通過し、パルス信号発生用のＮＭＯＳトランジ
スタ８２ｂのドレインから、正極性のパルス状の信号
（ダミーラッチ信号ｄｓｆｆｚ等の出力信号ｏｕｔｘ
３）として出力される。この場合、内部クロックｃｌｋ
ｚが、トランスファゲート６０、インバータ６１および
ＮＭＯＳトランジスタ６２によりラッチされると共に、
３つのインバータ６９ａ〜６９ｃにより遅延された後
に、上記のＮＭＯＳトランジスタ８２ｂのゲートに入力
される。さらに、上記のパルス状の信号は、インバータ
８６を介してＮＡＮＤゲート８５の一方の端子に入力さ
れる。上記のインバータ６９ａ〜６９ｃにより遅延が付
与されたクロックによってＮＭＯＳトランジスタ８２ｂ
のオン／オフ動作を制御することにより、所定のパルス
幅を有するパルス状の信号を生成することが可能にな
る。
チ用ＮＭＯＳトランジスタ６４ｂからのダミーラッチ信
号は、ダミーラッチ信号バッファ用のインバータ６７、
および、ＰＭＯＳトランジスタ８１ａおよびＮＭＯＳト
ランジスタ８１ｂからなるダミーラッチ信号駆動用イン
バータを通過し、パルス信号発生用のＮＭＯＳトランジ
スタ８２ｂのドレインから、正極性のパルス状の信号
（ダミーラッチ信号ｄｓｆｆｚ等の出力信号ｏｕｔｘ
３）として出力される。この場合、内部クロックｃｌｋ
ｚが、トランスファゲート６０、インバータ６１および
ＮＭＯＳトランジスタ６２によりラッチされると共に、
３つのインバータ６９ａ〜６９ｃにより遅延された後
に、上記のＮＭＯＳトランジスタ８２ｂのゲートに入力
される。さらに、上記のパルス状の信号は、インバータ
８６を介してＮＡＮＤゲート８５の一方の端子に入力さ
れる。上記のインバータ６９ａ〜６９ｃにより遅延が付
与されたクロックによってＮＭＯＳトランジスタ８２ｂ
のオン／オフ動作を制御することにより、所定のパルス
幅を有するパルス状の信号を生成することが可能にな
る。
【００６６】また一方で、他方の入力情報ラッチ用ＮＭ
ＯＳトランジスタ６５ｂから出力されるダミーラッチ信
号は、ダミーラッチ信号バッファ用のインバータ６８、
および、ＰＭＯＳトランジスタ８０ａおよびＮＭＯＳト
ランジスタ８０ｂからなるダミーラッチ信号駆動用イン
バータを通過する。この場合は、ＰＭＯＳトランジスタ
８２ａのドレイン、および、互いに逆の極性にて並列に
接続された出力信号ラッチ用インバータ８３ａ、８３ｂ
を介して、前述の場合の同様の正極性のパルス状の信号
が生成されることになる。ここで、内部クロックｃｌｋ
ｚが、上記の３段分のインバータ６９ａ〜６９ｃにより
遅延された後に、インバータ８４を介して上記のＰＭＯ
Ｓトランジスタ８２ａのゲートに入力される。
ＯＳトランジスタ６５ｂから出力されるダミーラッチ信
号は、ダミーラッチ信号バッファ用のインバータ６８、
および、ＰＭＯＳトランジスタ８０ａおよびＮＭＯＳト
ランジスタ８０ｂからなるダミーラッチ信号駆動用イン
バータを通過する。この場合は、ＰＭＯＳトランジスタ
８２ａのドレイン、および、互いに逆の極性にて並列に
接続された出力信号ラッチ用インバータ８３ａ、８３ｂ
を介して、前述の場合の同様の正極性のパルス状の信号
が生成されることになる。ここで、内部クロックｃｌｋ
ｚが、上記の３段分のインバータ６９ａ〜６９ｃにより
遅延された後に、インバータ８４を介して上記のＰＭＯ
Ｓトランジスタ８２ａのゲートに入力される。
【００６７】さらに、図７においては、内部クロックｃ
ｌｋｚが、ＮＡＮＤゲート８５の他方の端子に入力され
る。さらに、このＮＡＮＤゲート８５の出力は、一対の
ＰＭＯＳトランジスタ８７および２つのＮＭＯＳトラン
ジスタ８８、８９によりラッチされる。これによって、
適切なパルス幅を有するダミーラッチ信号ｄｓｆｆｚ等
の出力信号ｏｕｔｘ３を生成することが可能になる。
ｌｋｚが、ＮＡＮＤゲート８５の他方の端子に入力され
る。さらに、このＮＡＮＤゲート８５の出力は、一対の
ＰＭＯＳトランジスタ８７および２つのＮＭＯＳトラン
ジスタ８８、８９によりラッチされる。これによって、
適切なパルス幅を有するダミーラッチ信号ｄｓｆｆｚ等
の出力信号ｏｕｔｘ３を生成することが可能になる。
【００６８】要約すれば、本発明の第１の実施例におい
ては、図７に示すダミーラッチ回路６に入力される信号
が“Ｌ”レベルになっているときに応答性が最も悪いと
している。このため、このダミーラッチ回路の出力側の
ノードにてパルス状の信号が発生する時点では、全ての
ラッチ回路によるデータラッチが必ず完了しているはず
である。したがって、ダミーラッチ回路にてパルス状の
信号が発生するタイミングに基づき各々のラッチ回路の
出力を発生させることによって、各々のラッチ回路の出
力信号変移のタイミングを一定にすることが可能にな
る。
ては、図７に示すダミーラッチ回路６に入力される信号
が“Ｌ”レベルになっているときに応答性が最も悪いと
している。このため、このダミーラッチ回路の出力側の
ノードにてパルス状の信号が発生する時点では、全ての
ラッチ回路によるデータラッチが必ず完了しているはず
である。したがって、ダミーラッチ回路にてパルス状の
信号が発生するタイミングに基づき各々のラッチ回路の
出力を発生させることによって、各々のラッチ回路の出
力信号変移のタイミングを一定にすることが可能にな
る。
【００６９】図８は、図４のコマンドデコーダコントロ
ール回路の具体的構成を示す回路図である。図８に示す
コマンドデコーダコントロール回路２０は、３つのイン
バータ２１ａ〜２１ｃ、内部クロックｃｌｋｚと、内部
クロックｃｌｋｚをインバータ２１ａ〜２１ｃにより遅
延させた信号とが入力される第１の内部信号生成用ＮＡ
ＮＤゲート２２、および、この第１の内部信号生成用Ｎ
ＡＮＤゲート２２により生成される第１の内部信号のレ
ベルを確定するための第１の内部信号出力用インバータ
２３を備えている。
ール回路の具体的構成を示す回路図である。図８に示す
コマンドデコーダコントロール回路２０は、３つのイン
バータ２１ａ〜２１ｃ、内部クロックｃｌｋｚと、内部
クロックｃｌｋｚをインバータ２１ａ〜２１ｃにより遅
延させた信号とが入力される第１の内部信号生成用ＮＡ
ＮＤゲート２２、および、この第１の内部信号生成用Ｎ
ＡＮＤゲート２２により生成される第１の内部信号のレ
ベルを確定するための第１の内部信号出力用インバータ
２３を備えている。
【００７０】また一方で、図８のコマンドデコーダコン
トロール回路２０は、４つのインバータ２４ａ〜２４
ｄ、および、ダミーラッチ信号ｄｓｆｆｚ等の第２の内
部信号と、第２の内部信号をインバータ２４ａ〜２４ｄ
により遅延させた信号とが入力される第２の内部信号生
成用ＮＯＲゲート２５を備えている。さらに、第１の内
部信号出力用インバータ２３からの第１の内部信号と、
第２の内部信号生成用ＮＯＲゲート２５からの第２の内
部信号とが入力されるコマンドデコーダ制御信号生成用
ＮＡＮＤゲート２６が設けられている。このコマンドデ
コーダ制御信号生成用ＮＡＮＤゲート２６の出力側のノ
ードから、コマンドデコーダ制御信号ｃｌｔｚが出力さ
れてコマンドデコーダ１０（図４参照）に供給される。
トロール回路２０は、４つのインバータ２４ａ〜２４
ｄ、および、ダミーラッチ信号ｄｓｆｆｚ等の第２の内
部信号と、第２の内部信号をインバータ２４ａ〜２４ｄ
により遅延させた信号とが入力される第２の内部信号生
成用ＮＯＲゲート２５を備えている。さらに、第１の内
部信号出力用インバータ２３からの第１の内部信号と、
第２の内部信号生成用ＮＯＲゲート２５からの第２の内
部信号とが入力されるコマンドデコーダ制御信号生成用
ＮＡＮＤゲート２６が設けられている。このコマンドデ
コーダ制御信号生成用ＮＡＮＤゲート２６の出力側のノ
ードから、コマンドデコーダ制御信号ｃｌｔｚが出力さ
れてコマンドデコーダ１０（図４参照）に供給される。
【００７１】ここで、図８のコマンドデコーダコントロ
ール回路２０に入力される内部クロックｃｌｋｚが伝達
されるスピードは、複数のラッチ回路の出力レベルが決
定されるスピードと比較して十分速いものとする。図８
において、内部クロックｃｌｋｚが“Ｌ”レベルから
“Ｈ”レベルに変化すると、第１の内部信号生成用ＮＡ
ＮＤゲート２２および第１の内部信号生成用インバータ
２３を通過してコマンドデコーダ制御信号生成用ＮＡＮ
Ｄゲート２６の出力端子から出力されるコマンドデコー
ダ制御信号ｃｌｔｚが“Ｌ”レベルになる。このとき
に、コマンドデコーダ１０がリセット（非活性化）され
る。
ール回路２０に入力される内部クロックｃｌｋｚが伝達
されるスピードは、複数のラッチ回路の出力レベルが決
定されるスピードと比較して十分速いものとする。図８
において、内部クロックｃｌｋｚが“Ｌ”レベルから
“Ｈ”レベルに変化すると、第１の内部信号生成用ＮＡ
ＮＤゲート２２および第１の内部信号生成用インバータ
２３を通過してコマンドデコーダ制御信号生成用ＮＡＮ
Ｄゲート２６の出力端子から出力されるコマンドデコー
ダ制御信号ｃｌｔｚが“Ｌ”レベルになる。このとき
に、コマンドデコーダ１０がリセット（非活性化）され
る。
【００７２】その後、ダミーラッチ信号ｄｓｆｆｚが
“Ｌ”レベルから“Ｈ”レベルに変化すると、コマンド
デコーダ制御信号生成用ＮＡＮＤゲート２６の出力端子
から出力されるコマンドデコーダ制御信号ｃｌｔｚが
“Ｈ”レベルになる。このときに、コマンドデコーダ１
０がセット（活性化）される。図８のコマンドデコーダ
コントロール回路２０では、コマンドデコーダ１０によ
る各種のコマンド信号の状態の判定のタイミングよりも
早く動作するコマンドデコーダ制御信号ｃｔｌｚを生成
し、コマンドデコーダ１０に入力して上記コマンドデコ
ーダ１０を非活性化するようにしている。その後、上記
コマンド信号の状態が確定してから、ダミーラッチ信号
ｄｓｆｆｚによりコマンドデコーダ１０を活性化するよ
うにしているので、コマンド信号のスキューによって２
つ以上のコマンド信号が同時に選択されるのを防止する
ことが可能になる。
“Ｌ”レベルから“Ｈ”レベルに変化すると、コマンド
デコーダ制御信号生成用ＮＡＮＤゲート２６の出力端子
から出力されるコマンドデコーダ制御信号ｃｌｔｚが
“Ｈ”レベルになる。このときに、コマンドデコーダ１
０がセット（活性化）される。図８のコマンドデコーダ
コントロール回路２０では、コマンドデコーダ１０によ
る各種のコマンド信号の状態の判定のタイミングよりも
早く動作するコマンドデコーダ制御信号ｃｔｌｚを生成
し、コマンドデコーダ１０に入力して上記コマンドデコ
ーダ１０を非活性化するようにしている。その後、上記
コマンド信号の状態が確定してから、ダミーラッチ信号
ｄｓｆｆｚによりコマンドデコーダ１０を活性化するよ
うにしているので、コマンド信号のスキューによって２
つ以上のコマンド信号が同時に選択されるのを防止する
ことが可能になる。
【００７３】図９は、図４のコマンドデコーダの具体的
構成を示す回路図である。図９に示すコマンドデコーダ
１０は、従来のコマンドデコーダ（後述の図１１参照）
と同じように、第１〜第３のラッチ回路４０−１〜４０
−３（図４参照）にラッチされたコマンド情報ラッチ信
号ｒａｓｃｚおよびｃａｓｃｚ（入力信号と同相の出力
信号ｏｕｔｚ）と、逆相の信号としてコマンド情報ラッ
チ信号ｒａｓｃｘおよびｃａｓｃｘ（入力信号と逆相の
出力信号ｏｕｔｘ）から、ＳＤＲＡＭ等がどのような動
作を行うかを判定するためのデコード動作を行う。ただ
し、図９のコマンドデコーダ１０では、コマンドデコー
ダコントロール回路２０からの制御信号の入力回路とし
て、コマンドデコーダ制御信号ｃｔｌｚの論理が追加さ
れており、かつ、コマンドデコーダ制御信号ｃｔｌｚに
よりコマンドデコーダ１０をセットする側のレシオ（Ｎ
ＭＯＳトランジスタがオン状態になる場合のレシオ）が
有利になっている点が、従来のコマンドデコーダと異な
る。
構成を示す回路図である。図９に示すコマンドデコーダ
１０は、従来のコマンドデコーダ（後述の図１１参照）
と同じように、第１〜第３のラッチ回路４０−１〜４０
−３（図４参照）にラッチされたコマンド情報ラッチ信
号ｒａｓｃｚおよびｃａｓｃｚ（入力信号と同相の出力
信号ｏｕｔｚ）と、逆相の信号としてコマンド情報ラッ
チ信号ｒａｓｃｘおよびｃａｓｃｘ（入力信号と逆相の
出力信号ｏｕｔｘ）から、ＳＤＲＡＭ等がどのような動
作を行うかを判定するためのデコード動作を行う。ただ
し、図９のコマンドデコーダ１０では、コマンドデコー
ダコントロール回路２０からの制御信号の入力回路とし
て、コマンドデコーダ制御信号ｃｔｌｚの論理が追加さ
れており、かつ、コマンドデコーダ制御信号ｃｔｌｚに
よりコマンドデコーダ１０をセットする側のレシオ（Ｎ
ＭＯＳトランジスタがオン状態になる場合のレシオ）が
有利になっている点が、従来のコマンドデコーダと異な
る。
【００７４】さらに詳しく説明すると、図９のコマンド
デコーダ１０は、互いに直列に接続されたＰＭＯＳトラ
ンジスタおよびＮＭＯＳトランジスタからなるコマンド
デコーダ制御信号ｃｔｌｚ入力用のインバータ１１ａ
と、コマンド情報ラッチ信号ｒａｓｃｚおよびコマンド
情報ラッチ信号ｃａｓｃｘがそれぞれ入力されるＮＭＯ
Ｓトランジスタ１１ｂ、１１ｃとを備えている。さら
に、ＮＭＯＳトランジスタ１１ｂのゲートには、ＰＭＯ
Ｓトランジスタ１２のゲートが接続されてインバータが
構成される。また一方で、ＮＭＯＳトランジスタ１１ｃ
のゲートには、ＰＭＯＳトランジスタ１３のゲートが接
続されてインバータが構成される。上記のインバータ１
１ａ、ＮＭＯＳトランジスタ１１ｂとＰＭＯＳトランジ
スタ１２からなるインバータ、およびＮＭＯＳトランジ
スタ１１ｃとＰＭＯＳトランジスタ１３からなるインバ
ータは、コマンドデコーダ制御信号ｃｔｌｚ、コマンド
情報ラッチ信号ｒａｓｃｚおよびコマンド情報ラッチ信
号ｃａｓｃｘを入力信号とするＮＡＮＤ回路を構成す
る。さらに、このＮＡＮＤ回路の出力側のノードｎ０１
には、互いに直列に接続されたＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタからなるクロックド判定信号
出力用インバータ１４が接続される。このクロックド判
定信号出力用インバータ１４から、上記の全ての入力信
号が選択された状態になったときに“Ｈ”レベルになる
クロックド判定信号ＡＺが出力される。
デコーダ１０は、互いに直列に接続されたＰＭＯＳトラ
ンジスタおよびＮＭＯＳトランジスタからなるコマンド
デコーダ制御信号ｃｔｌｚ入力用のインバータ１１ａ
と、コマンド情報ラッチ信号ｒａｓｃｚおよびコマンド
情報ラッチ信号ｃａｓｃｘがそれぞれ入力されるＮＭＯ
Ｓトランジスタ１１ｂ、１１ｃとを備えている。さら
に、ＮＭＯＳトランジスタ１１ｂのゲートには、ＰＭＯ
Ｓトランジスタ１２のゲートが接続されてインバータが
構成される。また一方で、ＮＭＯＳトランジスタ１１ｃ
のゲートには、ＰＭＯＳトランジスタ１３のゲートが接
続されてインバータが構成される。上記のインバータ１
１ａ、ＮＭＯＳトランジスタ１１ｂとＰＭＯＳトランジ
スタ１２からなるインバータ、およびＮＭＯＳトランジ
スタ１１ｃとＰＭＯＳトランジスタ１３からなるインバ
ータは、コマンドデコーダ制御信号ｃｔｌｚ、コマンド
情報ラッチ信号ｒａｓｃｚおよびコマンド情報ラッチ信
号ｃａｓｃｘを入力信号とするＮＡＮＤ回路を構成す
る。さらに、このＮＡＮＤ回路の出力側のノードｎ０１
には、互いに直列に接続されたＰＭＯＳトランジスタお
よびＮＭＯＳトランジスタからなるクロックド判定信号
出力用インバータ１４が接続される。このクロックド判
定信号出力用インバータ１４から、上記の全ての入力信
号が選択された状態になったときに“Ｈ”レベルになる
クロックド判定信号ＡＺが出力される。
【００７５】さらに、図９のコマンドデコーダ１０は、
互いに直列に接続されたＰＭＯＳトランジスタおよびＮ
ＭＯＳトランジスタからなるコマンドデコーダ制御信号
ｃｔｌｚ入力用のインバータ１５ａと、コマンド情報ラ
ッチ信号ｒａｓｃｚおよびコマンド情報ラッチ信号ｃａ
ｓｃｚがそれぞれ入力されるＮＭＯＳトランジスタ１５
ｂ、１５ｃとを備えている。さらに、ＮＭＯＳトランジ
スタ１５ｂのゲートには、ＰＭＯＳトランジスタ１６の
ゲートが接続されてインバータが構成される。また一方
で、ＮＭＯＳトランジスタ１５ｃのゲートには、ＰＭＯ
Ｓトランジスタ１７のゲートが接続されてインバータが
構成される。上記のインバータ１５ａ、ＮＭＯＳトラン
ジスタ１５ｂとＰＭＯＳトランジスタ１６からなるイン
バータ、およびＮＭＯＳトランジスタ１５ｃとＰＭＯＳ
トランジスタ１７からなるインバータは、コマンドデコ
ーダ制御信号ｃｔｌｚ、コマンド情報ラッチ信号ｒａｓ
ｃｚおよびコマンド情報ラッチ信号ｃａｓｃｚを入力信
号とするＮＡＮＤ回路を構成する。さらに、このＮＡＮ
Ｄ回路の出力側のノードｎ１１には、互いに直列に接続
されたＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タからなるクロックド判定信号出力用インバータ１８が
接続される。このクロックド判定信号出力用インバータ
１８から、上記の全ての入力信号が選択状態になったと
きに“Ｈ”レベルになるクロックド判定信号ＢＺが出力
される。
互いに直列に接続されたＰＭＯＳトランジスタおよびＮ
ＭＯＳトランジスタからなるコマンドデコーダ制御信号
ｃｔｌｚ入力用のインバータ１５ａと、コマンド情報ラ
ッチ信号ｒａｓｃｚおよびコマンド情報ラッチ信号ｃａ
ｓｃｚがそれぞれ入力されるＮＭＯＳトランジスタ１５
ｂ、１５ｃとを備えている。さらに、ＮＭＯＳトランジ
スタ１５ｂのゲートには、ＰＭＯＳトランジスタ１６の
ゲートが接続されてインバータが構成される。また一方
で、ＮＭＯＳトランジスタ１５ｃのゲートには、ＰＭＯ
Ｓトランジスタ１７のゲートが接続されてインバータが
構成される。上記のインバータ１５ａ、ＮＭＯＳトラン
ジスタ１５ｂとＰＭＯＳトランジスタ１６からなるイン
バータ、およびＮＭＯＳトランジスタ１５ｃとＰＭＯＳ
トランジスタ１７からなるインバータは、コマンドデコ
ーダ制御信号ｃｔｌｚ、コマンド情報ラッチ信号ｒａｓ
ｃｚおよびコマンド情報ラッチ信号ｃａｓｃｚを入力信
号とするＮＡＮＤ回路を構成する。さらに、このＮＡＮ
Ｄ回路の出力側のノードｎ１１には、互いに直列に接続
されたＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タからなるクロックド判定信号出力用インバータ１８が
接続される。このクロックド判定信号出力用インバータ
１８から、上記の全ての入力信号が選択状態になったと
きに“Ｈ”レベルになるクロックド判定信号ＢＺが出力
される。
【００７６】図９においては、入力される全てのコマン
ド情報ラッチ信号ｒａｓｃｚ、ｃａｓｃｚおよびｃａｓ
ｃｘの状態が決定されるまでに、コマンドデコーダ制御
信号ｃｔｌｚが“Ｌ”レベルになることで全てのクロッ
クド判定信号ＡＺ、ＢＺが非選択状態（“Ｌ”レベル）
になる。さらに、全てのコマンド情報ラッチ信号ｒａｓ
ｃｚ、ｃａｓｃｚおよびｃａｓｃｘの状態が決定された
後に、コマンドデコーダ制御信号ｃｔｌｚが“Ｈ”レベ
ルになり、所望のクロックド判定信号が選択された状態
（“Ｈ”レベル）になるといったようなタイミングにて
コマンドデコーダ内の論理回路が動作する。したがっ
て、図９のコマンドデコーダ１０では、コマンド信号の
スキューにより多重セレクトが発生するおそれは完全に
無くなる。さらに、コマンドデコーダをセットする側の
レシオを有利にしても何ら問題は生じないので、半導体
装置の高速化が可能になる。
ド情報ラッチ信号ｒａｓｃｚ、ｃａｓｃｚおよびｃａｓ
ｃｘの状態が決定されるまでに、コマンドデコーダ制御
信号ｃｔｌｚが“Ｌ”レベルになることで全てのクロッ
クド判定信号ＡＺ、ＢＺが非選択状態（“Ｌ”レベル）
になる。さらに、全てのコマンド情報ラッチ信号ｒａｓ
ｃｚ、ｃａｓｃｚおよびｃａｓｃｘの状態が決定された
後に、コマンドデコーダ制御信号ｃｔｌｚが“Ｈ”レベ
ルになり、所望のクロックド判定信号が選択された状態
（“Ｈ”レベル）になるといったようなタイミングにて
コマンドデコーダ内の論理回路が動作する。したがっ
て、図９のコマンドデコーダ１０では、コマンド信号の
スキューにより多重セレクトが発生するおそれは完全に
無くなる。さらに、コマンドデコーダをセットする側の
レシオを有利にしても何ら問題は生じないので、半導体
装置の高速化が可能になる。
【００７７】換言すれば、上記コマンドデコーダを構成
するトランジスタが非選択状態から選択状態に変化する
場合に速い応答性を示し、上記トランジスタが選択状態
から非選択状態に変化する場合に遅い応答性を示すよう
なレシオとなっている場合でも、コマンド信号のスキュ
ーによって２つ以上のコマンド信号が同時に選択される
ことは無くなる。
するトランジスタが非選択状態から選択状態に変化する
場合に速い応答性を示し、上記トランジスタが選択状態
から非選択状態に変化する場合に遅い応答性を示すよう
なレシオとなっている場合でも、コマンド信号のスキュ
ーによって２つ以上のコマンド信号が同時に選択される
ことは無くなる。
【００７８】ここで、本発明の半導体装置と従来の半導
体装置との差異をより明確にするために、図１０および
図１１を参照しながら、従来の半導体装置のラッチ回路
やコマンドデコーダの具体的な回路構成について簡単に
説明する。図１０は、従来の第２例の半導体装置に使用
されるラッチ回路の一構成例を示す回路図である。図１
０に示すラッチ回路は、従来の第１例のラッチ回路（例
えば、図６参照）の出力側のノードに、２つのトランス
ファゲート４８１、４８２と、インバータ４８３、４８
４と、信号ラッチ用インバータ４８５、４８６とを設け
たものである。これらの回路素子以外の回路構成は、前
述の図６の場合と同じなので、ここでは上記の回路素子
以外の詳細な説明を省略する。
体装置との差異をより明確にするために、図１０および
図１１を参照しながら、従来の半導体装置のラッチ回路
やコマンドデコーダの具体的な回路構成について簡単に
説明する。図１０は、従来の第２例の半導体装置に使用
されるラッチ回路の一構成例を示す回路図である。図１
０に示すラッチ回路は、従来の第１例のラッチ回路（例
えば、図６参照）の出力側のノードに、２つのトランス
ファゲート４８１、４８２と、インバータ４８３、４８
４と、信号ラッチ用インバータ４８５、４８６とを設け
たものである。これらの回路素子以外の回路構成は、前
述の図６の場合と同じなので、ここでは上記の回路素子
以外の詳細な説明を省略する。
【００７９】図１０において、トランスファゲート４８
１、４８２の各々の入力側における一方のゲートには、
ダミーラッチ回路からのダミーラッチ信号ｄｓｆｆｚ
が、インバータ４８３を介して入力される。各トランス
ファゲートの入力側の他方のゲートには、ダミーラッチ
回路からのダミーラッチ信号ｄｓｆｆｚが、２つのイン
バータ４８３、４８４を介して入力される。上記の各ト
ランスファゲートのオン／オフは、ダミーラッチ信号ｄ
ｓｆｆｚによって行われる。すなわち、ダミーラッチ信
号ｄｓｆｆｚが出力されるタイミングにおいては、ラッ
チ回路の出力側のノードａ、ｂには、各コマンド信号の
状態が既にラッチされているはずであり、トランスファ
ゲートをオン状態にするために１段を数えると、この１
段分の論理遅延後に各々のラッチ回路の出力信号ｏｕｔ
ｚ４、ｏｕｔｘ４（例えば、コマンド情報ラッチ信号ｒ
ａｓｃｚ、ｒａｓｃｘ、ｃａｓｃｚおよびｒａｓｃｘ）
が生成されることになる。なお、出力信号ｏｕｔｚ４、
ｏｕｔｘ４の状態を確定するために、２つのトランスフ
ァゲート４８１、４８２の出力端子間に信号ラッチ用イ
ンバータ４８５、４８６が接続されている。
１、４８２の各々の入力側における一方のゲートには、
ダミーラッチ回路からのダミーラッチ信号ｄｓｆｆｚ
が、インバータ４８３を介して入力される。各トランス
ファゲートの入力側の他方のゲートには、ダミーラッチ
回路からのダミーラッチ信号ｄｓｆｆｚが、２つのイン
バータ４８３、４８４を介して入力される。上記の各ト
ランスファゲートのオン／オフは、ダミーラッチ信号ｄ
ｓｆｆｚによって行われる。すなわち、ダミーラッチ信
号ｄｓｆｆｚが出力されるタイミングにおいては、ラッ
チ回路の出力側のノードａ、ｂには、各コマンド信号の
状態が既にラッチされているはずであり、トランスファ
ゲートをオン状態にするために１段を数えると、この１
段分の論理遅延後に各々のラッチ回路の出力信号ｏｕｔ
ｚ４、ｏｕｔｘ４（例えば、コマンド情報ラッチ信号ｒ
ａｓｃｚ、ｒａｓｃｘ、ｃａｓｃｚおよびｒａｓｃｘ）
が生成されることになる。なお、出力信号ｏｕｔｚ４、
ｏｕｔｘ４の状態を確定するために、２つのトランスフ
ァゲート４８１、４８２の出力端子間に信号ラッチ用イ
ンバータ４８５、４８６が接続されている。
【００８０】図１９のタイミングチャートにて既述した
ように、ダミーラッチ信号ｄｓｆｆｚは、ラッチ回路の
出力側のノードａ、ｂが最も遅く決定されるタイミング
により生成されており、上記のダミーラッチ信号ｄｓｆ
ｆｚが各ラッチ回路のトランスファゲートをオン状態に
するまでの１段分を動作マージンとし、各ラッチ回路の
出力信号のレベルを同時に変化させている。
ように、ダミーラッチ信号ｄｓｆｆｚは、ラッチ回路の
出力側のノードａ、ｂが最も遅く決定されるタイミング
により生成されており、上記のダミーラッチ信号ｄｓｆ
ｆｚが各ラッチ回路のトランスファゲートをオン状態に
するまでの１段分を動作マージンとし、各ラッチ回路の
出力信号のレベルを同時に変化させている。
【００８１】ここでは、ダミーラッチ信号ｄｓｆｆｚを
使用することにより、スキューによるコマンド信号の多
重セレクトの危険性はかなり減少してくると思われる
が、コマンドデコーダのレシオは、非選択状態から選択
状態に変化する場合のレシオを弱くし、選択状態から非
選択状態に変化する場合のレシオを強くしてコマンドデ
コーダのディメンジョン設定を行う必要がある。
使用することにより、スキューによるコマンド信号の多
重セレクトの危険性はかなり減少してくると思われる
が、コマンドデコーダのレシオは、非選択状態から選択
状態に変化する場合のレシオを弱くし、選択状態から非
選択状態に変化する場合のレシオを強くしてコマンドデ
コーダのディメンジョン設定を行う必要がある。
【００８２】図１１は、従来の半導体装置に使用される
コマンドデコーダの一構成例を示す回路図である。図１
１に示すコマンドデコーダ１００は、互いに直列に接続
されたＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タからなるコマンド情報ラッチ信号ｒａｓｃｚ入力用の
インバータ１５１を備えている。さらに、コマンド情報
ラッチ信号ｃａｓｃｘが入力されるＮＭＯＳトランジス
タ１５２のゲートを、ＰＭＯＳトランジスタ１５３のゲ
ートに接続することによって他のインバータが構成され
る。上記のインバータ１５１、およびＮＭＯＳトランジ
スタ１５２とＰＭＯＳトランジスタ１５３からなるイン
バータは、コマンド情報ラッチ信号ｒａｓｃｚおよびコ
マンド情報ラッチ信号ｃａｓｃｘを入力信号とするＮＡ
ＮＤ回路を構成する。さらに、このＮＡＮＤ回路の出力
側のノードｎ０１には、互いに直列に接続されたＰＭＯ
ＳトランジスタおよびＮＭＯＳトランジスタからなるク
ロックド判定信号出力用インバータ１５４が接続され
る。このクロックド判定信号出力用インバータ１５４か
ら、上記２つの入力信号が選択された状態になったとき
に“Ｈ”レベルになるクロックド判定信号ＡＺが出力さ
れる。
コマンドデコーダの一構成例を示す回路図である。図１
１に示すコマンドデコーダ１００は、互いに直列に接続
されたＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タからなるコマンド情報ラッチ信号ｒａｓｃｚ入力用の
インバータ１５１を備えている。さらに、コマンド情報
ラッチ信号ｃａｓｃｘが入力されるＮＭＯＳトランジス
タ１５２のゲートを、ＰＭＯＳトランジスタ１５３のゲ
ートに接続することによって他のインバータが構成され
る。上記のインバータ１５１、およびＮＭＯＳトランジ
スタ１５２とＰＭＯＳトランジスタ１５３からなるイン
バータは、コマンド情報ラッチ信号ｒａｓｃｚおよびコ
マンド情報ラッチ信号ｃａｓｃｘを入力信号とするＮＡ
ＮＤ回路を構成する。さらに、このＮＡＮＤ回路の出力
側のノードｎ０１には、互いに直列に接続されたＰＭＯ
ＳトランジスタおよびＮＭＯＳトランジスタからなるク
ロックド判定信号出力用インバータ１５４が接続され
る。このクロックド判定信号出力用インバータ１５４か
ら、上記２つの入力信号が選択された状態になったとき
に“Ｈ”レベルになるクロックド判定信号ＡＺが出力さ
れる。
【００８３】さらに、図１１のコマンドデコーダ１００
は、互いに直列に接続されたＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタからなるコマンド情報ラッチ信
号ｒａｓｃｚ入力用のインバータ１５５を備えている。
さらに、コマンド情報ラッチ信号ｃａｓｃｚが入力され
るＮＭＯＳトランジスタ１５６のゲートをＰＭＯＳトラ
ンジスタ１５７のゲートに接続することによって他のイ
ンバータが構成される。上記のインバータ１５５、およ
びＮＭＯＳトランジスタ１５６とＰＭＯＳトランジスタ
１５７からなるインバータは、コマンド情報ラッチ信号
ｒａｓｃｚおよびコマンド情報ラッチ信号ｃａｓｃｚを
入力信号とするＮＡＮＤ回路を構成する。さらに、この
ＮＡＮＤ回路の出力側のノードｎ１１には、互いに直列
に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタからなるクロックド判定信号出力用インバータ
１５８が接続される。このクロックド判定信号出力用イ
ンバータ１５８から、上記の全ての入力信号が選択状態
になったときに“Ｈ”レベルになるクロックド判定信号
ＢＺが出力される。
は、互いに直列に接続されたＰＭＯＳトランジスタおよ
びＮＭＯＳトランジスタからなるコマンド情報ラッチ信
号ｒａｓｃｚ入力用のインバータ１５５を備えている。
さらに、コマンド情報ラッチ信号ｃａｓｃｚが入力され
るＮＭＯＳトランジスタ１５６のゲートをＰＭＯＳトラ
ンジスタ１５７のゲートに接続することによって他のイ
ンバータが構成される。上記のインバータ１５５、およ
びＮＭＯＳトランジスタ１５６とＰＭＯＳトランジスタ
１５７からなるインバータは、コマンド情報ラッチ信号
ｒａｓｃｚおよびコマンド情報ラッチ信号ｃａｓｃｚを
入力信号とするＮＡＮＤ回路を構成する。さらに、この
ＮＡＮＤ回路の出力側のノードｎ１１には、互いに直列
に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタからなるクロックド判定信号出力用インバータ
１５８が接続される。このクロックド判定信号出力用イ
ンバータ１５８から、上記の全ての入力信号が選択状態
になったときに“Ｈ”レベルになるクロックド判定信号
ＢＺが出力される。
【００８４】上記のような構成のコマンドデコーダ１０
０による単純なデコード動作の論理によってのみコマン
ド信号の状態を判定しようとすると、コマンド信号のス
キューが発生することによって選択状態または非選択状
態への切り替わりの際に多重セレクトが生ずる可能性が
ある。このような多重セレクトを防止するために、図１
１のコマンドデコーダでは、非選択状態から選択状態に
変化する場合のレシオを弱くして比較的遅い応答性を示
すようにし、選択状態から非選択状態に変化する場合の
レシオを強くして比較的速い応答性を示すようにしてコ
マンドデコーダのディメンジョン設定を行うことが必要
であった。
０による単純なデコード動作の論理によってのみコマン
ド信号の状態を判定しようとすると、コマンド信号のス
キューが発生することによって選択状態または非選択状
態への切り替わりの際に多重セレクトが生ずる可能性が
ある。このような多重セレクトを防止するために、図１
１のコマンドデコーダでは、非選択状態から選択状態に
変化する場合のレシオを弱くして比較的遅い応答性を示
すようにし、選択状態から非選択状態に変化する場合の
レシオを強くして比較的速い応答性を示すようにしてコ
マンドデコーダのディメンジョン設定を行うことが必要
であった。
【００８５】さらに詳しく説明すると、図１１のコマン
ドデコーダでは、初段のＮＡＮＤ回路のＰＭＯＳトラン
ジスタのレシオをＮＭＯＳトランジスタのレシオに比べ
て極端に強くすると共に、出力段のインバータは、その
逆にしている。ここでは、前述の図１７の信号波形から
明らかなように、出力段のインバータ１５４（またはイ
ンバータ１５８）の入力側のノードｎ０１（またはノー
ドｎ１１）は“Ｈ”レベルになりやすく、さらにインバ
ータ１５４（またはインバータ１５４）の出力側のノー
ドも“Ｌ”レベルになりやすいといったように、選択状
態から非選択状態への切り替わりの動作の際に応答性が
速くなるようなディメンジョン設定にすることが必要で
あった。
ドデコーダでは、初段のＮＡＮＤ回路のＰＭＯＳトラン
ジスタのレシオをＮＭＯＳトランジスタのレシオに比べ
て極端に強くすると共に、出力段のインバータは、その
逆にしている。ここでは、前述の図１７の信号波形から
明らかなように、出力段のインバータ１５４（またはイ
ンバータ１５８）の入力側のノードｎ０１（またはノー
ドｎ１１）は“Ｈ”レベルになりやすく、さらにインバ
ータ１５４（またはインバータ１５４）の出力側のノー
ドも“Ｌ”レベルになりやすいといったように、選択状
態から非選択状態への切り替わりの動作の際に応答性が
速くなるようなディメンジョン設定にすることが必要で
あった。
【００８６】図１２は、本発明の第１の実施例に係る半
導体装置の動作を説明するためのタイミングチャートで
ある。図１２に示すタイミングチャートおいては、まず
クロックド判定信号ＢＺが選択されており、そのときに
別のクロックド判定信号ＡＺを選択するようなコマンド
が投入された場合を想定している。図１２において、第
１および第２のカレントミラー回路３０−１、３０−２
（図４参照）の出力側には、外部コントロールピンから
入力されるローアドレスストローブ信号／ＲＡＳおよび
コラムアドレスストローブ信号／ＣＡＳにそれぞれ同期
した状態でかつ同相の信号が伝達される（図１２のコマ
ンド確定信号ｒａｓｚおよびｃａｓｚ）。また一方で、
クロック用カレントミラー回路５０の出力側には、クロ
ックピンから入力される外部クロックＣＬＫと同相の内
部クロックｃｌｋｚが伝達される。この場合、コマンド
確定信号ｒａｓｚおよびｃａｓｚと、内部クロックｃｌ
ｋｚは、ほぼ同時に“Ｌ”レベルから“Ｈ”レベルへ変
移するか、または、“Ｈ”レベルから“Ｌ”レベルへ変
移するとしている。
導体装置の動作を説明するためのタイミングチャートで
ある。図１２に示すタイミングチャートおいては、まず
クロックド判定信号ＢＺが選択されており、そのときに
別のクロックド判定信号ＡＺを選択するようなコマンド
が投入された場合を想定している。図１２において、第
１および第２のカレントミラー回路３０−１、３０−２
（図４参照）の出力側には、外部コントロールピンから
入力されるローアドレスストローブ信号／ＲＡＳおよび
コラムアドレスストローブ信号／ＣＡＳにそれぞれ同期
した状態でかつ同相の信号が伝達される（図１２のコマ
ンド確定信号ｒａｓｚおよびｃａｓｚ）。また一方で、
クロック用カレントミラー回路５０の出力側には、クロ
ックピンから入力される外部クロックＣＬＫと同相の内
部クロックｃｌｋｚが伝達される。この場合、コマンド
確定信号ｒａｓｚおよびｃａｓｚと、内部クロックｃｌ
ｋｚは、ほぼ同時に“Ｌ”レベルから“Ｈ”レベルへ変
移するか、または、“Ｈ”レベルから“Ｌ”レベルへ変
移するとしている。
【００８７】第１および第２のカレントミラー回路３０
−１、３０−２によって同カレントミラー回路から出力
されるデータ（コマンド確定信号ｒａｓｚおよびｃａｓ
ｚ）が確定した後、内部クロックｃｌｋｚによってそれ
ぞれのデータの状態が第１および第２のラッチ回路４０
−１、４０−２（図４参照）にラッチされる。これらの
第１および第２のラッチ回路４０−１、４０−２は、コ
マンド確定信号ｒａｓｚおよびｃａｓｚと同相の信号と
してコマンド情報ラッチ信号ｒａｓｃｚおよびｃａｓｃ
ｚを出力し、逆相の信号としてコマンド情報ラッチ信号
ｒａｓｃｘおよびｃａｓｃｘを出力する。
−１、３０−２によって同カレントミラー回路から出力
されるデータ（コマンド確定信号ｒａｓｚおよびｃａｓ
ｚ）が確定した後、内部クロックｃｌｋｚによってそれ
ぞれのデータの状態が第１および第２のラッチ回路４０
−１、４０−２（図４参照）にラッチされる。これらの
第１および第２のラッチ回路４０−１、４０−２は、コ
マンド確定信号ｒａｓｚおよびｃａｓｚと同相の信号と
してコマンド情報ラッチ信号ｒａｓｃｚおよびｃａｓｃ
ｚを出力し、逆相の信号としてコマンド情報ラッチ信号
ｒａｓｃｘおよびｃａｓｃｘを出力する。
【００８８】前述したように、本発明の第１の実施例で
は、各々のラッチ回路の出力信号（例えば、コマンド情
報ラッチ信号ｒａｓｚ、ｃａｓｚ、ｒａｓｃｘおよびｃ
ａｓｃｘ）の状態が決定される前に、内部クロックｃｌ
ｋｚが“Ｈ”レベルになってコマンドデコーダ制御信号
ｃｔｌｚが“Ｌ”レベルになる。このときに、ノードｎ
１１から出力されるクロックド判定信号ＢＺが非選択と
なり、各々のラッチ回路の出力信号が決定された後に、
ダミーラッチ信号ｄｓｆｆｚが“Ｈ”レベルになってコ
マンドデコーダ制御信号ｃｔｌｚも“Ｈ”レベルにな
る。このときにコマンドデコーダが活性化され、ノード
ｎ０１から出力されるクロックド判定信号ＡＺが選択さ
れる。それゆえに、コマンド信号のスキューにより２つ
以上の信号が同時に選択される多重セレクトは完全に抑
止される。さらに、コマンドデコーダのディメンジョン
調整を行う必要がないので、半導体装置の高速化を実現
することができるようになり、アクセスマージンを向上
させることが可能になる。
は、各々のラッチ回路の出力信号（例えば、コマンド情
報ラッチ信号ｒａｓｚ、ｃａｓｚ、ｒａｓｃｘおよびｃ
ａｓｃｘ）の状態が決定される前に、内部クロックｃｌ
ｋｚが“Ｈ”レベルになってコマンドデコーダ制御信号
ｃｔｌｚが“Ｌ”レベルになる。このときに、ノードｎ
１１から出力されるクロックド判定信号ＢＺが非選択と
なり、各々のラッチ回路の出力信号が決定された後に、
ダミーラッチ信号ｄｓｆｆｚが“Ｈ”レベルになってコ
マンドデコーダ制御信号ｃｔｌｚも“Ｈ”レベルにな
る。このときにコマンドデコーダが活性化され、ノード
ｎ０１から出力されるクロックド判定信号ＡＺが選択さ
れる。それゆえに、コマンド信号のスキューにより２つ
以上の信号が同時に選択される多重セレクトは完全に抑
止される。さらに、コマンドデコーダのディメンジョン
調整を行う必要がないので、半導体装置の高速化を実現
することができるようになり、アクセスマージンを向上
させることが可能になる。
【００８９】しかしながら、上記のような動作を誤りな
く実現するためには、ラッチ回路からの出力信号よりも
充分に早く動作する信号が必要なわけであり、ラッチ回
路が比較的高速なものであったとすると、内部クロック
ｃｌｋｚをそのまま使用するだけでは、若干マージンが
不足することが考えられる。図１３は、上記の点を考慮
して考え出された本発明の第２の実施例の構成を示す回
路ブロック図である。図１３に示す本発明の第２の実施
例は、図４に示した本発明の第１の実施例の構成にＤＬ
Ｌ回路９を付加したものである。
く実現するためには、ラッチ回路からの出力信号よりも
充分に早く動作する信号が必要なわけであり、ラッチ回
路が比較的高速なものであったとすると、内部クロック
ｃｌｋｚをそのまま使用するだけでは、若干マージンが
不足することが考えられる。図１３は、上記の点を考慮
して考え出された本発明の第２の実施例の構成を示す回
路ブロック図である。図１３に示す本発明の第２の実施
例は、図４に示した本発明の第１の実施例の構成にＤＬ
Ｌ回路９を付加したものである。
【００９０】ＤＬＬ回路は、通常、ある一定の位相にて
データに対するアクセスを行うために、外部クロックＣ
ＬＫに対し所定の位相（例えば、０度）の位相になるよ
うに内部クロックｃｌｋの位相を調整する機能を有す
る。すなわち、ＤＬＬ回路は、内部クロックｃｌｋの位
相よりも早い位相を有するクロック信号ｃｌｋｄｚを生
成することができる。このようにして生成されたクロッ
ク信号ｃｌｋｄｚをコマンドデコーダコントロール回路
２０ａに供給することによって、外部クロックＣＬＫの
０度の位相に同期し、かつ、各々のラッチ回路のコマン
ド情報ラッチ信号の状態が確定するタイミングよりも充
分早く動作するコマンドデコーダ制御信号ｃｔｌｚを生
成することが可能になる。
データに対するアクセスを行うために、外部クロックＣ
ＬＫに対し所定の位相（例えば、０度）の位相になるよ
うに内部クロックｃｌｋの位相を調整する機能を有す
る。すなわち、ＤＬＬ回路は、内部クロックｃｌｋの位
相よりも早い位相を有するクロック信号ｃｌｋｄｚを生
成することができる。このようにして生成されたクロッ
ク信号ｃｌｋｄｚをコマンドデコーダコントロール回路
２０ａに供給することによって、外部クロックＣＬＫの
０度の位相に同期し、かつ、各々のラッチ回路のコマン
ド情報ラッチ信号の状態が確定するタイミングよりも充
分早く動作するコマンドデコーダ制御信号ｃｔｌｚを生
成することが可能になる。
【００９１】図１４は、本発明の第２の実施例に適用さ
れるＤＬＬ回路の一構成例を示す回路ブロック図であ
り、図１５は、図１４のＤＬＬ回路の動作を説明するた
めのタイミングチャートである。図１４に示すＤＬＬ回
路９は、外部から入力バッファ５２を介して入力される
外部クロックＣＬＫの遅延量を変化させることにより所
定の位相だけ遅延させた内部クロックｃｌｋｚ（リアル
クロックＲＥＣＬＫ）を生成するための第１の可変ディ
レイ回路９１および第２の可変ディレイ回路９２と、上
記外部クロックＣＬＫの位相と、第２の可変ディレイ回
路９２からダミーデータ出力バッファ９３およびダミー
入力バッファ９４を介して入力される信号の位相とを比
較する位相比較回路９５と、この位相比較回路部９５に
よる位相比較結果に基づいて、上記第１および第２の可
変ディレイ回路９１、９２の遅延量を選択するディレイ
制御回路９６とを備えている。
れるＤＬＬ回路の一構成例を示す回路ブロック図であ
り、図１５は、図１４のＤＬＬ回路の動作を説明するた
めのタイミングチャートである。図１４に示すＤＬＬ回
路９は、外部から入力バッファ５２を介して入力される
外部クロックＣＬＫの遅延量を変化させることにより所
定の位相だけ遅延させた内部クロックｃｌｋｚ（リアル
クロックＲＥＣＬＫ）を生成するための第１の可変ディ
レイ回路９１および第２の可変ディレイ回路９２と、上
記外部クロックＣＬＫの位相と、第２の可変ディレイ回
路９２からダミーデータ出力バッファ９３およびダミー
入力バッファ９４を介して入力される信号の位相とを比
較する位相比較回路９５と、この位相比較回路部９５に
よる位相比較結果に基づいて、上記第１および第２の可
変ディレイ回路９１、９２の遅延量を選択するディレイ
制御回路９６とを備えている。
【００９２】さらに詳しく説明すると、外部クロックＣ
ＬＫは、入力バッファ５２により所定のレベルになるま
で増幅された後に、第１の可変ディレイ回路９１および
第２の可変ディレイ回路９２に供給されると共に、位相
比較回路９５に第１入力信号として供給される。この場
合、位相比較回路９５の入力側において入力バッファ５
２による外部クロックＣＬＫの位相遅れを相殺するため
に、ダミー入力バッファ９４が設けられている。さら
に、第１の可変ディレイ回路９１により生成された内部
クロックｃｌｋｚに同期してデータＤＡＴＡを取り込ん
で出力するデータ出力バッファ５４による外部クロック
ＣＬＫの位相遅れを相殺するために、ダミーデータ出力
バッファ９３が設けられている。それゆえに、第２の可
変ディレイ回路９２に入力された内部クロックｃｌｋｚ
は、ダミーデータ出力バッファ９３およびダミー入力バ
ッファ９４を介して位相比較回路９５に第２入力信号と
して供給されることになる。
ＬＫは、入力バッファ５２により所定のレベルになるま
で増幅された後に、第１の可変ディレイ回路９１および
第２の可変ディレイ回路９２に供給されると共に、位相
比較回路９５に第１入力信号として供給される。この場
合、位相比較回路９５の入力側において入力バッファ５
２による外部クロックＣＬＫの位相遅れを相殺するため
に、ダミー入力バッファ９４が設けられている。さら
に、第１の可変ディレイ回路９１により生成された内部
クロックｃｌｋｚに同期してデータＤＡＴＡを取り込ん
で出力するデータ出力バッファ５４による外部クロック
ＣＬＫの位相遅れを相殺するために、ダミーデータ出力
バッファ９３が設けられている。それゆえに、第２の可
変ディレイ回路９２に入力された内部クロックｃｌｋｚ
は、ダミーデータ出力バッファ９３およびダミー入力バ
ッファ９４を介して位相比較回路９５に第２入力信号と
して供給されることになる。
【００９３】この位相比較回路９５は、上記の第１入力
信号の位相と第２入力信号の位相とを比較し、これらの
２つの入力信号の位相の比較結果をディレイ制御回路９
６に入力する。このディレイ制御回路９６は、外部クロ
ックＣＬＫと内部クロックｃｌｋｚとの位相差が所定の
周期分、例えば１周期分（３６０度すなわち０度）にな
るように、第１および第２の可変ディレイ回路９１、９
２の遅延量を選択して調整する。この結果、第１の可変
ディレイ回路９１に入力された外部クロックＣＬＫは、
ディレイ制御回路９６によって調整された遅延量を付与
された後、データ出力バッファ５４に供給される。この
データ出力バッファ５４は、第１の可変ディレイ回路９
１から供給されたクロック信号ｃｌｋｄｚ（ＤＬＬクロ
ックＤＬＬＣＬＫ）に同期してデータＤＡＴＡを取り込
み、出力信号ＯＵＴ（ＤＱ）として外部へ出力する。
信号の位相と第２入力信号の位相とを比較し、これらの
２つの入力信号の位相の比較結果をディレイ制御回路９
６に入力する。このディレイ制御回路９６は、外部クロ
ックＣＬＫと内部クロックｃｌｋｚとの位相差が所定の
周期分、例えば１周期分（３６０度すなわち０度）にな
るように、第１および第２の可変ディレイ回路９１、９
２の遅延量を選択して調整する。この結果、第１の可変
ディレイ回路９１に入力された外部クロックＣＬＫは、
ディレイ制御回路９６によって調整された遅延量を付与
された後、データ出力バッファ５４に供給される。この
データ出力バッファ５４は、第１の可変ディレイ回路９
１から供給されたクロック信号ｃｌｋｄｚ（ＤＬＬクロ
ックＤＬＬＣＬＫ）に同期してデータＤＡＴＡを取り込
み、出力信号ＯＵＴ（ＤＱ）として外部へ出力する。
【００９４】ここで注意すべきことは、ディレイ制御回
路９６は、データ出力バッファ５４による外部クロック
ＣＬＫの位相遅れを見越して内部クロックｃｌｋｚの位
相を進めておくように第１および第２の可変ディレイ回
路９１、９２の遅延量を調整する（実際には、１周期分
遅らせるのであるが、見かけ上位相が進むことになる）
機能を有することである。このために、内部クロックｃ
ｌｋｚよりも充分早いい位相を有するクロック信号ｃｌ
ｋｄｚをＤＬＬ回路９から出力し、このクロック信号ｃ
ｌｋｄｚをもとに各々のラッチ回路のコマンド情報ラッ
チ信号の状態が確定するタイミングよりも充分早く動作
するコマンドデコーダ制御信号ｃｔｌｚを生成すること
が可能になる。
路９６は、データ出力バッファ５４による外部クロック
ＣＬＫの位相遅れを見越して内部クロックｃｌｋｚの位
相を進めておくように第１および第２の可変ディレイ回
路９１、９２の遅延量を調整する（実際には、１周期分
遅らせるのであるが、見かけ上位相が進むことになる）
機能を有することである。このために、内部クロックｃ
ｌｋｚよりも充分早いい位相を有するクロック信号ｃｌ
ｋｄｚをＤＬＬ回路９から出力し、このクロック信号ｃ
ｌｋｄｚをもとに各々のラッチ回路のコマンド情報ラッ
チ信号の状態が確定するタイミングよりも充分早く動作
するコマンドデコーダ制御信号ｃｔｌｚを生成すること
が可能になる。
【００９５】図１５のタイミングチャートに示すよう
に、図１４のＤＬＬ回路においては、外部クロックＣＬ
Ｋよりも早い位相を有するクロック信号ｃｌｋｄｚが生
成され、このクロック信号ｃｌｋｄｚに同期したデータ
ＤＱが、常に一定のタイミングにてデータ出力バッファ
５４から出力される。このように早い位相を有するクロ
ック信号ｃｌｋｄｚが“Ｈ”レベルになったときにコマ
ンドデコーダ制御信号ｃｔｌｚが“Ｌ”レベルになり、
コマンドデコーダを非活性化するタイミングに充分なマ
ージンが生じることになる。
に、図１４のＤＬＬ回路においては、外部クロックＣＬ
Ｋよりも早い位相を有するクロック信号ｃｌｋｄｚが生
成され、このクロック信号ｃｌｋｄｚに同期したデータ
ＤＱが、常に一定のタイミングにてデータ出力バッファ
５４から出力される。このように早い位相を有するクロ
ック信号ｃｌｋｄｚが“Ｈ”レベルになったときにコマ
ンドデコーダ制御信号ｃｔｌｚが“Ｌ”レベルになり、
コマンドデコーダを非活性化するタイミングに充分なマ
ージンが生じることになる。
【００９６】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、第１に、コマンドデコーダ部による各種の
コマンド信号の状態判定のタイミングよりも早く動作す
る信号により、上記コマンドデコーダ部を非活性化する
ようにしているので、各種のコマンド信号の状態を判定
する際に、スキューによるコマンド信号の多重セレクト
の発生を完全に防止することが可能になる。
置によれば、第１に、コマンドデコーダ部による各種の
コマンド信号の状態判定のタイミングよりも早く動作す
る信号により、上記コマンドデコーダ部を非活性化する
ようにしているので、各種のコマンド信号の状態を判定
する際に、スキューによるコマンド信号の多重セレクト
の発生を完全に防止することが可能になる。
【００９７】さらに、本発明の半導体装置によれば、第
２に、コマンドデコーダ部によるコマンド信号の状態判
定のタイミングよりも早く動作する信号として、ＤＬＬ
回路から生成される信号を用いているので、半導体装置
の動作マージンやアクセスマージンを向上させることが
可能になる。さらに、本発明の半導体装置によれば、第
３に、コマンド信号の状態判定のタイミングよりも早く
動作する信号によりコマンドデコーダ部を非活性化して
から、コマンド信号の状態が確定した後に発生する信号
によりコマンドデコーダ部を活性化しているので、スキ
ューによるコマンド信号の多重セレクトの発生が完全に
防止されると共に、半導体装置の高速動作が可能にな
る。
２に、コマンドデコーダ部によるコマンド信号の状態判
定のタイミングよりも早く動作する信号として、ＤＬＬ
回路から生成される信号を用いているので、半導体装置
の動作マージンやアクセスマージンを向上させることが
可能になる。さらに、本発明の半導体装置によれば、第
３に、コマンド信号の状態判定のタイミングよりも早く
動作する信号によりコマンドデコーダ部を非活性化して
から、コマンド信号の状態が確定した後に発生する信号
によりコマンドデコーダ部を活性化しているので、スキ
ューによるコマンド信号の多重セレクトの発生が完全に
防止されると共に、半導体装置の高速動作が可能にな
る。
【００９８】さらに、本発明の半導体装置によれば、第
４に、コマンド信号の状態が確定した後にコマンドデコ
ーダ部を活性化する信号として、コマンド信号用のラッ
チ回路等が最も遅く動作する状態を監視するダミーラッ
チ回路により生成される信号を用いるようにしているの
で、スキューによるコマンド信号の多重セレクトの発生
が完全に防止されると共に、半導体装置の高速動作が可
能になる。
４に、コマンド信号の状態が確定した後にコマンドデコ
ーダ部を活性化する信号として、コマンド信号用のラッ
チ回路等が最も遅く動作する状態を監視するダミーラッ
チ回路により生成される信号を用いるようにしているの
で、スキューによるコマンド信号の多重セレクトの発生
が完全に防止されると共に、半導体装置の高速動作が可
能になる。
【００９９】さらに、本発明の半導体装置によれば、第
５に、簡単な論理回路から構成されるコマンドデコーダ
制御部により、コマンド信号の状態の判定のタイミング
よりも早く動作する信号に基づき、コマンドデコーダ回
路を非活性化するための制御信号を生成してコマンドデ
コーダ部に供給するようにしているので、簡単な回路構
成にてスキューによるコマンド信号の多重セレクトの発
生を完全に防止することが可能になる。
５に、簡単な論理回路から構成されるコマンドデコーダ
制御部により、コマンド信号の状態の判定のタイミング
よりも早く動作する信号に基づき、コマンドデコーダ回
路を非活性化するための制御信号を生成してコマンドデ
コーダ部に供給するようにしているので、簡単な回路構
成にてスキューによるコマンド信号の多重セレクトの発
生を完全に防止することが可能になる。
【０１００】さらに、本発明の半導体装置によれば、第
６に、コマンド信号の状態の判定のタイミングよりも早
く動作する信号に基づき、コマンドデコーダ回路を非活
性化するための制御信号を生成してコマンドデコーダ部
に供給し、さらに、この制御信号によりコマンドデコー
ダ部を非活性化してコマンド信号の状態が確定した後
に、上記制御信号の状態を変化させてコマンドデコーダ
部を活性化するようにしているので、制御信号の状態を
変化を旨く利用してスキューによるコマンド信号の多重
セレクトの発生を確実に防止すると共に、半導体装置の
高速化を実現することが可能になる。
６に、コマンド信号の状態の判定のタイミングよりも早
く動作する信号に基づき、コマンドデコーダ回路を非活
性化するための制御信号を生成してコマンドデコーダ部
に供給し、さらに、この制御信号によりコマンドデコー
ダ部を非活性化してコマンド信号の状態が確定した後
に、上記制御信号の状態を変化させてコマンドデコーダ
部を活性化するようにしているので、制御信号の状態を
変化を旨く利用してスキューによるコマンド信号の多重
セレクトの発生を確実に防止すると共に、半導体装置の
高速化を実現することが可能になる。
【０１０１】さらに、本発明の半導体装置によれば、第
７に、コマンドデコーダ部を構成するトランジスタが非
選択状態から選択状態に変化する場合に速い応答性を示
し、上記トランジスタが選択状態から非選択状態に変化
する場合に遅い応答性を示すようなレシオとなっている
場合でも、スキューによるコマンド信号の多重セレクト
の発生が確実に防止されると共に、半導体装置の高速動
作が可能になる。
７に、コマンドデコーダ部を構成するトランジスタが非
選択状態から選択状態に変化する場合に速い応答性を示
し、上記トランジスタが選択状態から非選択状態に変化
する場合に遅い応答性を示すようなレシオとなっている
場合でも、スキューによるコマンド信号の多重セレクト
の発生が確実に防止されると共に、半導体装置の高速動
作が可能になる。
【図１】本発明の原理構成を示すブロック図である。
【図２】本発明の半導体装置が適用されるシンクロナス
ＤＲＡＭの概略的構成を示すブロック図である。
ＤＲＡＭの概略的構成を示すブロック図である。
【図３】図２のシンクロナスＤＲＡＭの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】本発明の第１の実施例の概略的構成を示す回路
ブロック図である。
ブロック図である。
【図５】図４のカレントミラー回路の具体的構成を示す
回路図である。
回路図である。
【図６】図４のラッチ回路の具体的構成を示す回路図で
ある。
ある。
【図７】図４のダミーラッチ回路の具体的構成を示す回
路図である。
路図である。
【図８】図４のコマンドデコーダコントロール回路の具
体的構成を示す回路図である。
体的構成を示す回路図である。
【図９】図４のコマンドデコーダの具体的構成を示す回
路図である。
路図である。
【図１０】従来の第２例の半導体装置に使用されるラッ
チ回路の一構成例を示す回路図である。
チ回路の一構成例を示す回路図である。
【図１１】従来の半導体装置に使用されるコマンドデコ
ーダの一構成例を示す回路図である。
ーダの一構成例を示す回路図である。
【図１２】本発明の第１の実施例に係る半導体装置の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図１３】本発明の第２の実施例の構成を示す回路ブロ
ック図である。
ック図である。
【図１４】本発明の第２の実施例に適用されるＤＬＬ回
路の一構成例を示す回路ブロック図である。
路の一構成例を示す回路ブロック図である。
【図１５】図１４のＤＬＬ回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図１６】コマンド信号状態判定機能を有する従来の第
１例の半導体装置の概略的構成を示す回路ブロック図で
ある。
１例の半導体装置の概略的構成を示す回路ブロック図で
ある。
【図１７】図１６に示す従来の第１例の半導体装置の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図１８】コマンド信号状態判定機能を有する従来の第
２例の半導体装置の概略的構成を示す回路ブロック図で
ある。
２例の半導体装置の概略的構成を示す回路ブロック図で
ある。
【図１９】図１８に示す従来の第２例の半導体装置の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
１…コマンドデコーダ部 ２…コマンドデコーダ制御部 ３…コマンド信号入力回路 ４…コマンド信号保持回路 ５…クロック入力回路 ６…ダミーラッチ回路 ９…ＤＬＬ回路 １０…コマンドデコーダ １１ａ…インバータ １１ｂ、１１ｃ…ＮＭＯＳトランジスタ １２、１３…ＰＭＯＳトランジスタ １４…クロックド判定信号出力用インバータ １５ａ…インバータ １５ｂ、１５ｃ…ＮＭＯＳトランジスタ １６、１７…ＰＭＯＳトランジスタ １８…クロックド判定信号出力用インバータ ２０、２０ａ…コマンドデコーダコントロール回路 ２１ａ〜２１ｃ…インバータ ２２…第１の内部信号生成用ＮＡＮＤゲート ２３…第１の内部信号出力用インバータ ２４ａ〜２４ｄ…インバータ ２５…第２の内部信号生成用ＮＯＲゲート ２６…コマンドデコーダ制御信号生成用ＮＡＮＤゲート ３０−１〜３０−３…第１〜第３のカレントミラー回路 ３１、３３…ＰＭＯＳトランジスタ ３２、３４および３５…ＮＭＯＳトランジスタ ３６〜３８…インバータ ４０−１〜４０−３…第１〜第３のラッチ回路 ４１ｂ、４２ｂ…入力情報ラッチ用ＮＭＯＳトランジス
タ ５０…クロック用カレントミラー回路 ５２…入力バッファ ６０…トランスファゲート ６４ｂ、６５ｂ…ダミーラッチ用ＮＭＯＳトランジスタ ７４、７５…出力信号ラッチ用インバータ ８３ａ、８３ｂ…ダミーラッチ信号出力用インバータ
タ ５０…クロック用カレントミラー回路 ５２…入力バッファ ６０…トランスファゲート ６４ｂ、６５ｂ…ダミーラッチ用ＮＭＯＳトランジスタ ７４、７５…出力信号ラッチ用インバータ ８３ａ、８３ｂ…ダミーラッチ信号出力用インバータ
Claims (12)
- 【請求項１】 各種のコマンドを表すコマンド信号を内
部クロックに同期させてデコードし、該コマンド信号の
状態を判定するコマンドデコーダ部を有する半導体装置
において、 該コマンドデコーダ部による前記コマンド信号の状態の
判定のタイミングよりも早く動作する内部信号により、
該コマンドデコーダ部を非活性化することを特徴とする
半導体装置。 - 【請求項２】 前記内部信号として、前記内部クロック
よりも早い位相を有するクロックに同期したＤＬＬ回路
から生成される信号を用いることにより、前記半導体装
置の動作マージンを向上させることが可能になる請求項
１記載の半導体装置。 - 【請求項３】 各種のコマンドを表すコマンド信号を外
部クロックに同期させてデコードし、該コマンド信号の
状態を判定するコマンドデコーダ部を有する半導体装置
において、 該コマンドデコーダ部による前記コマンド信号の状態の
判定のタイミングよりも早く動作する第１の内部信号に
より、該コマンドデコーダ部を非活性化してから、前記
コマンドデコーダ部に入力される前記コマンド信号の状
態が確定した後に発生する第２の内部信号により、前記
コマンドデコーダ部を活性化することを特徴とする半導
体装置。 - 【請求項４】 前記第１の内部信号として、前記内部ク
ロックよりも早い位相を有するクロックに同期したＤＬ
Ｌ回路から生成される信号を用いることにより、前記半
導体装置の動作マージンを向上させることが可能になる
請求項３記載の半導体装置。 - 【請求項５】 前記第２の内部信号として、前記コマン
ド信号の状態を保持するためのコマンド信号保持回路が
最も遅く動作する状態を監視するダミーラッチ回路によ
り生成される信号を用いる請求項３記載の半導体装置。 - 【請求項６】 各種のコマンドを表すコマンド信号を外
部クロックに同期させてデコードし、該コマンド信号の
状態を判定するコマンドデコーダ部を有する半導体装置
において、 該コマンドデコーダ部による前記コマンド信号の状態の
判定のタイミングよりも早く動作する内部信号に基づ
き、前記コマンドデコーダ部を非活性化するためのコマ
ンドデコーダ制御信号を第１の状態にして生成し、前記
コマンドデコーダ部に供給するコマンドデコーダ制御部
を備える半導体装置。 - 【請求項７】 前記内部信号として、前記内部クロック
よりも早い位相を有するクロックに同期したＤＬＬ回路
から生成される信号を用いることにより、前記半導体装
置の動作マージンを向上させることが可能になる請求項
６記載の半導体装置。 - 【請求項８】 前記コマンドデコーダ部を構成するトラ
ンジスタが非選択状態から選択状態に変化する場合に速
い応答性を示し、該トランジスタが選択状態から非選択
状態に変化する場合に遅い応答性を示すようなレシオと
なっている場合でも、前記コマンド信号のタイミングの
ばらつきによって２つ以上の前記コマンド信号が同時に
選択されることが防止され、かつ、高速動作が可能にな
る請求項６記載の半導体装置。 - 【請求項９】 各種のコマンドを表すコマンド信号を外
部クロックに同期させてデコードし、該コマンド信号の
状態を判定するコマンドデコーダ部を有する半導体装置
において、 該コマンドデコーダ部による前記コマンド信号の状態の
判定のタイミングよりも早く動作する第１の内部信号に
基づき、前記コマンドデコーダ部を非活性化するための
コマンドデコーダ制御信号を第１の状態にして生成し、
前記コマンドデコーダ部に供給するコマンドデコーダ制
御部を備え、 前記コマンドデコーダ制御信号により前記コマンドデコ
ーダ部を非活性化してから、前記コマンドデコーダ部に
入力される前記コマンド信号の状態が確定した後に発生
する第２の内部信号により、前記コマンドデコーダ部を
活性化する際に、前記コマンドデコーダ制御信号を前記
第１の状態から第２の状態へ変化させることを特徴とす
る半導体装置。 - 【請求項１０】 前記第１の内部信号として、前記内部
クロックよりも早い位相を有するクロックに同期したＤ
ＬＬ回路から生成される信号を用いることにより、前記
半導体装置の動作マージンを向上させることが可能にな
る請求項９記載の半導体装置。 - 【請求項１１】 前記第２の内部信号として、前記コマ
ンド信号の状態を保持するためのコマンド信号保持回路
が最も遅く動作する状態を監視するダミーラッチ回路に
より生成される信号を用いる請求項９記載の半導体装
置。 - 【請求項１２】 前記コマンドデコーダ部を構成するト
ランジスタが非選択状態から選択状態に変化する場合に
速い応答性を示し、該トランジスタが選択状態から非選
択状態に変化する場合に遅い応答性を示すようなレシオ
となっている場合でも、前記コマンド信号のタイミング
のばらつきによって２つ以上の前記コマンド信号が同時
に選択されることが防止され、かつ、高速動作が可能に
なる請求項９記載の半導体装置。
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