KR100702975B1

KR100702975B1 - 반도체 장치

Info

Publication number: KR100702975B1
Application number: KR20000049215A
Authority: KR
Inventors: 타루이시빈하쿠; 미야시타히로키; 시바타켄; 호리구치마사시
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 히타치 데바이스 엔지니어링 가부시키가이샤
Priority date: 1999-08-31
Filing date: 2000-08-24
Publication date: 2007-04-04
Also published as: US8482991B2; KR20050088985A; US6424590B1; US20120327723A1; US20050243644A1; US6339552B1; US20100149883A1; US8031546B2; JP2001067877A; US20020054516A1; US20130286753A1; US6954384B2; JP4216415B2; US20140140145A1; US7453738B2; US8264893B2; KR20010050192A; US7693000B2; US8644090B2; US20120069692A1

Abstract

메모리부(BNK0 ∼ BNK3)로의 기록데이터를 입력 가능한 데이터입력버퍼(3)를 가지는 반도체 장치에 있어서, 상기 메모리부에 대한 기록동작의 지시를 받은 후에, 데이터입력버퍼를 비활성상태로부터 활성상태로 변화시킨다. 상기 데이터입력버퍼는, 예컨대 SSTL준거의 인터페이스 사양을 가지는 차동입력버퍼이고, 파워스위치의 온상태에 의해 활성상태로 되어 관통전류를 흐르게 하고, 소진폭신호의 미소한 변화에 즉시 추종하여 신호를 입력한다. 입력버퍼는 메모리부에 대한 기록동작의 지시를 받고 비로소 활성상태가 되므로, 기록동작이 지시되기 전에 미리 데이터입력버퍼가 활성상태가 되어 소비되는 쓸데없는 전력소비가 저감된다.

데이터입력버퍼, SSTL, 차동입력버퍼, 소진폭변화

Description

반도체 장치{Semiconductor Device}

도 1은 본 발명에 관한 반도체 장치의 일예인 DDR-SDRAM을 나타내는 블럭도,

도 2는 SSTL2(클래스II)의 회로구성예를 나타내는 회로도,

도 3은 SSTL2(클래스2)에서의 신호의 규격을 예시하는 설명도,

도 4는 SSTL에 준거한 차동입력버퍼의 구체예인 데이터입력회로의 입력초단 버퍼를 나타내는 회로도,

도 5는 SSTL에 준거한 차동입력버퍼의 다른 예로서 데이터스트로브신호(DQS)의 차동입력버퍼를 나타내는 회로도,

도 6은 DR-SDRAM1의 데이터입력회로의 일예를 나타내는 블럭도,

도 7은 셀렉터래치회로와 메모리뱅크의 메모리어레이와의 접속태양을 개략적으로 나타내는 설명도,

도 8은 DDR-SDRAM의 제어회로의 전단을 라이트제어계를 주체로서 나타내는 블럭도,

도 9는 DDR-SDRAM의 제어회로의 후단을 라이트제어계를 주체로서 나타내는 블럭도,

도 10은 컬럼어드레스 입력계를 예시하는 블럭도,

도 11은 DDR-SDRAM1에서의 버스트수4의 기록동작 타이밍을 예시하는 타이밍 차트,

도 12는 도 11의 비교예로서 SDR-SDRAM의 기록동작 타이밍을 나타내는 타이밍차트,

도 13은 본 발명을 어드레스 입력버퍼에 적용하는 경우의 동작타이밍을 예시하는 타이밍차트이다.

본 발명은 동작을 지시하는 커맨드의 입력후에 당해 커맨드의 실행에 이용되는 정보가 공급되는 반도체 장치에서의 상기 정보의 입력기술에 관한 것으로서, 예컨대 DDR(Double Data Rate)동작 가능한 SDRAM(Synchronous Dynamic Random Access Memory)에 적용하여 유효한 기술에 관한 것이다.

동작의 고속화에 따라서 SDRAM 등의 외부인터페이스도 SSTL(Stub Series Terminated Tranceiver Logic)과 같은 소진폭신호 인터페이스로 이동하고 있다. 상기 SSTL 사양의 인터페이스의 입력버퍼에는 커런트미러 부하를 구비한 차동증폭회로가 널리 채용되고 있다. 차동증폭회로는 활성상태에 있어서 항상 관통전류가 흐르므로, 상보형 MOS회로로 이루어지는 CMOS 입력버퍼에 비하여 전력소비가 크게 되지만, 미소신호를 고속으로 입력할 수 있다.

SDRAM과 같은 동기식 메모리는 그 동작타이밍이 외부로부터의 시스템클럭신호와 같은 외부클럭신호에 의하여 제어된다. 이러한 종류의 동기식 메모리는 외부 클럭신호의 이용에 의해 내부동작의 타이밍설정이 비교적 용이하게 되어, 비교적 고속동작이 가능하게 된다고 하는 특징을 가진다.

여기서, SDRAM으로서는 데이터의 입력 및 출력이 외부클럭신호의 상승에지에 동기되어 행해지는 소위 SDR(Single Data Rate)형식의 SDRAM과, 데이터의 입력 및 출력이 외부클럭신호의 상승에지 및 하강에지의 쌍방에 동기하여 행해지는 소위 DDR형식의 SDRAM이 알려져 있다.

SDR형식의 SDRAM과 DDR형식의 SDRAM은, 기록데이터의 입력타이밍제어가 상위하고 있다. SDR형식의 SDRAM에서는 외부로부터의 기록동작의 지시와 동일한 클럭신호주기에 있어서 외부로부터의 데이터의 공급이 규정된다. 따라서, 뱅크액티브커맨드에 이어지는 라이트커맨드에 의해 라이트동작이 지시됨과 동시에 라이트데이터가 공급되므로, 라이트커맨드를 받아들인 후에 데이터입력버퍼를 활성화하고 있던 것에서는 라이트커맨드와 함께 클럭신호에 동기하여 공급되는 기록데이터의 입력이 적절하지 않다. 이것에 의해 데이터입력버퍼는 로우어드레스계의 동작을 지시하는 뱅크액티브커맨드를 받아들인 시점에서 활성화된다.

이것에 대하여 DDR형식의 SDRAM에서는 외부로부터의 기록동작의 지시가 행해진 클럭신호주기 후의 클럭신호주기로부터 데이터스트로브신호에 동기하는 외부로부터의 데이터의 공급이 규정되어 있다. 데이터스트로브신호는 데이터출력에도 이용되고, 그와 같은 데이터스트로브신호를 이용하는 것에 의해, 메모리보드 상의 각각의 SDRAM에 대하여 데이터의 전파지연과 데이터스트로브신호의 전파지연을 적당히 설정해 두는 것에 의해, 메모리보드 상에서의 메모리콘트롤러로부터 SDRAM으로 의 원근(遠近)에 의존하는 데이터억세스시간의 편차를 작게 하는 것이 비교적 간단하게 된다.

본 발명자는 DDR형식의 SDRAM에서의 데이터입력버퍼의 활성화 제어에 관하여 검토하였다. 이것에 의하면, DDR형식의 SDRAM에 있어서도 SDR형식과 마찬가지로 뱅크액티브커맨드에 응답하여 데이터입력 버퍼를 활성화하여버리면, 그후 예컨대 프리차지커맨드가 받아들여질 때까지 데이터입력버퍼가 활성상태로 유지되어, 뱅크액티브커맨드로부터 라이트커맨드가 발행될 때까지의 동안, 데이터입력버퍼에서 쓸데없는 전력을 소비하는 것이, 본 발명자에 의해 명백하게 되었다. 또한, 뱅크액티브커맨드의 후에 라이트커맨드가 발행된다고는 할 수 없으며, 리드커맨드 밖에 발행되지 않았던 경우에는 데이터입력 버퍼의 활성상태는 결과로서 전혀 쓸모없는 것으로 되어, 그것에 의한 전력소비도 완전히 쓸데없음이 본 발명자에 의해 명백하게 되었다. 특히, DDR-SDRAM의 데이터입력버퍼의 SSTL인터페이스를 채용하는 것이 JEDEC(Joint Electron Device Engineering Council)으로 규정되어 있고, 이에 준거하는 경우를 고려하면, SSTL인터페이스에서의 입력버퍼의 활성화 제어타이밍은 DDR-SDRAM의 저소비전력을 도모하는데 있어서 큰 요소가 되는 것이 본 발명자에 의해 발견되었다.

본 발명의 목적은 데이터입력버퍼 등의 외부인터페이스 버퍼에 의한 전력소비를 저감가능한 반도체 장치를 제공하는 데에 있다.

본 발명의 다른 목적은, 저소비전력을 도모한 DDR형식의 SDRAM에 적합한 반 도체 장치를 제공하는 데에 있다.

본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 이하와 같다.

즉, 메모리부로의 기록 데이터를 입력가능한 데이터입력버퍼를 가지는 반도체 장치에 있어서, 상기 메모리부에 대한 기록동작의 지시를 받은 후에, 데이터입력 버퍼를 비활성상태로부터 활성상태로 변화시킨다.

상기 반도체 장치는 특히 제한되지 않지만, 복수개의 메모리셀에 대한 데이터의 기록동작 및 상기 메모리셀로부터의 데이터판독동작을 클럭신호에 응답하여 행하는 클럭동기식의 반도체 장치, 예컨대 SDRAM이다.

상기 데이터입력버퍼는, 예컨대 SSTL규격에 준거한 인터페이스 사양을 가지는 차동입력버퍼이며, 당해 버퍼는 그 파워스위치의 온상태에 의해 활성상태로 되고, 오프상태에 의해 비활성상태로 된다. 상기 차동입력버퍼로 대표되는 입력버퍼는 그 활성상태에서 관통전류를 흐르게 하며, 소진폭 입력신호의 미소한 변화에도 즉시 추종(追從)하여 입력신호를 후단에 전달 가능하게 된다.

그와 같은 입력버퍼는 상기 메모리부에 대한 기록동작의 지시를 받고 비로소 활성상태로 되기 때문에, 기록동작이 지시되기 전에 미리 데이터입력버퍼가 활성상태로 되어 소비되는 쓸데없는 전력소비가 저감된다.

본 발명에 관한 반도체 장치의 적절한 예인 SDRAM의 경우, 메모리셀에 대한 데이터 기록동작 및 데이터 판독동작을 제어하는 제어회로와, 컬럼어드레스에 의한 비트선을 지정한 데이터 기록동작이 라이트커맨드에 의해 지시되고, 로우어드레스에 의한 워드선 선택동작이 뱅크액티브커맨드에 의해 지시되며, 컬럼어드레스에 의한 비트선을 지정한 데이터 판독동작이 리드커맨드에 의해 지시되고, 워드선의 초기화가 프리차지커맨드에 의해 지시되는 것이며, 이 라이트커맨드를 받아들인 후에, 상기 데이터입력버퍼를 비활성상태로부터 활성상태로 변화시켜, 상기 뱅크액티브커맨드 또는 리드커맨드를 받아들여도 비활성상태의 데이터입력버퍼의 상태를 불변으로 한다. 이와 같이, 뱅크액티브커맨드나 리드커맨드에 의한 지시에서는 데이터입력 버퍼를 활성화하지 않으므로, 뱅크액티브의 후 전혀 라이트커맨드가 지시되지 않으면, 데이터입력 버퍼에서는 어떤 쓸데없는 전력소비는 행해지지 않는다.

본 발명에 관한 반도체 장치가 DDR형식의 SDRAM과 같이, 라이트커맨드에 의한 기록동작의 지시가 행해진 상기 클럭신호주기 후의 클럭신호주기로부터의 데이터스트로브신호에 동기하는 데이터의 공급이 규정되어 있는 경우, 반도체 장치는, 예컨대 상기 데이터입력 버퍼의 다음단에 데이터래치회로를 가지며, 상기 데이터스트로브신호에 동기하여 공급되는 데이터를, 상기 데이터래치회로가 상기 데이터스트로브신호에 동기하여 래치한다. 반도체 장치에서의 그와 같은 데이터입력 사양은 하나의 관점으로 하면, 클럭주기의 기록커맨드에 의한 기록동작의 지시의 후에 데이터입력 버퍼를 활성화하여도 기록데이터의 입력실패가 발생하지 않는 것을 보증한다.

DDR형식의 SDRAM과 같이, 클럭신호에 동기한 데이터스트로브신호의 상승 및 하강의 양쪽의 에지에 각각 동기하여 데이터의 입출력을 가능하게 하는 경우, 상기 데이터래치회로는, 예컨대 상기 데이터스트로브신호의 상승 및 하강의 각 변화에 동기하여 상기 데이터입력버퍼에 입력된 데이터를 순차 래치하여 상기 데이터스트로브신호의 1 사이클 이상을 단위로 상기 메모리셀에 병렬로 공급가능하게 한다. 또한 구체적인 태양의 데이터래치회로는 상기 데이터입력 버퍼로부터 입력된 데이터를 상기 데이터스트로브신호의 상승 변화에 동기하여 래치하는 제1의 데이터래치회로와, 상기 데이터입력 버퍼로부터 입력된 데이터를 상기 데이터스트로브신호의 하강변화에 동기하여 래치하는 제2의 데이터래치회로와, 상기 제1의 데이터래치회로로 래치된 데이터를 상기 데이터스트로브신호의 하강변화에 동기하여 래치하는 제3의 데이터래치회로를 가지며, 상기 제2의 데이터래치회로 및 제3의 데이터래치회로의 출력을 병렬시켜 상기 메모리부에 공급가능하게 하는 것이다.

일단 기록데이터가 데이터입력버퍼로부터 내부에 입력되면, 아직 기록동작이 완료되어 있지 않더라도, 가장 빠른 데이터입력 버퍼를 활성상태로 유지할 필요성은 없다. 따라서, 데이터입력버퍼의 저소비전력을 최우선으로 한다면, 기록커맨드에 의한 기록동작의 최후의 기록데이터가 상기 제2 및 제3의 데이터래치회로에 래치되는 것을 기다려, 상기 데이터입력버퍼를 활성상태로부터 비활성상태로 천이시켜도 좋다. 이 제어는 데이터스트로브신호에 동기시켜 행할 수 있지만, 데이터스트로브신호에 대한 기록데이터의 셋업·홀드타임과의 관계가 바람직하지 않게 변동하는 경우에도 기록동작의 신뢰성을 유지시키려고 한다면, 기록커맨드에 의한 기록동 작의 종료에 동기시켜 상기 데이터입력버퍼를 활성상태로부터 비활성상태로 천이시키도록 하면 된다.

상기 데이터입력버퍼와 동일한 관점에 선 입력버퍼제어는 어드레스 입력버퍼 등에도 적용할 수 있다. 예컨대, 복수개의 어드레스 입력단자와, 상기 복수개의 어드레스 입력단자에 대응하여 설치되는 복수개의 어드레스 입력버퍼와, 클럭신호를 받는 클럭단자와, 선택단자가 워드선에 접속되어 데이터 입력단자가 비트선에 접속된 복수개의 메모리셀과, 상기 메모리셀에 대한 데이터 기록동작 및 데이터 판독동작을 클럭신호에 동기시켜 제어하는 제어회로를 포함하는 반도체 장치를 일예로 하면, 상기 제어회로는 로우어드레스에 의한 워드선 선택동작이 뱅크액티브커맨드에 의해 지시되고, 컬럼어드레스에 의한 비트선을 지정한 데이터 판독동작이 리드커맨드에 의해 지시되며, 컬럼어드레스에 의한 비트선을 지정한 데이터 기록동작이 라이트커맨드에 의해 지시되고, 워드선의 초기화가 프리차지커맨드에 의해 지시되며, 상기 뱅크액티브커맨드, 상기 리드커맨드 또는 상기 라이트커맨드를 받아들인 후에, 상기 어드레스 입력버퍼를 비활성상태에서 활성상태로 변화시키고, 그 후, 상기 클럭신호에 동기하는 일정 사이클 기간의 경과를 기다려 어드레스 입력버퍼를 활성상태로부터 비활성상태로 변화시키면 된다.

《DDR-SDRAM의 개요》

도 1에는 본 발명에 관한 반도체 장치의 일예로서 DDR형식의 SDRAM(DDR-SDRAM)을 나타낸다. 동도에 나타내는 DDR-SDRAM은 특히 제한되지 않지만, 공지의 MOS반도체 집적회로제조기술에 의해 단결정 실리콘과 같은 하나의 반도체 기판에 형성되어 있다.

DDR-SDRAM1은 특히 제한되지 않지만, 4개의 메모리뱅크(BNK0 ∼BNK3)를 가진다. 도시를 생략하지만, 각각의 메모리뱅크(BNK0 ∼ BNK3)는 특히 제한되지 않지만, 각각 4개의 메모리매트를 가지고 각 메모리매트는 2개의 메모리어레이에 의해 구성된다. 한쪽의 메모리어레이는 컬럼어드레스신호의 최하위비트가 논리치 "0"에 응하는 데이터의 저장영역에 할당되고, 다른쪽의 메모리어레이는 컬럼어드레스신호의 최하위비트가 논리치 "1"에 응하는 데이터의 저장영역에 할당된다. 메모리뱅크의 메모리매트 및 메모리어레이의 분할구조는 상기에는 제한되지 않으며, 그 때문에 본 명세서에서는 특히 주석 (注釋)을 하지 않는 한 개개의 메모리뱅크는 각각 1개의 메모리매트로 구성되어 있는 것과 같이 설명한다.

상기 각각의 메모리뱅크(BNK0 ∼ BNK3)의 메모리매트는 매트릭스배치된 다이내믹형의 메모리셀(MC)을 구비하고, 도면에 따르면 동일열에 배치된 메모리셀(MC)의 선택단자는 열마다의 워드선(WL)에 결합되고, 동일행에 배치된 메모리셀의 데이터 입출력단자는 행마다 상보비트선(BL, BL)의 한쪽의 비트선(BL)에 결합된다. 동도에는 워드선(WL)과 상보비트선(BL)은 일부만이 대표적으로 나타나 있지만, 실제로는 매트릭스형태로 다수 배치되어, 센스앰프를 중심으로 한 반복비트선구조를 가지고 있다.

상기 메모리뱅크(BNK0 ∼ BNK3)마다 로우디코더(RDEC0 ∼ RDEC3), 데이터 입출력회로(DIO0 ∼ DIO3), 컬럼디코더(CDEC0 ∼ CDEC3)가 설치되어 있다.

상기 메모리매트의 워드선(WL)은 메모리뱅크(BNK0 ∼ BNK3)마다 설치된 로우 디코더(RDEC0 ∼ RDEC3)에 의한 로우어드레스신호의 디코드결과에 따라 선택하여 선택레벨로 구동된다.

상기 데이터 입출력회로(DIO0 ∼ DIO3)는 센스앰프, 컬럼선택회로 및 라이트앰프를 가진다. 센스앰프는 메모리셀(MC)로부터의 데이터판독에 의해 각각의 상보비트선(BL, BL)에 나타나는 미소전위차를 검출하여 증폭하는 증폭회로이다. 상기 컬럼선택회로는 상보비트선(BL, BL)을 선택하여 상보 공통데이터선과 같은 입출력버스(2)에 도통시키기 위한 스위치회로이다. 컬럼 선택회로는 컬럼디코더(CDEC0 ∼CDEC3) 중 대응하는 것에 의한 컬럼어드레스신호의 디코드결과에 따라 선택동작된다. 라이트앰프는 기록데이터에 따라서 컬럼스위치회로를 거쳐 상보비트선(BL, BL)을 차동증폭하는 회로이다.

상기 입출력버스(2)에는 데이터입력회로(3) 및 데이터출력회로(4)가 접속된다. 데이터입력회로(3)는 기록모드에 있어서 외부로부터 공급되는 기록데이터를 입력하여 상기 입출력버스(2)에 전달한다. 상기 데이터출력회로(4)는 판독모드에서 메모리셀(MC)로부터 입출력버스(2)에 전달된 판독데이터를 입력하여 외부에 출력한다. 상기 데이터입력회로(3)의 입력단자와 상기 데이터출력회로(4)의 출력단자는 특히 제한되지 않지만, 16비트의 데이터입출력단자(DQ0 ∼ DQ15)에 결합된다. 편의상, SDRAM1이 외부와 입출력하는 데이터에도 DQ0 ∼ DQ15의 참조부호를 붙여 설명하는 것이 있다.

DDR-SDRAM1은 특히 제한되지 않지만, 15비트의 어드레스 입력단자(A0 ∼ A14)를 가진다. 어드레스 입력단자(A0 ∼ A14)는 어드레스버퍼(5)에 결합된다. 상 기 어드레스버퍼(5)에 멀티플렉스형태로 공급되는 어드레스정보 중, 로우어드레스신호(AX0 ∼ AX12)는 로우어드레스래치(6)에, 컬럼어드레스신호(AY0 ∼ AY11)는 컬럼 어드레스래치(7)에, 뱅크선택신호로 간주되는 뱅크셀렉트신호(AX13, AX14)는 뱅크셀렉터(8)에, 그리고 모드레지스터 설정정보(A0 ∼ A14)는 모드레지스터(9)에 공급된다.

4개의 메모리뱅크(BNK0 ∼ BNK3)는 2비트의 뱅크선택신호(AX13, AX14)의 논리치에 따라서 뱅크셀렉터(8)로 동작이 선택된다. 즉, 동작이 선택된 메모리뱅크만이 메모리동작 가능하게 된다. 예컨대 센스앰프, 라이트앰프 및 컬럼디코더 등은 동작이 비선택의 메모리뱅크에서는 활성화되지 않는다.

로우어드레스래치(6)에 래치된 로우어드레스신호(AX0 ∼AX12)는 로우어드레스디코더(RDEC0 ∼RDEC3)에 공급된다.

컬럼어드레스래치(7)에 래치된 컬럼어드레스신호(AY0 ∼ AY11)는 컬럼어드레스카운터(10)에 프리셋되어 상기 컬럼어드레스디코더(CDEC0 ∼ CDEC3)에 공급된다. 연속적인 메모리억세스인 버스트억세스가 지시되어 있는 경우, 그 연속회수(버스트수)분 만큼, 컬럼어드레스카운터(10)가 인크리멘트동작되어, 컬럼어드레스신호가 내부에서 생성된다.

리프레시카운터(11)는 기억정보의 리프레시동작을 행하는 로우어드레스를 스스로 생성하는 어드레스카운터이다. 리프레시동작이 지시된 때, 리프레시카운터(11)로부터 출력되는 로우어드레스신호에 따라서 워드선(WL)이 선택되어 기억정보의 리프레시가 행해진다.

제어회로(12)는 특히 제한되지 않지만, 클럭신호(CLK, CLKb), 클럭이네이블신호(CKE), 칩셀렉트신호(CSb)(서픽스b는 그것이 붙여진 신호가 로이네이블의 신호 또는 레벨반전신호인 것을 의미한다), 컬럼어드레스스트로브신호(CASb), 로우어드레스스트로브신호(RASb), 라이트이네이블신호(WEb), 데이터마스크신호(DMU, DML) 및 데이터스트로브신호(DQS) 등의 외부제어신호와 함께, 모드레지스터(9)로부터 소정의 정보가 입력된다. DDR-SDRAM1의 동작은 그들 입력신호의 상태의 조합에 의해 규정되는 커맨드로 결정되고, 제어회로(12)는 그 커맨드로 지시되는 동작에 따른 내부 타이밍신호를 형성하기 위한 제어로직을 가진다.

클럭신호(CLK, CLKb)는 SDRAM의 마스터클럭으로 되고, 그 외의 외부입력신호는 당해 클럭신호(CLK)의 상승에지에 동기하여 의미있게 된다.

칩셀렉트신호(CSb)는 그 로레벨에 의해 커맨드 입력사이클의 개시를 지시한다. 칩셀렉트신호가 하이레벨인 때(칩비선택상태) 그외의 입력은 의미를 가지지 않는다. 다만, 후술하는 메모리뱅크의 선택 상태나 버스트동작 등의 내부동작은 칩비선택상태로의 변화에 의해 영향을 받지 않는다.

RASb, CASb, WEb의 각 신호는 통상의 DRAM에서의 대응신호와는 기능이 상위하고, 후술하는 커맨드 사이클을 정의할 때에 의미있는 신호로 된다.

클럭이네이블신호(CKE)는 파워다운모드 및 셀프리프레시모드의 콘트롤신호이고, 파워다운모드(SDRAM에서 데이터리텐션 모드에서도 있다)로 하는 경우에는 클럭이네이블신호(CKE)는 로레벨로 된다.

데이터마스크신호(DMU, DML)은 입력한 기록데이터에 대한 바이트단위의 마스 크데이터이고, 데이터마스크신호(DMU)의 하이레벨은 기록데이터의 상위 바이트에 의한 기록억지(抑止)를 지시하며, 데이터마스크신호(DML)의 하이레벨은 기록데이터의 하위바이트에 의한 기록억지를 지시한다.

상기 데이터스트로브신호(DQS)는 기록동작시에 라이트스트로브신호로서 외부에서 공급된다. 즉, 클럭신호(CLK)에 동기하여 기록동작이 지시된 때, 그 지시가 행해진 상기 클럭신호주기의 후의 클럭신호주기로부터의 데이터스트로브신호(DQS)에 동기하는 데이터의 공급이 규정되어 있다. 판독동작 시에는 상기 데이터스트로브신호(DQS)는 리드스트로브신호로서 외부에 출력된다. 즉, 데이터의 판독동작에서는 판독데이터의 외부출력에 동기하여 데이터스트로브신호가 변화된다. 그 때문에 DLL(Delayed Lock Loop)회로(13) 및 DQS출력버퍼(14)가 설치되어 있다. DLL회로(13)는 반도체 장치(1)가 받는 클럭신호(CLK)와 데이터출력회로(4)에 의한 데이터의 출력타이밍을 동기시키때문에, 데이터출력 동작제어용의 클럭신호(리드동작 시에서의 데이터스트로브신호(DQS)와 동상(同相)의 제어클럭신호)(15)의 위상을 조정하는 것이다. DLL회로(13)는 특히 제한되지 않지만, 레플리카회로기술과 외상동기기술에 의해, 내부회로의 신호 전파지연 시간특성을 보상할 수 있는 내부클럭신호(15)를 재생하여, 이것에 의해 내부클럭신호(15)에 의거하여 출력동작되는 데이터출력회로(4)는 외부클럭신호(CLK)에 확실하게 동기한 타이밍으로 데이터를 출력하는 것이 가능하게 된다. DQS버퍼(14)는 상기 내부클럭신호(15)와 동상이며 데이터스트로브신호(DQS)를 외부에 출력한다.

상기 로우어드레스신호(AX0 ∼ AX12)는 클럭신호(CLK)의 상승에지에 동기하 는 후술하는 로우어드레스스트로브·뱅크액티브커맨드(액티브커맨드)사이클에서의 어드레스 입력단자(A0 ∼ A12)의 레벨에 의해 정의된다. 이 액티브커맨드사이클에 있어서, 어드레스 입력단자(A13, A14)로부터 입력되는 신호(AX13, AX14)는 뱅크선택신호로 간주되고, A13 = A14 = "0"인 때는 뱅크(BNK0), A13 = "1", A14 = "0"인 때는 뱅크(BNK1), A13 = "0", A14 = "1"인 때는 뱅크(BNK2), A13 = "1", A14 = "1"인 때는 뱅크(BNK3)가 선택된다. 이와 같이 하여 선택된 메모리뱅크는 리드커맨드에 의한 데이터판독, 라이트커맨드에 의한 데이터기록, 프리차지커맨드에 의한 프리차지의 대상으로 된다.

상기 컬럼어드레스신호(AY0 ∼ AY11)는 클럭신호(CLK)의 상승에지에 동기하는 후술하는 컬럼어드레스·리드커맨드(리드커맨드) 사이클, 컬럼어드레스·라이트커맨드(라이트커맨드) 사이클에서의 단자(A0 ∼ A11)의 레벨에 의해 정의된다. 이것에 의해 지정된 컬럼어드레스는 버스트억세스의 스타트어드레스로 된다.

DDR-SDRAM1에는, 특히 제한되지 않지만, 이하의 [1] ∼ [9]등의 커맨드가 미리 규정되어 있다.

[1] 모드레지스터 세트커맨드는, 상기 모드레지스터(9)를 세트하기 위한 커맨드이다. 이 커맨드는 CSb, RASb, CASb, WEb = 로레벨에 의해 지정되고, 세트해야 할 데이터(레지스터 세트데이터)는 A0 ∼ A14를 거쳐 주어진다. 레지스터 세트데이터는, 특히 제한되지 않지만, 버스트렝스, CAS레이턴시, 버스트타이프 등으로 된다. 설정가능한 버스트렝스는 특히 제한되지 않지만, 2, 4, 8로 되고, 설정가능한 CAS레이턴시는 특히 제한되지 않지만, 2, 2, 5로 된다.

상기 CAS레이턴시는 후술하는 컬럼어드레스·리드커맨드에 의해 지시되는 리드동작에 있어서 CASb의 하강으로부터 데이터출력회로(4)의 출력동작까지 클럭신호(CLK)의 얼마만큼의 사이클분을 쓸지를 지정하는 것이다. 판독데이터가 확정할 때까지는 데이터판독을 위한 내부동작 시간이 필요로 되어, 그것을 클럭신호(CLK)의 사용주파수에 따라서 설정하기 위한 것이다. 환언하면, 주파수가 높은 클럭신호(CLK)를 이용하는 경우에는 CAS레이턴시를 상대적으로 큰 값으로 설정하고, 주파수가 낮은 클럭신호(CLK)를 이용하는 경우에는 CAS레이턴시를 상대적으로 작은 값으로 설정한다.

[2] 로우어드레스 스트로브 ·뱅크액티브 커맨드는 로우어드레스 스트로브의 지시와 A13, A14에 의한 메모리뱅크의 선택을 유효하게 하는 커맨드이고, CSb, RASb = 로레벨("0"), CASb, WEb = 하이레벨("1")에 의해 지시되고, 이 때 A0 ∼ A12에 공급되는 어드레스가 로우어드레스 신호로 되며, A13, A14에 공급되는 신호가 메모리뱅크의 선택신호로서 입력된다. 입력동작은 상술한 바와 같이 클럭신호(CLK)의 상승에지에 동기하여 행해진다. 예컨대, 당해 커맨드가 지정되면, 그것에 의해 지정되는 메모리뱅크에서의 워드선이 선택되고, 당해 워드선에 접속된 메모리셀이 각각 대응하는 상보데이터선에 도통된다.

[3] 컬럼어드레스·리드커맨드는 버스트리드 동작을 개시하기 위해 필요한 커맨드임과 동시에, 컬럼어드레스 스트로브의 지시를 부여하는 커맨드이고, CSb, CASb, = 로우레벨, RASb, WEb = 하이레벨에 의해 지시되며, 이때 A0 ∼ A11에 공급되는 어드레스가 컬럼어드레스신호로서 입력된다. 이것에 의해 입력된 컬럼어드 레스신호는 버스트스타트 어드레스로서 컬럼어드레스 카운터(10)에 프리세트된다. 이것에 의해 지시된 버스트리드 동작에 있어서는 그전에 로우어드레스 스트로브·뱅크액티브 커맨드 사이클에서 메모리뱅크와 그것에서의 워드선의 선택이 행해지고 있고, 당해 선택워드선의 메모리셀은 클럭신호(CLK)에 동기하여 컬럼어드레스카운터(10)로부터 출력되는 어드레스신호를 따라서, 예컨대 32비트단위로 순차 메모리뱅크에서 선택되며, 데이터스트로브신호(DQS)의 상승 및 하강에 동기하여 16비트단위로 외부에 연속적으로 출력된다. 연속적으로 판독되는 데이터수(워드수)는 상기 버스트렝스에 의해 지정된 개수로 된다. 또, 데이터출력회로(4)로부터의 데이터판독개시는 상기 CAS레이턴시로 규정되는 클럭신호(CLK)의 사이클수를 기다려 행해진다.

[4]컬럼어드레스·라이트커맨드는 라이트동작의 태양으로서 모드레지스터(9)에 버스트라이트가 설정되어 있을 때에 당해 버스트라이트 동작을 개시하기 위해 필요한 커맨드로 된다. 또한 당해 커맨드는 버스트라이트에서의 컬럼어드레스스트로브의 지시를 부여한다. 당해 커맨드는 CSb, CASb, WEb = 로우레벨, RASb = 하이레벨에 의해 지시되고, 이 때 A0 ∼ A11에 공급되는 어드레스가 컬럼어드레스신호로서 입력된다. 이것에 의해 입력된 컬럼어드레스신호는 버스트라이트에 있어서는 버스트스타트어드레스로서 컬럼어드레스카운터(10)에 공급된다. 이것에 의해 지시된 버스트라이트동작의 순서도 버스트리드동작과 동일하게 행해진다. 다만, 라이트동작에는 CAS레이턴시의 설정은 없으며, 라이트데이터의 입력은 당해 컬럼어드레스·라이트커맨드 사이클로부터 클럭신호(CLK)의 1 사이클 지연되어 데이터스트로브 신호(DQS)에 동기하여 개시된다.

[5] 프리차지 커맨드는 A13, A14에 의해 선택된 메모리뱅크에 대한 프리차지동작의 개시커맨드로 되고, CSb, RASb, WEb, = 로우레벨, CASb = 하이레벨에 의해 지시된다.

[6] 오토리프레시 커맨드는 오트리프레시를 개시하기 위해 필요로 되는 커맨드이고, CSb, RASb, CASb = 로우레벨, WEb, CKE = 하이레벨에 의해 지시된다. 이것에 의한 리프레시동작은 CBR리프레시와 동일하다.

[7] 셀프리프레시 엔트리커맨드가 설정되면, CKE가 로레벨로 되어 있는 동안, 셀프리프레시기능이 작용하고, 그 동안 외부로부터 리프레시의 지시를 주지 않아도 자동적으로 소정의 인터발로 리프레시동작이 행해진다.

[8] 버스트스톱·커맨드는 버스트리드동작을 정지시키기 위해 필요한 커맨드이고, 버스트라이트동작에서는 무시된다. 이 커맨드는 CASb, WEb = 로레벨, RASb, CASb = 하이레벨에 의해 지시된다.

[9] 노오퍼레이션커맨드는 실질적인 동작을 행하지 않는 것을 지시하는 커맨드이고, CSb = 로레벨, RASb, CASb, WEb = 하이레벨에 의해 지시된다.

DDR - SDRAM1에 있어서는 하나의 메모리뱅크에서 버스트동작이 행해지고 있을 때, 그 도중에 다른 메모리뱅크를 지정하여, 로우어드레스 스트로브·뱅크액티브 커맨드가 공급되면, 당해 실행중인 한쪽의 메모리뱅크에서의 동작에 하등 영향을 주지 않고, 당해 다른 메모리뱅크에서의 로우어드레스계의 동작이 가능하게 된다. 즉, 뱅크액티브 커맨드 등에 의해 지정되는 로우어드레스계 동작과 컬럼어드레 스·라이트커맨드 등에 의해 지정되는 컬럼어드레스계 동작은, 상위하는 메모리뱅크 사이에서 병렬가능하게 되어 있다. 따라서 데이터 입출력단자(DQ0 ∼ DQ15)에 있어서 데이터가 충돌하지 않는 한, 처리가 종료하고 있지 않은 커맨드의 실행중에, 당해 실행중인 커맨드가 처리대상으로 하는 메모리뱅크와는 다른 메모리뱅크에 대한 프리차지 커맨드, 로우어드레스 스트로브·뱅크액티브커맨드를 발행하여, 내부동작을 미리 개시시키는 것이 가능하다.

이상의 설명에서 명백한 바와 같이, DDR - SDRAM1은 클럭신호(CLK)에 동기하는 데이터스트로브신호(DQS)의 상승 및 하강의 양 에지에 동기한 데이터입출력이 가능하게 되어, 클럭신호(CLK)에 동기하여 어드레스, 제어신호를 입출력할 수 있으므로, DRAM과 동일한 대용량 메모리를 SRAM에 필적하는 고속으로 동작시키는 것이 가능하며, 또 선택된 1개의 워드선에 대하여 몇개의 데이터를 억세스할지를 버스트렝스에 의해 지정함으로써, 내장(內藏) 컬럼어드레스 카운터(10)에서 순차 컬럼계의 선택상태를 전환하고 있어 복수개의 데이터를 연속적으로 리드 또는 라이트할 수 있다.

《SSTL 인터페이스》

상기 DDR - SDRAM1에 있어서, 특히 제한되지 않지만, 상기의 클럭신호(CLK), 반전 클럭신호(CLKb), 클럭이네이블신호(CKE), 칩선택신호(CSb), RAS신호(RASb), CAS신호(CASb), 라이트이네이블신호(WEb), 어드레스입력신호(A0 ∼ A14), 데이터마스크신호(DM) 및 데이터스트로브신호(DQS)를 받는 입력버퍼, 상기 데이터입력회로(3)의 데이터입력버퍼, 데이터출력회로(4)의 데이터출력버퍼의 인터 페이스는, 예컨대 공지의 SSTL2(클래스 II)규격에 준거(準據)된다.

도 2에는 SSTL2(클래스 II)의 회로구성예를 나타낸다. 특성임피던스(50Ω)의 전송선(20)은 기준전압(VREF)으로 풀업되고, 예컨대 메모리콘트롤러나 SDRAM 등에 접속되며, SDRAM의 입력버퍼는 차동입력버퍼(21)로 되어, 차동입력의 한쪽에 전송선(20)이 결합되고, 다른쪽에 기준전압(VREF)가 인가되며, 이네이블신호(DIE)로 파워스위치(22)가 활성화제어된다. 전원전압(VDD)은 예컨대 3.3V, 회로의 접지전압(VSS)은 0V이다. 출력버퍼는 전원전압(VDDQ) = 2.5V와 접지전압(VSS)을 동작전원으로 하는 CMOS인버터를 출력단에 구비한다. 메모리콘트롤러는 상기 인터페이스사양을 만족하는 드라이버와 레시버를 가지며, 드라이버가 전송선(20)을 구동하고, 레시버가 전송선(20)으로부터의 데이터를 입력한다.

도 3에는 상기 SSTL2(클래스 2)에서의 신호의 규격이 예시되어 있다. SSTL2 규격에서는 1.25볼트와 같은 기준전압(VREF)에 대하여 0.35V이상 높은 1.6볼트이상의 레벨이 H레벨로 간주되며, 이러한 기준전위에 대하여 0.35V 이하의 레벨 즉 0.90볼트 이하의 레벨이 L레벨로 간주된다. 상기 구체적인 레벨은 전형예이며, 예컨대 SSTL3 규격에 적합한 레벨이라도 좋다.

도 4에는 상기 SSTL에 준거한 차동입력 버퍼의 구체예로서 상기 데이터 입력회로(3)의 입력초단 버퍼를 나타낸다. 이 차동입력버퍼(30)는 p채널형 MOS트랜지스터(Mp1, Mp2)로 이루어지는 커런트미러 부하와, 상기 MOS트랜지스터(Mp1, Mp2)의 드레인에 결합된 n채널형의 차동입력 MOS트랜지스터(Mn3, Mn4)와, 상기 차동입력 MOS트랜지스터(Mn3, Mn4)의 공통소스에 결합된 n채널형 파워스위치 MOS트랜지스터(Mn5)로 이루어지는 차동증폭회로를 가진다.

한쪽의 차동입력 MOS트랜지스터(Mn3)의 게이트는 데이터단자(DQj)(j= 0 ∼ 15)에 다른쪽의 차동입력 MOS트랜지스터(Mn4)의 게이트는 기준전압(VREF)에 결합된다. 차동증폭회로의 출력노드는 p채널형 프리차지 MOS트랜지스터(Mp6)에 의해 선택적으로 전원전압(VDD)에 프리차지가능하게 되고, 당해 노드의 신호는 인버터(31)를 거쳐 반전 출력된다.

DIE는 차동입력버퍼(30)의 이네이블 제어신호이고, 상기 파워스위치 MOS트랜지스터와 상기 프리차지 MOS트랜지스터(Mp6)의 게이트에 공급된다. 이네이블 제어신호(DIE)의 하이레벨에 의해 차동입력버퍼가 활성화된다. 이 활성상태에서 차동증폭회로에는 동작전류가 흐르고, 기준전압(VREF)를 중심으로 단자(DQj)의 신호레벨과의 미소전위차를 즉시 증폭한다. 차동증폭때문에, 단자(DQj)로부터의 신호입력동작은 고속이다. 상기 이네이블 제어신호(DIE)의 로레벨에 의해 차동입력버퍼가 비활성화된다. 차동입력 버퍼의 비활성상태에 있어서 차동증폭회로에서는 전력소비는 없으며, 또한 온상태의 프리차지 MOS트랜지스터(Mp6)의 작용에 의해 인버터(31)의 출력도 로레벨로 강제된다.

상기 이네이블 제어신호(DIE)는 DDR - SDRAM1에 라이트커맨드에 의한 기록동작의 지시 후에 로레벨로부터 하이레벨로 어서트된다. 이와 같이 차동입력버퍼(30)는 라이트커맨드에 의한 기록동작의 지시후 활성화되므로, 기록동작이 지시되기 전에 차동입력버퍼(30)는 쓸데없이 전력을 소비하지 않는다. 게다가, 상기 뱅크액티브 커맨드 또는 리드커맨드를 받아들여도 비활성상태의 데이터입력버퍼의 상태는 불변이다. 뱅크액티브커맨드나 리드커맨드에 의한 지시로는 차동입력버퍼(30)를 활성화하지 않으므로, 뱅크액티브 후 전혀 라이트커맨드가 지시되지 않으면, 차동입력버퍼(30)에서는 어떤 쓸모없는 전력소비는 행해지지 않는다.
여기서, 상기 어서트는 제어 신호가, 제어 대상이 되는 회로를 활성화시키는 레벨로 변화되는 것을 의미한다.

도 5에는 상기 SSTL에 준거한 차동입력버퍼의 다른 예로서 상기 데이터 스트로브부 신호(DQS)의 차동입력버퍼를 나타낸다. 이 차동입력버퍼(40)는 한쌍의 차동증폭회로의 다른 극성의 입력단자를 서로 접속하여 구성된다. 즉, 한쪽의 차동증폭회로는 p채널형 MOS트랜지스터(Mp11, Mp12)로 이루어지는 커런트미러부하, n채널형 차동입력 MOS트랜지스터(Mn13, Mn14) 및 n채널형 파워스위치 MOS트랜지스터(Mn15)로 이루어진다. MOS트랜지스터(Mn13)의 게이트가 반전입력단자, MOS트랜지스터(Mn14)의 게이트가 비(非)반전입력단자로 된다. 다른쪽의 차동증폭회로는 p채널형 MOS트랜지스터(Mp21, Mp22)로 이루어지는 커런트미러부하, n채널형 차동입력 MOS트랜지스터(Mn23, Mn24) 및 n채널형 파워스위치 MOS트랜지스터(Mn25)로 이루어진다. MOS트랜지스터(Mn23)의 게이트가 반전입력단자, MOS트랜지스터(Mn24)의 게이트가 비반전 입력단자로 된다.

상기 차동입력 MOS트랜지스터(Mn13과 Mn24)의 게이트에는 데이터스트로브신호(DQS)가 입력되고, 상기 차동입력 MOS트랜지스터(Mn14와 Mn23)의 게이트에는 기준전압(VREF)이 입력되며, 이것에 의해 각각에 차동증폭회로의 싱글엔드의 출력노드에 접속된 CMOS인버터(41, 42)로부터 데이터스트로브신호(DQS)에 대한 상보 레벨의 내부클럭신호(DSCLKT, DSCLKB)를 얻을 수 있다.

DSEN은 차동입력버퍼(40)의 이네이블 제어신호이고, 상기 파워 스위치 MOS트 랜지스터(Mn15, Mn25)의 게이트에 공급된다. 이네이블 제어신호(DSEN)의 하이레벨에 의해 차동입력버퍼가 활성화된다. 이 활성상태에 있어서 차동증폭회로에는 동작전류가 흐르고, 기준전압(VREF)을 중심으로 단자(DQS)의 신호레벨과의 미소전위차를 즉시 증폭한다. 차동증폭때문에, 단자(DQS)로부터의 신호입력동작은 고속이다. 상기 이네이블 제어신호(DSEN)의 로레벨에 의해 차동입력버퍼가 비활성화된다. 차동입력버퍼의 비활성상태에 있어서 차동증폭회로에서 전력소비는 없다.

《데이터입력회로》

도 6에는 DR-SDRAM1의 데이터입력회로(3)의 일예를 나타낸다. 초단에는 도 4에서 설명한 SSTL 사양의 차동입력버퍼(30)가 배치된다. 차동입력버퍼(30)는 데이터스트로브신호(DQS)의 상승 및 하강의 각 에지에 동기하여 공급되는 기록데이터를 입력한다. 차동입력버퍼(30)의 다음단에는, 상기 데이터스트로브신호의 반(半)사이클단위로 공급되는 데이터를 상기 데이터스트로브신호의 1사이클 단위로 병렬시켜 래치하는 래치회로(50)가 설치되어 있다. 이 래치회로(50)는, 예컨대 데이터스트로브신호의 상승 변화에 동기하여 차동입력버퍼(30)의 출력데이터를 래치하는 제1의 데이터래치회로(50A)와, 데이터스트로브신호의 하강변화에 동기하여 차동입력버퍼(30)의 출력데이터를 래치하는 제2의 데이터래치회로(50B)와, 데이터스트로브신호의 하강변화에 동기하여 제1의 데이터래치회로(50A)의 출력데이터를 래치하는 제3의 데이터래치회로(50C)를 가진다. 상기 데이터래치회로(50A ∼ 50C)는 각각 마스터·슬레이브형 래치회로(MSFF)에 의해 구성되고, 데이터래치회로(50A)는 DSCLKT를 마스터단의 래치클럭, DSCLKB를 슬레이브단의 래 치클럭으로 하고, 데이터래치회로(50B, 50C)는 DSCLKB를 마스터단의 래치클럭, DSCLKT를 슬레이브단의 래치클럭으로 한다. 상기 래치클럭(DSCLKT, DSCLKB)은 데이터스트로브신호(DQS)에 동기하여 변화되는 신호이다.

상기 래치회로(50)의 병렬출력데이터(DINRj, DINFj)는 각각 셀렉터 래치회로(51, 52)에 공급된다. 셀렉터래치회로(51, 52)는 병렬출력데이터(DINRj 또는 DINFj)의 어느 한쪽을 신호(DICY0)의 값에 따라서 선택하고, 선택한 데이터를 클럭신호(DICLK)에 동기하여 래치한다. 신호(DICY0)는 외부로부터 컬럼어드레스 래치(7)에 공급되는 컬럼어드레스신호(버스트기록의 선두 어드레스)의 최하위 비트(AY0)의 논리치에 따르는 신호이고, 셀렉터래치회로(51)는 DICY0(=AY0)=0일 때 DINRj를 선택하며, DICY0(=AY0)=1일 때 DINFj를 선택한다. 셀렉터 래치회로(52)의 선택제어는 그것과는 반대이다. 따라서, 최초로 입력되는 기록데이터의 컬럼어드레스의 최하위비트의 논리치에 관계없이 최하위비트의 논리치가 "0"인 데이터는 셀렉터 래치회로(51)에, "1"인 데이터는 셀렉터 래치회로(52)에 래치된다.

상기 셀렉터 래치회로(51)의 출력은 상기 입출력버스(2)에 포함되는 신호선(DINBY0Bj)을 거쳐, 상기 컬럼어드레스신호의 최하위 비트가 논리치 "0"인 데이터에 따르는 데이터저장영역에 할당되어 있는 각 메모리뱅크의 메모리어레이에 접속된다. 셀렉터 래치회로(52)의 출력은 상기 입출력버스(2)에 포함되는 신호선(DINBYOTj)를 거쳐 상기 컬럼어드레스신호의 최하위비트가 논리치 "1"인 데이터에 따르는 데이터저장영역에 할당되어 있는 각 메모리뱅크의 메모리어레이에 접속된다.

도 7에는 셀렉터 래치회로와 메모리뱅크의 메모리어레이와의 접속태양이 개략적으로 나타나 있다. 도 7에는 각 메모리뱅크에 1개의 메모리매트(MAT)가 예시되고, 각 메모리매트(MAT)의 메모리어레이(Y0B)는 컬럼어드레스의 최하위비트의 논리치가 "0"인 데이터저장용이고, 메모리어레이(Y0T)는 컬럼어드레스의 최하위비트의 논리치가 "1"인 데이터저장용이다. WAmp는 메모리어레이마다의 라이트앰프이고, 대응하는 데이터입출력회로(DIO0 ∼ DIO3)에 포함되어 있다. YI0WY0T0 ∼ YI0WY0T3, YI0WY0B0 ∼YI0WY0B3는 메모리어레이마다의 라이트앰프(WAmp)의 활성화 제어신호이다.

상기 데이터입력회로(3)의 설명에서 이해되는 바와 같이, DDR - SDRAM1에 있어서, 클럭신호(CLK)에 동기하는 데이터스트로브신호(DQS)의 상승 및 하강의 쌍방에 동기하여 외부로부터 데이터가 입력되지만, DDR - SDRAM1의 내부의 기록동작은 클럭신호(CLK)의 주기를 최소단위로서 행해진다. 특히 상세한 설명은 생략하지만, 데이터판독동작에 관해서도 SDRAM의 내부동작 타이밍과 외부로의 출력동작 타이밍과의 관계는 동일하다.

《DDR - SDRAM의 제어회로》

도 8에는 DDR - SDRAM의 제어회로(12)의 전단, 도 9에는 동일하게 제어회로(12)의 후단의 상세한 일예를 라이트제어계를 주체로 하여 나타낸다.

도 8의 CLK입력버퍼(60), 커맨드계 입력버퍼(61) 및 DQS입력버퍼(40)는 상기 SSTL사양의 차동입력버퍼이다. DQS입력버퍼(40)는 도 5에 예시하는 바와 같이, CLK입력버퍼(60)는 CLK, CLKb를 차동입력으로 하는 차동증폭회로를 초단의 차동입력버 퍼로서 구비하여, 동작전원의 투입에 의해 활성화되고, 파워다운모드의 지시에 응답하여 비활성화된다. 커맨드계 입력버퍼(61)는 도 4의 차동입력버퍼와 동일하게 구성되지만, 동작전원의 투입에 의해 활성화되고 파워다운 모드의 지시에 응답하여 비활성화된다.

CLK입력버퍼(60)의 출력은 1쇼트펄스 발생회로(62)에 공급되고, 이것에 의해 각종 내부클럭신호(ACLKB, BCLKB, CCLKB, DCLKB)가 생성된다.

커맨드계 입력버퍼(61)에 입력된 각종 신호(CSb, RASb, CASb, WEb)는 커맨드 디코드회로(63)에서 디코드되고, 상술한 동작모드에 따른 내부제어신호가 생성된다. ACTi는 뱅크액티브커맨드에 의해 뱅크액티브가 지시된 때, 뱅크선택신호로 선택되어 있는 뱅크를 활성화하는 제어신호이다. 서픽스 i는 뱅크번호를 의미한다. 서픽스 i의 의미는 다른 신호도 마찬가지로 한다. WT, WTY는 라이트커맨드에 의한 기록동작의 지시에 응답하여 활성화된다. WTY는 WT에 비하여 활성화타이밍이 빠르다. 신호(WTL2)는 시프트레지스터(64A)에 의해 신호(WT)를 지연시킨 신호이다. RD는 리드커맨드에 의해 리드동작이 지시된 때 활성화된다. PREi는 상기 프리차지커맨드에 의해 프리차지가 지시된 때, 뱅크선택신호로 선택되어 있는 뱅크를 활성화하는 제어신호이다.

RWWi는 기록동작이 지시된 때의 컬럼선택계 기준제어신호이고, 메모리뱅크 마다의 신호로 된다. 기록동작에 있어서 컬럼선택타이밍은 라이트커맨드의 지시로부터 2클럭 사이클 후로 되어 있으므로, 신호(RWWi)는 시프트레지스터회로(64B)에서 지연되고, 지연된 신호(RWW2i)로부터 내부클럭신호(BCLKB)에 동기한 원쇼트펄스 의 신호(RWi)가 원쇼트펄스 발생회로(64C)로부터 출력된다.

상기 커맨드디코드회로(63)에 의한 디코드결과는 도 9에 모드스테이트회로(66)의 각종 플래그(flag)(RSFF)에 반영된다. 플래그는 세트·리세트형의 플립플롭으로 이루어지고, S는 세트단자, R은 리세트단자를 의미한다. BAi(i = 0 ∼ 3)는 액티브한 상태가 지시되어 있는 메모리뱅크를 나타낸다. BEND는 버스트동작의 종료를 나타내는 신호이고, BBi는 버스트기록동작중인 것을 나타내는 신호이다. 신호(BWTY, BDRY, BBYi)는 신호(BWT, BRD, BBNi)를 클럭신호(BCLKB)에 동기하여 래치한 신호이다. 상기 신호(BBi)를 기초로 생성되는 컬럼스테이트신호(BBYi)에 의거하여 라이트펄스 발생회로(67)가 뱅크별로 메모리어레이의 상기 선택신호(YI0WY0T0∼YI0WY0T3, YI0WY0B0∼YI0WY0B3)를 생성한다. 라이트클럭(DICLK)은 신호(RWWSTOR)를 클럭신호(DCLKB)에 동기하여 래치한 신호이다.

도 10에는 컬럼어드레스 입력계의 블럭도를 나타낸다. 어드레스버퍼(5)는 상기 SSTL사양의 차동입력버퍼이다. 어드레스버퍼(5)는 도 4의 차동입력버퍼와 동일하게 구성되지만, 동작전원의 투입에 의해 활성화되고, 파워다운모드의 지시에 응답하여 비활성화된다. 컬럼어드레스래치(7)는 마스터·슬레이브형의 래치회로(70), 시프트레지스터회로(71) 및 멀티플렉서(72)를 가진다. 메모리셀에 대한 기록을 기록커맨드에 의한 기록동작의 지시로부터 클럭신호(CLK)의 2사이클 이후로 하기 때문에, 기록동작이 지시되어 있는 경우에는 시프트레지스터회로(71)에서 지연시킨 어드레스신호가 멀티플렉서(72)에서 선택된다. 판독동작이 지시되어 있는 경우에 는 멀티플렉서(72)는 래치회로(70)의 출력을 직접 선택한다. 컬럼어드레스카운터(10)는 YCLK에 동기하여 인크리멘트동작을 행한다. 버스트엔드검출회로(73)는 래치회로(70)에 프리세트된 버스트스타트 어드레스에 대하여 컬럼어드레스 카운터(10)의 출력어드레스가 버스트수에 도달했을 때, 버스트엔드신호(BEND)를 어서트한다.

상기 래치회로(70)와는 별도로 스타트어드레스 래치회로(74)를 가지고, 컬럼어드레스의 최하위 비트(AY0)를 유지한다. 이것에 유지된 신호(CAY0W)의 논리치에 따른 선택신호(DICY0)가 상기 클럭신호(DICLK)에 동기하여 원쇼트펄스 생성회로(75)에서 생성된다.

여기서 제어회로(12)에서의 데이터기록을 위한 구성을 정리하여 설명한다. 기록커맨드에 의해 기록동작이 지시되고, 신호(WTY)가 펄스변화되면, 클럭(BCLKB)에 동기하여 그 신호(WTY)가 래치회로(65A)에 래치되어, 데이터입력버퍼(30)의 이네이블신호(DIE)가 하이레벨로 어서트된다. 이후, 데이터스트로브신호(DSQ)에 동기하여 공급되는 기록데이터는 도 8에 예시되는 바와 같이, 입력버퍼(40)로부터 출력되는 신호(DSCLKT, DSCLKB)에 동기하여 래치회로(50)에 입력된다. 래치회로(50)로부터 병렬로 출력된 데이터를 입력하는 상기 셀렉터 래치회로(51, 52)(도 6 참조)의 선택동작 및 래치동작을 제어하는 타이밍신호(DICLK)는 도 9의 라이트계 디코드회로(65B)에서 생성된다. 셀렉터 래치회로(51, 52)로부터 상기 타이밍신호(DICLK)에 동기하여 입출력버스(2)에 공급되는 데이터의 기록어드레스 제어를 위한 컬럼클럭신호(YCLK)가 도 8의 커맨드디코드회로(63)내의 디코드로직(65C)으로부터 출력된다. 이 컬럼클럭신호(YCLK)에 동기하여 기록데이터가 컬럼어드레스에 기록되어 간다. 버스트수(數) 분의 기록데이터의 어드레스 카운트 동작의 종료는 도 10의 버스트엔드검출회로(73)에서 검출되고, 버스트엔드신호(BEND)가 펄스변화된다. 이 변화는 버스트기록의 최후의 기록컬럼어드레스의 발생이 확정하는 상태이며, 컬럼어드레스계 동작상 기록동작의 종료와 등가이다. 이 변화에 동기하여 도 9의 모드스테이트회로(66)로부터 출력되는 신호(BWT)가 네게이트되고, 이것을 받는 래치회로(65A)는 데이터입력버퍼(30)의 이네이블신호(DIE)를 네게이트한다. 이것에 의해 차동입력버퍼(30)는 그 파워스위치 MOS트랜지스터(Mn5)(도 4 참조)가 오프상태로 되어 비활성화된다.
여기서, 상기 네게이트는 제어 신호가, 제어 대상이 되는 회로를 비활성화시키는 레벨로 변화되는 것을 의미한다.

《DDR - SDRAM의 기록동작 타이밍》

도 11에는 DDR - SDRAM1에서의 버스트 수4의 기록동작 타이밍이 예시되어 있다.

시각(t0)에 클럭신호(CLK)에 동기하여 로우어드레스스트로브·뱅크액티브커맨드(뱅크액티브커맨드(Active))가 발행되고, 로우어드레스신호(X-Add)가 공급된다. 이 뱅크액티브커맨드에 의해, 선택된 메모리뱅크의 신호(ACTi)가 펄스변화되어, 신호(BAi)가 어서트된다. 특히 도시하지 않지만, 이것에 의해, 선택된 메모리뱅크에 있어서 로우어드레스신호에 따르는 워드선이 선택되고, 당해 워드선에 선택단자가 접속된 메모리셀의 기억정보가 각각의 상보 비트선으로 판독되어 센스앰프로 증폭된다.

시각(t1)에 클럭신호(CLK)에 동기하여 컬럼어드레스·라이트커맨드(Write)가 발행되고, 컬럼어드레스신호(Y-Add)가 공급된다. 이 컬럼어드레스·라이트커맨드에 의해 순차 신호(WTY, WT, RWWi)가 펄스변화되고, 차동입력버퍼(30)의 이네이블제어신호(DIE)가 하이레벨로 어서트되며(시각(t2)), 이것에 의해 차동입력버퍼(30)는 비활성상태로부터 활성상태로 된다.

이때, 데이터스트로브신호(DQS)는 시각(t1)의 다음의 클럭신호(CLK)의 상승에지에 대하여 ±0.25Tck의 허용오차의 범위내에서 상승변화되고, 예컨대 DQS의 상승 및 하강의 각 변화에 동기하여 기록데이터(D1, D2, D3, D4)가 공급된다. Tck는 클럭신호에 주기이다.

기록데이터(D1)가 공급되어 온때, 차동입력버퍼(30)는 이미 활성화되어 있고, 순차 공급되어 오는 데이터(D1 ∼ D4)는 입력버퍼(40)로부터 출력되는 신호(DSCLKT, DSCLKB)에 동기하여, 래치회로(50)에 입력된다. 래치회로(50)는 시각(t3)에 D1, D2를 병렬화하여 출력하고, 시각(t4)에 D3, D4를 병렬화하여 출력한다. 병렬출력된 데이터에 대하여 타이밍신호(DICLK)의 최초의 변화(시각(t2a))에 동기하여 신호(DICY0)의 논리치에 따라서 상기 셀렉터 래치회로(51, 52)(도 6 참조)에 의한 입력선택의 판정이 행해지고, 그 판정결과에 따라서 그 후의 타이밍신호(DICLK)의 변화(시각(t3a, t4a))에 동기하여 기록데이터가 셀렉터래치회로(51, 52)로부터 입출력버스(2)(DINBY0Bj, DINBY0Tj)에 공급된다.

입출력버스(2)에 공급된 기록데이터에 대한 메모리셀로의 기록동작은 시각(t3a)의 후가 되어, 컬럼클럭신호(YCLK)에 동기하여(시각(t3b)) 데이터(D1, D2)기록용의 컬럼어드레스신호(CAa)가 컬럼어드레스카운터(10)로부터 출력된다. 컬 럼클럭신호(YCLK)의 다음으로 펄스변화에 동기하여(시각(t4b)) 데이터(D3, D4) 기록용의 컬럼어드레스신호(CAa)가 컬럼어드레스카운터(10)로부터 출력된다. 이것에 의해 데이터(D1, D2 및 D3, D4)가 소정의 메모리셀에 기록된다.

버스트수분의 기록데이터의 어드레스카운트 동작의 종료는 버스트 엔드 검출회로(73)에서 검출되고, 버스트엔드신호(BEND)가 시각(t5)에 펄스변화된다. 이 변화는 버스트기록의 최후의 기록 컬럼어드레스의 발생이 확정하는 상태이고, 컬럼어드레스계 동작상 기록동작의 종료와 등가이므로, 이 변화에 동기하여 도 9의 모드스테이트회로(66)로부터 출력되는 신호(BWT)가 네게이트되며, 이것을 받는 래치회로(65A)는 데이터입력 버퍼(30)의 이네이블신호(DIE)를 네게이트한다. 이것에 의해 차동입력버퍼(30)는 비활성상태로 된다.

도 12에는 도 11의 비교예로서 SDR-SDRAM의 기록동작 타이밍이 나타나 있다. SDR-SDRAM은 클럭신호(CLK)에 동기하여 컬럼 어드레스·라이트커맨드와 함께 기록데이터도 공급된다. 이 때문에, 라이트커맨드에 의한 기록동작의 지시의 후에 데이터입력버퍼를 활성화하고 있던 것에서는 적절하지 않다. 이 때문에, 뱅크액티브커맨드에 의한 로우어드레스계 동작의 지시(신호(ACTi)의 펄스변화)에 동기하여, 데이터입력버퍼의 이네이블신호(DIOFF)가 로레벨로 어서트되고, 이것에 의해 데이터입력버퍼가 활성화된다. 이 상태는, 다음으로 프리차지커맨드(Pre)에 의해 프리차지동작이 지시되기(신호(PREi)의 펄스변화)까지 유지된다. 따라서, 뱅크액티브의 후에 라이트커맨드에 의한 기록이 지시되기까지, 또 라이트동작이 끝나 프리차지 동작이 지시되기까지, 또한 뱅크액티브의 후에 리드커맨드 밖에 발행되지 않아 라 이트커맨드가 발행되지 않을 때, 데이터입력버퍼는 동작이 필요가 없으므로, 그 동안 데이터입력버퍼가 계속 활성화됨으로써 쓸데없는 전력이 소비된다. 이와 같은 데이터입력버퍼의 활성화 제어를 DDR-SDRAM1에 그대로 적용하면, 데이터입력버퍼의 SSTL인터페이스 사양 때문에, 도 1의 DDR-SDRAM1과는 비교가 되지 않을 만큼 많은 전력이 쓸데없이 소비될 것이 예상된다.

도 13에는 본 발명을 어드레스 입력버퍼에 적용하는 경우의 동작타이밍차트를 나타낸다. 도 13의 예는, 도 1의 DDR-SDRAM의 어드레스 입력타이밍이 커맨드입력으로부터 클럭신호(CLK)의 1사이클분 지연되는 사양을 상정한 것이다. 즉, 도 13에 예시되는 바와 같이, 뱅크액티브커맨드(Active)의 후, 클럭신호(CLK)가 1사이클 지연되어 로우어드레스 스트로브의 타이밍으로 되고, 로우어드레스신호(X-Add)가 공급되며, 컬럼어드레스·라이트커맨드(Write)의 후, 클럭신호(CLK)가 1사이클 지연되어 컬럼어드레스 스트로브의 타이밍으로 되고, 컬럼어드레스신호(Y-Add)가 공급된다. 이때, 뱅크액티브의 지시에 의해 신호(ACTi)가 펄스변화되는 것에 동기하여, 또한 라이트커맨드에 의한 라이트동작의 지시에 의해 신호(WT)가 펄스변화되는 것에 동기하여, 또 도시는 하지 않지만, 컬럼어드레스·리드커맨드에 의한 리드동작의 지시에 의해 리드신호가 펄스변화되는 것에 동기하여, 각각 어드레스 입력버퍼의 활성화 제어신호(AIE)를 어서트하여 어드레스 입력버퍼를 활성화한다. 어드레스 입력버퍼의 비활성화는, 어드레스 입력버퍼에 의한 어드레스 입력동작이 완료되는 타이밍을 기다려 행하면 되고, 예컨대 컬럼계 클럭신호(CCLKB)의 소정의 변화에 동기시키면 된다.

어드레스 입력버퍼에 대해서도 동작의 지시 후에 활성화하는 제어를 행하면, SSTL사양의 어드레스 입력버퍼에서 소비되는 전력을 저감할 수 있다.

이상 본 발명자에 의해 이루어진 발명을 실시형태에 기초하여 구체적으로 설명하였지만, 본 발명은 그것에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능한 것은 말할 것도 없다.

예컨대, 동작이 지시된 후에 활성화제어되는 입력버퍼는, 데이터 및 어드레스의 입력버퍼에 한정되지 않고, 그 외의 제어신호의 입력버퍼라도 좋다. 또한, SSTL사양의 입력버퍼는 도 4 및 도 5에서 설명한 차동입력버퍼에 한정되지 않으며 적절히 변경가능하다. 또한, 데이터입력버퍼의 이네이블 제어신호(DIE)를 생성하기 위한 제어논리 또는 그것을 생성하기 위한 중간신호의 생성논리는 상기에 한정되지 않으며, 적절하게 변경가능하다. 또, SDRAM의 데이터입출력단자의 수는 16비트에 한정되지 않으며, 8비트, 4비트 등이라도 좋다. 또한, SDRAM의 메모리뱅크의 수, 메모리뱅크의 메모리매트 및 메모리어레이의 구성도 상기에 한정되지 않으며 적절히 변경가능하다.

이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용분야인 DDR-SDRAM에 적용한 경우에 대하여 설명하였지만, 본 발명은 그것에 한정되지 않고, 예컨대 DDR-SDRAM을 온칩한 마이크로컴퓨터나 시스템 LSI 또는 엑셀러레이터 등으로 불리는 반도체 장치에도 널리 적용할 수 있다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설 명하면 다음과 같다.

즉, 메모리부로의 기록데이터를 입력 가능한 데이터입력버퍼를 가지는 반도체 장치에 있어서, 상기 메모리부에 대한 기록동작의 지시를 받은 후에, 데이터입력버퍼를 비활성상태로부터 활성상태로 변화시킨다. 상기 데이터입력버퍼는, 예컨대 SSTL규격에 준거한 인터페이스 사양을 가지는 차동입력버퍼이고, 그 활성상태에 있어서 관통전류를 흐르게 하며, 소진폭신호의 미소한 변화에도 즉시 추종하여 신호를 입력한다. 그와 같은 입력버퍼는 상기 메모리부에 대한 기록동작의 지시를 받고 비로소 활성상태로 되므로, 기록동작이 지시되기 전에 미리 데이터입력버퍼가 활성상태로 되어 소비되는 쓸데없는 소비전력을 저감할 수 있다.

상기 반도체 장치의 적절한 예인 SDRAM의 경우, 뱅크액티브 커맨드나 리드커맨드에 의한 지시로는 데이터입력버퍼를 활성화하지 않으므로, 뱅크액티브의 후, 전혀 라이트커맨드가 지시되지 않으면, 데이터입력버퍼에서는 어떠한 쓸데없는 전력소비는 행해지지 않는다.

상기 데이터입력버퍼와 동일한 관점에 있는 입력버퍼제어를 어드레스 입력버퍼 등에도 적용할 수 있다. 상기 뱅크액티브커맨드, 상기 리드커맨드 또는 상기 라이트커맨드를 받아들인 후에, 상기 어드레스 입력버퍼를 비활성상태로부터 활성상태로 변화시키고, 그후 상기 클럭신호에 동기하는 일정 사이클 기간의 경과를 기다려 어드레스 입력버퍼를 활성상태로부터 비활성상태로 변화시킨다.

이상으로부터, 데이터입력버퍼 등의 외부 인터페이스 버퍼에 의한 전력소비를 저감가능한 반도체 장치를 제공할 수 있다.

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데이터 단자에 접속된 제1 입력버퍼를 구비하고, 상기 제1 입력버퍼는, 라이트커맨드가 입력된 경우에 활성화되고, 라이트커맨드가 입력된 다음 소정의 사이클 후에 비활성화되는 것을 특징으로 하는 반도체 장치.
데이터 단자와,

상기 데이터 단자에 접속된 제1 입력버퍼와,

상기 데이터 단자에 입력된 데이터가 기록되는 복수의 메모리셀과,

상기 복수의 메모리셀로의 기록동작을 지시하는 라이트커맨드가 입력된 것을 검출하는 커맨드 디코드회로를 구비하는 반도체 장치에 있어서,

상기 반도체장치는, 상기 라이트 커맨드가 입력된 후에, 상기 데이터 단자에 연결한 제1 소정 수의 데이터가 입력되는 버스트 동작이 가능하고, 상기 버스트 동작이 종료한 것을 검출하여, 버스트 종료신호를 출력하는 검출회로를 더 포함하고,

상기 제1 입력버퍼는, 상기 커맨드디코드회로에 있어서, 상기 라이트커맨드가 입력된 것을 검출한 경우에 활성화되고, 상기 버스트 종료신호에 의거하여 비활성화 되는 것을 특징으로 하는 반도체 장치.
제 19항에 있어서,

상기 반도체 장치는, 상기 버스트 동작에 있어서, 외부에서 입력된 컬럼 어드레스에 기초하여 상기 제1 소정 수의 컬럼 어드레스를 순차 생성하는 컬럼 어드레스 카운터를 더 구비하고,

상기 검출회로는, 상기 외부에서 입력된 컬럼 어드레스와, 상기 컬럼 어드레스 카운터가 생성한 컬럼 어드레스를 비교하는 것에 의하여 버스트 동작의 종료를 검출하는 것을 특징으로 하는 반도체 장치.
제 19항에 있어서,

상기 반도체 장치는, 상기 제1 입력버퍼의 활성화·비활성화를 제어하기 위한 제어신호를 출력하는 제어회로를 더 구비하고,

상기 제1 입력버퍼는, 제1 차동증폭회로를 갖고,

상기 제1 차동증폭회로는, 소스·드레인 경로가 상기 제1 차동증폭회로의 전류경로에 설치되는 제1 MOS트랜지스터를 포함하고,

상기 제1 MOS트랜지스터의 게이트에는, 상기 제어신호가 입력되고,

상기 제어회로는, 상기 제1 입력버퍼를 활성화하는 경우에, 상기 제1 MOS트랜지스터가 온 상태가 되도록 상기 제어신호를 변화시키고, 상기 제1 입력버퍼를 비활성화하는 경우에, 상기 제1 MOS트랜지스터가 오프 상태가 되도록 상기 제어신호를 변화시키는 것을 특징으로 하는 반도체 장치.
제 21항에 있어서,

상기 제1 입력버퍼는, 상기 제1 차동증폭회로의 출력노드에 접속되는 제2 MOS트랜지스터를 갖고,

상기 제2 MOS트랜지스터는, 상기 제어신호가 상기 제2 MOS트랜지스터가 오프 상태에 대응하는 레벨로 되어 있는 경우에, 상기 출력노드에 제1 전위를 공급하는 것을 특징으로 하는 반도체 장치.
제 19항 내지 제 22항 중 어느 한 항에 있어서,

상기 반도체 장치는, 상기 제1 소정 수를 외부에서 설치가능한 모드 레지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
제 19항 내지 제 22항 중 어느 한 항에 있어서,

상기 반도체장치는, 데이터 스트로브 신호가 입력되는 데이터 스트로브 단자 및 클럭신호가 입력되는 클럭단자를 더 구비하고,

상기 데이터 단자에 입력될 데이터는 상기 데이터 스트로브 신호에 기초하여 입력되고,

상기 복수의 메모리셀로의 기록동작은, 상기 클럭신호에 의거하여 동작하는 것을 특징으로 하는 반도체 장치.
제24항에 있어서,

상기 반도체 장치는, 상기 데이터 스트로브 단자에 접속되는 제2 입력버퍼를 더 구비하고,

상기, 제2 입력 버퍼는, 상기 커맨드 디코드회로에 있어서, 상기 라이트 커맨드가 입력된 것을 검출한 경우에 활성화 되고, 상기 버스트 종료신호에 의거하여 비활성화되는 것을 특징으로 하는 반도체 장치.
제 25항에 있어서,

상기 제2 입력 버퍼는, 제2 차동증폭회로를 더 갖고,

상기 제2 차동증폭회로는, 소스·드레인 경로가 상기 제2 차동증폭회로의 전류경로에 설치되는 제3 MOS트랜지스터를 포함하고,

상기 제3 MOS트랜지스터의 게이트에는, 상기 제어신호가 입력되고,

상기 제어회로는, 상기 제1 입력버퍼를 활성화하는 경우에, 상기 제3 MOS트랜지스터가 온 상태로 되도록 상기 제어신호를 변화시키고, 상기 제1 입력버퍼를 비활성화하는 경우에, 상기 제3 MOS트랜지스터가 오프 상태로 되도록 상기 제어신호를 변화시키는 것을 특징으로 하는 반도체 장치.
제 26항에 있어서,

상기 제2 입력버퍼는, 제3 차동증폭회로를 더 갖고,

상기 제3 차동증폭회로는, 상기 제2 차동증폭회로가 출력하는 신호의 상보신호를 출력하는 것을 특징으로 하는 반도체 장치.
제 24항에 있어서,

상기 제1 입력버퍼는, 상기 제1 차동증폭회로에 접속된 제1 래치회로 및 상기 제1 래치 회로에 접속된 제2 래치회로를 더 갖고,

상기 제1 래치회로는, 상기 데이터 스트로브신호에 의거하여 동작하고, 상기 제2 래치는, 상기 클럭신호에 의거하여 동작하는 것을 특징으로 하는 반도체 장치.
제 19항 내지 제 22항 중 어느 한 항에 있어서,

상기 반도체장치는, 입력신호에 응답해서 동작상태를 나타내는 신호를 유지하는 수단을 더 구비하고, 상기 신호를 유지하는 수단은, 상기 커맨드 디코드회로로부터, 상기 라이트커맨드가 검출된 것을 나타내는 신호가 입력된 경우에 출력신호가 변화되고, 상기 버스트 종료 신호가 입력된 경우에 출력신호가 변화되며, 상기 라이트커맨드가 검출된 것을 나타내는 신호가 입력된 후부터 상기 버스트 종료 신호가 입력될때 까지 신호레벨을 유지하는 것을 특징으로 하는 반도체 장치.
제 19항 내지 제 22항 중 어느 한 항에 있어서,

상기 반도체장치는, DDR SDRAM인 것을 특징으로 하는 반도체 장치.
데이터 단자와,

상기 데이터 단자에 접속된 제1 입력버퍼와,

상기 데이터 단자에서 입력된 데이터가 기록되는 복수의 메모리셀과,

상기 제1 입력버퍼에 접속되는 제어회로를 구비하는 반도체 장치에 있어서,

상기 반도체 장치는, 외부에서 라이트커맨드가 입력되는 경우에, 데이터 단자에 소정 수 연속하여 입력되는 데이터를 상기 복수의 메모리셀에 기록하는 버스트 동작이 가능하고,

상기 제어회로는, 상기 제1 입력버퍼의 동작을 제어하기 위한 제어신호를 출력하고,

상기 제어신호는, 상기 외부에서 입력되는 커맨드가 라이트커맨드인 경우에, 상기 제1 입력버퍼를 활성화하기 위해 신호 레벨이 변화되어 상기 신호 레벨을 유지하고, 상기 버스트 동작이 종료되는 것을 검출한 경우에, 상기 제1 입력버퍼를 비활성화하기 위한 상기 신호 레벨과는 다른 신호 레벨로 변화되는 것을 특징으로하는 반도체 장치.
제 31항에 있어서,

상기 제어회로는, 커맨드 디코드회로를 갖고,

상기 커맨드 디코드회로는, 외부에서 공급되는 커맨드가 라이트커맨드인 것을 검출하는 것을 특징으로 하는 반도체 장치.
제 31항에 있어서,

상기 제어회로는, 상기 버스트 동작이 종료한 것을 검출하고, 버스트 종료신호를 출력하는 검출회로를 갖는 것을 특징으로 하는 반도체 장치.
제 31항에 있어서,

상기 제어회로는, 외부에서 공급되는 커맨드가 라이트커맨드인 것을 검출하기 위한 커맨드 디코드회로와, 상기 버스트 동작이 종료한 것을 검출하고, 버스트 종료신호를 출력하는 검출회로와, 상기 커맨드 디코드회로로부터, 상기 라이트 커맨드가 검출된 것을 나타내는 신호가 입력된 경우에 출력신호가 변화되고, 상기 버스트 종료신호가 입력된 경우에 출력신호가 변화되며, 상기 라이트 커맨드가 검출된 것을 나타내는 신호가 입력된 후부터 상기 버스트 종료신호가 입력될 때까지 신호 레벨을 유지하는 수단을 갖는 것을 특징으로 하는 반도체 장치.
제 33항 또는 제 34항에 있어서,

상기 반도체장치는, 상기 버스트 동작에 있어서, 외부에서 입력된 컬럼 어드레스에 의거하여 상기 소정 수의 컬럼어드레스를 순차 생성하는 컬럼 어드레스 카운터를 더 구비하고,

상기 검출회로는, 상기 외부에서 입력된 컬럼 어드레스와, 상기 컬럼 어드레스 카운터가 생성한 컬럼 어드레스를 비교하는 것에 의하여 상기 버스트 동작의 종료를 검출하는 것을 특징으로 하는 반도체 장치.
제 31항에 있어서,

상기 제1 입력 버퍼는, 제1 차동증폭회로를 갖고,

상기 제1 차동증폭회로는 소스·드레인 경로가 상기 제1 차동증폭회로의 전류경로로 되는 제1 MOS트랜지스터를 포함하고,

상기 제1 MOS트랜지스터의 게이트에는, 상기 제어회로가 입력되는 것을 특징으로 하는 반도체장치.
제 36항에 있어서,

상기 제1 입력버퍼는 상기 제1 차동증폭회로의 출력노드에 접속되는 제2 MOS트랜지스터를 갖고,

상기 제2 MOS트랜지스터는, 상기 제어신호가 상기 제2 MOS트랜지스터가 오프 상태에 대응하는 레벨로 되어 있는 경우에, 상기 출력노드에 제1 전위를 공급하는 것을 특징으로 하는 반도체 장치.
제 31항에 있어서,

상기 반도체 장치는, 데이터 스트로브 신호가 입력되는 데이터 스트로브 단자와, 상기 데이터 스트로브 단자에 접속되는 제2 입력버퍼를 더 구비하고,

상기 데이터 단자에 입력되는 데이터는, 상기 데이터 스트로브 신호에 기초하여 입력되고,

상기 제2 입력 버퍼는, 상기 제어신호가 제1 신호 레벨로 되는 경우에 활성화되고, 상기 제어신호가 상기 제1 신호 레벨과는 다른 제2 신호 레벨로 되는 경우에 비활성화되는 것을 특징으로 하는 반도체장치.
제 38항에 있어서,

상기 제2 입력버퍼는, 제2 차동증폭회로를 갖고,

상기 제2 차동증폭회로는, 소스·드레인 경로가 상기 제2차동증폭회로의 전류경로에 설치되는 제3 MOS트랜지스터를 포함하고,

상기 제3 MOS트랜지스터의 게이트에는, 상기 제어신호가 입력되는 것을 특징으로 하는 반도체 장치.
제 39항에 있어서,

상기 제2 입력버퍼는, 제3 차동증폭회로를 갖고,

상기 제3 차동증폭회로는, 소스·드레인 경로가 상기 제3 차동증폭회로의 전류경로에 설치되는 제4 MOS트랜지스터를 포함하고,

상기 제4 MOS트랜지스터의 게이트에는, 상기 제어신호가 입력되는 것을 특징으로 하는 반도체 장치.
제 31항에 있어서,

상기 반도체장치는, 상기 소정 수가 설정 가능한 모드 레지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
제 31항에 있어서,

상기 반도체 장치는, DDR SDRAM인 것을 특징으로 하는 반도체 장치.