JP3631160B2 - 半導体装置およびそれを備えた表示装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびそれを備えた表示装置に関し、特に、表示装置におけるビデオ信号の取り込みなどに用いられる半導体装置およびそれを備えた表示装置に関する。
【０００２】
【従来の技術】
従来、低振幅信号をある起動信号によって取り込むとともに、信号電圧のレベル変換とそのデータを保持する機能を持つ回路が知られている。このような回路は、たとえば、メモリにおいては、アドレスやデータの取り込みを行うとともに、そのデータを保持しておく回路として使用される。また、このような回路は、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置におけるビデオ信号の取り込みとデータの保持などにも用いられる。本明細書においては、ＬＣＤのビデオ信号の取り込みおよびデータの保持を行うための回路に例をとって説明する。
【０００３】
近年、ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いたＬＣＤの需要が増大している。それに伴って、ＬＣＤシステムの低消費電力化とデジタルインターフェース化が要求されてきている。
【０００４】
このうち、低消費電力化を行うためには、電源回路関係の高効率化と駆動電圧の低電圧化を行う必要がある。ポリシリコンＴＦＴは、非晶質シリコンＴＦＴに比べて高性能であるため、ＬＣＤに応用され、小型のＬＣＤパネルを中心に実用化されている。しかし、ポリシリコンＴＦＴは、非晶質シリコンＴＦＴに比べると高性能であるが、シリコン基板の表面に形成した単結晶シリコントランジスタに比べると性能が劣る。このため、動作電圧が３Ｖ程度の単結晶シリコントランジスタと同程度の駆動電流を得るためには、ポリシリコンＴＦＴでは、１２〜１５Ｖの電源電圧が必要である。このため、ＬＣＤの制御ＩＣの電源は３Ｖ程度でありながら、１２〜１５Ｖに電圧変換するレベル変換を行う回路が必要であった。
【０００５】
そこで、従来では、電圧のレベル変換をＬＣＤパネルの内部の回路で行うとともに、ＬＣＤパネルには３Ｖ系の信号のみ入力する方法が採用されている。レベル変換回路をＬＣＤパネルに内蔵することによって、パネル内部の必要な箇所にのみレベル変換した高電圧を印加することが可能であり、それ以外の部分には３Ｖ系の電圧を供給することが可能になる。これにより、低消費電力化を行うことが可能になる。
【０００６】
また、ＬＣＤ（液晶表示装置）では、液晶材料の両端に電圧を印加することにより液晶材料の透過率を変動させることによって明暗を表示させている。この場合、ビデオデータを印加する表示画素の一方の電極とは異なる他方の電極（対極）を交流動作させることによって、ビデオデータの振幅を半分にする対極ＡＣ駆動方式が採用されるようになってきた。これにより、ビデオ信号の低電圧化を図ることができるので、外部ＩＣの低消費電力化とパネル内部の低消費電力化を図ることができる。
【０００７】
上記のような低消費電力化が図られることによって、ポリシリコンＴＦＴの性能に関わる電圧以外のクロック信号やビデオ信号の電圧を低電圧化することが可能となる。
【０００８】
また、従来では、ビデオ信号の低電圧化と、近年のインターネットやデジタル信号技術の急速な発展とによって、扱う信号のデジタル化（デジタルインターフェース化）の要求が増加してきている。特に、ビデオ信号は、アナログ信号であるので、デジタル化の流れからは扱いにくい信号であった。そこで、ビデオデータをデジタル化するために、ＬＣＤパネルの内部にデジタルビデオ信号をアナログビデオ信号に変換するＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を内蔵する技術が提案されている。
【０００９】
上記のような観点から、近年では、ビデオ信号を３Ｖ系のデジタル信号でＬＣＤパネルに入力するとともに、パネル内部でデジタル信号の取り込みや電源電圧のレベル変換が行える回路の開発が始まっている。このような回路は、たとえば、２０００ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅの発表番号ＴＡ１１．５（ｐｐ．１８８−１８９）などに開示されている。
【００１０】
図１０は、上記文献に開示された従来のビデオ信号の取り込み回路の回路構成を示した回路図である。図１０を参照して、従来のデータ取り込み部１０１は、２つのｐチャネルトランジスタＰＴ１０１およびＰＴ１０２と、２つのｎチャネルトランジスタＮＴ１０１およびＮＴ１０２とを含んでいる。ｐチャネルトランジスタＰＴ１０１およびＰＴ１０２のソース端子およびドレイン端子の一方は、スイッチＳＷ３を介して、電源電圧ＶＤＤに接続されている。ｐチャネルトランジスタＰＴ１０１のソース端子およびドレイン端子の他方は、ｎチャネルトランジスタＮＴ１０１のソース端子およびドレイン端子の一方に接続されている。ｎチャネルトランジスタ１０１のソース端子およびドレイン端子の他方は、ＧＮＤに接続されている。ｐチャネルトランジスタＰＴ１０１およびｎチャネルトランジスタＮＴ１０１のゲート端子は、スイッチＳＷ１を介して、データ線（Ｄａｔａ線）に接続されている。
【００１１】
ｐチャネルトランジスタＰＴ１０２のソース端子およびドレイン端子の他方は、ｎチャネルトランジスタＮＴ１０２のソース端子およびドレイン端子の一方に接続されている。ｎチャネルトランジスタＮＴ１０２のソース端子およびドレイン端子の他方は、ＧＮＤに接続されている。ｐチャネルトランジスタＰＴ１０２およびｎチャネルトランジスタＮＴ１０２のゲート端子は、スイッチＳＷ２を介して、反転データ線（／Ｄａｔａ線）に接続されている。
【００１２】
上記した構成を有する従来のデータ取り込み部１０１は、データを判別するデータセンシング機能と、電源のレベル変換を行う機能と、取り込んだデータのラッチを行う機能との３つの機能を有している。また、スイッチＳＷ１およびＳＷ２は、サンプリングパルス（Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）に同期して、オンすることによって、データの取り込みを開始する機能を有する。また、スイッチＳＷ３は、サンプリングパルスに同期して、オフ状態となり、データ取り込み時にデータ取り込み部１０１への電源（ＶＤＤ）からの電荷供給を停止する機能を有する。また、出力段の２つのインバータ回路１３１および１３２は、取り込みデータの波形成形を行うとともに、次段へ信号を伝える機能を有する。
【００１３】
図１１は、図１０に示した従来のビデオ信号のデータ取り込み回路の動作タイミングと動作波形とを示した図である。図１０および図１１を参照して、以下に従来のビデオ信号の取り込み回路の動作について説明する。
【００１４】
まず、図１１に示すように、ＬＣＤの表示パネル自体の動作開始を意味するスタート信号（Ｓｔａｒｔ Ｓｉｇｎａｌ）（図１０には図示せず）がＨレベルになる。これにより、水平駆動回路のスタートを意味するＳＴＨ信号がＨパルスとなる。このＳＴＨ信号の発生によって、水平方向基本クロックであるＨＣＫ１およびＨＣＫ２に同期して、ビデオデータ（Ｄａｔａ，／Ｄａｔａ）の取り込みを行うサンプリングパルスがＨパルスとなる。これにより、スイッチＳＷ１とＳＷ２とがオン状態になるとともに、スイッチＳＷ３がオフ状態となる。このため、データ取り込み部１０１から電源（ＶＤＤ）が切り離された状態で、データ取り込み部１０１へのデータの入力が行われる。
【００１５】
そして、データ取り込み部１０１において、データの判定が行われる。データ取り込み部１０１において、データの判定が終了し、ノードＡおよびノードＢが、Ｄａｔａ，／Ｄａｔａに対応した電圧になったのを見計らって、スイッチＳＷ３がオン状態となる。これにより、データ取り込み部１０１と電源（ＶＤＤ）とが接続されて、取り込みデータの確定、電圧のレベル変換およびデータの保持が行われる。
【００１６】
【発明が解決しようとする課題】
図１０に示した従来のビデオの信号取り込み回路では、データ取り込み時およびデータ判定時に、データ取り込み部１０１が電源（ＶＤＤ：９Ｖ）から切り離されるため、データ取り込み部１０１の回路動作が不安定になる場合がある。この場合には、安定したデータの取り込みおよび判定と、安定したデータの保持とを行うのが困難になる場合があるという問題点があった。また、図１０に示した従来のビデオ信号の取り込み回路では、データ取り込み部１０１が入力データに対して対称な回路構成を有しているため、レイアウトの自由度が小さく、その結果、レイアウト面積を最小化する場合の支障になるという問題点もあった。
【００１７】
この発明は上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、安定したデータの取り込み動作を行うことができるとともに、取り込んだデータを安定して保持することが可能な半導体装置を提供することである。
【００１８】
この発明のもう１つの目的は、上記の半導体装置において、レイアウト面積の最小化に適した半導体装置を提供することである。
【００１９】
この発明のさらにもう１つの目的は、上記の半導体装置において、データの取り込みを高速かつ確実に行うことである。
【００２０】
この発明の他の目的は、上記したような半導体装置を備えた表示装置を提供することである。
【００２１】
【課題を解決するための手段】
請求項１における半導体装置は、所定の振幅のデータ信号を入力するためのデータ入力部と、データ信号を取り込むための同期信号を供給する制御部と、制御部からの同期信号に応答して、所定の振幅のデータ信号を取り込んでデータ信号がＨレベルかＬレベルかを判定するとともに、その判定結果に応じて、所定の振幅のデータ信号をその所定の振幅とは異なる振幅にレベル変換するためのデータ取り込み部と、データ取り込み部とは別個に設けられ、データ取り込み部に取り込んだデータ信号を保持するためのラッチ部とを備えている。そして、データ取り込み部は、少なくともデータ信号の取り込み時およびデータの判定時に電源と接続されており、データ入力部と制御部とデータ取り込み部とをそれぞれ２組含み、ラッチ部を１組含む。
【００２２】
請求項１では、上記のように、少なくともデータ信号の取り込み時およびデータの判定時に、データ取り込み部を実質的に電源と接続することによって、データ信号の取り込み時およびデータの判定時に、回路動作が不安定になることがないので、安定したデータの取り込みおよびデータの判定を行うことができる。また、取り込んだデータ信号を保持するためのラッチ部をデータ取り込み部とは別個に設けることによって、データ取り込み部により取り込んだデータを安定して保持することができる。
【００２３】
また、請求項１では、データ入力部と制御部とデータ取り込み部とをそれぞれ２組含み、ラッチ部を１組含む。請求項１では、このようにデータ取り込み部を２組設けることによって、データ取り込み部が１組である場合に比べて、データ判定の誤りが発生しにくくなるので、データの取り込みおよび判定の安定性を増加させることができる。
【００２５】
請求項２における半導体装置は、所定の振幅のデータ信号を入力するためのデータ入力部と、データ信号を取り込むための同期信号を供給する制御部と、制御部からの同期信号に応答して、所定の振幅のデータ信号を取り込んでデータ信号がＨレベルかＬレベルかを判定するとともに、所定の振幅のデータ信号を所定の振幅とは異なる振幅にレベル変換するためのデータ取り込み部と、データ取り込み部とは別個に設けられ、データ取り込み部に取り込んだデータ信号を保持するためのラッチ部とを備え、データ取り込み部は、少なくともデータ信号の取り込み時およびデータの判定時に電源と接続されており、データ入力部は、データ線と反転データ線とを含み、データ取り込み部は、ソース端子およびドレイン端子の一方が電源に接続されるとともに、他方が第１ノードに電気的に接続され、ゲート端子が制御部に接続される第１ｐチャネルトランジスタと、ソース端子およびドレイン端子の一方が第１ノードに接続されるとともに、他方が反転データ線に電気的に接続され、かつ、ゲート端子がデータ線に電気的に接続される第１ｎチャネルトランジスタとを含む。また、ラッチ部は、第１ノードの電位を反転するための第１インバータ回路と、第１インバータ回路の出力端子に接続された第２ノードと、第１インバータ回路の出力端子および入力端子に接続された第２インバータ回路とを含む。そして、データ線がＬレベルの時には、第１ｐチャネルトランジスタがオン状態になるとともに、第１ｎチャネルトランジスタがオフ状態になることによって、第１ノードがＨレベルの電位になるとともに、第２ノードがＬレベルになる。また、データ線がＨレベルの時には、第１ｐチャネルトランジスタがオン状態になるとともに、第１ｎチャネルトランジスタがオン状態になることによって、第１ノードがＬレベルの電位になるとともに、第２ノードがＨレベルになる。請求項２では、このように構成することによって、容易に安定したデータの取り込みおよび保持を行うことができる。
【００２６】
請求項３における半導体装置は、請求項２の構成において、データ取り込み部は、第１ｐチャネルトランジスタと、第１ノードとの間に配置され、ゲート端子がデータ線に接続される第２ｐチャネルトランジスタをさらに含む。請求項３では、このように第２ｐチャネルトランジスタを設けることによって、データ線がＨレベルの時に、第２ｐチャネルトランジスタの活性化の度合いが低くなる（抵抗が大きく）なるので、第１ｐチャネルトランジスタから第１ノードへの電荷供給が抑制される。これにより、電流が流れすぎて第１ノードがＨレベルになりやすくなるのを防止することができる。このため、データ線がＨレベルの時に、第１ノードをＬレベルになりやすくすることができる。その結果、より回路動作の安定性を向上させることができる。
【００２７】
請求項４における半導体装置は、請求項２または３の構成において、データ取り込み部は、ソース端子およびドレイン端子の一方が電源に接続されるとともに、他方が第１ｎチャネルトランジスタのゲート端子に接続され、ゲート端子が制御部に接続される第３ｐチャネルトランジスタと、ソース端子およびドレイン端子の一方が第３ｐチャネルトランジスタに接続されるとともに、他方がデータ線に電気的に接続され、かつ、ゲート端子がデータ線に電気的に接続される第４ｐチャネルトランジスタとをさらに含む。請求項４では、このように第３および第４ｐチャネルトランジスタを設けることによって、第１ｎチャネルトランジスタのゲート端子への電圧が、電源から供給されるとともに、データ線がＨレベルの時に、第４ｐチャネルトランジスタの活性化の度合いが低くなる（抵抗が大きく）なるので、第１ｎチャネルトランジスタのゲート電位が高くなる。これにより、第１ｎチャネルトランジスタがオンしやすくなる。その結果、データの取り込みを高速かつ確実に行うことができる。
【００２８】
請求項５における半導体装置は、請求項１〜４のいずれかの構成において、制御部は、データ入力部とデータ取り込み部との間に配置され、データの取り込み時に、同期信号に応答してオンする第１スイッチング素子を含む。請求項５では、このように構成することによって、データ取り込み時以外は、データ入力部がデータ取り込み部から切り離されるので、データ入力部を構成するデータ線および反転データ線の負荷バランスを均一にすることができる。
【００２９】
請求項６における表示装置は、請求項１〜５のいずれかに記載の半導体装置を備えている。請求項６では、このように構成することによって、たとえば、表示装置におけるビデオ信号の取り込み回路として請求項１〜５のいずれかに記載の半導体装置を用いれば、安定したデータの取り込みを行うことができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態では、本発明の半導体装置を液晶表示装置（ＬＣＤ）のビデオデータの取り込み回路として用いる場合について説明するが、本発明は、これに限定されるものではない。
【００３１】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置（データ取り込み回路）の回路構成を示した回路図である。図２は、図１に示した第１実施形態の半導体装置の動作タイミングと動作波形とを示した図である。
【００３２】
まず、図１を参照して、この第１実施形態のデータ取り込み回路は、データ取り込み部１と、制御部２と、データラッチ部３とを備えている。なお、データラッチ部３は、本発明の「ラッチ部」の一例である。データ取り込み部１は、データの判定を行うセンシング機能と、電源電圧のレベル変換を行う機能との２つの機能を有している。
【００３３】
そのデータ取り込み部１は、ｐチャネルトランジスタＰＴ１と、ｎチャネルトランジスタＮＴ１との２つのトランジスタを含んでいる。ｐチャネルトランジスタＰＴ１のソース端子およびドレイン端子の一方は、電源電圧ＶＤＤ（９Ｖ）の端子に接続されており、他方は、ノードＮＤ１に接続されている。ｎチャネルトランジスタＮＴ１のソース端子およびドレイン端子の一方は、ノードＮＤ１に接続されており、他方は、反転データ線（／Ｄａｔａ線）に接続されている。ｐチャネルトランジスタＰＴ１のゲート端子は、制御部２に接続されており、ｎチャネルトランジスタＮＴ１のゲート端子は、データ線（Ｄａｔａ線）に接続されている。
【００３４】
なお、ｐチャネルトランジスタＰＴ１は、本発明の「第１ｐチャネルトランジスタ」の一例であり、ｎチャネルトランジスタＮＴ１は、本発明の「第１ｎチャネルトランジスタ」の一例である。また、ノードＮＤ１は、本発明の「第１ノード」の一例である。また、データ線（Ｄａｔａ線）および反転データ線（／Ｄａｔａ線）は、本発明の「データ入力部」の一例である。
【００３５】
また、制御部２は、データ取り込み部１に同期信号（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）を供給する機能を有する。この制御部２は、トランスファゲート２１と、インバータ回路２２とを含む。トランスファゲート２１は、ｐチャネルトランジスタとｎチャネルトランジスタのソース端子およびドレイン端子が互いに接続された構成を有する。インバータ回路２２の入力端子は、同期信号線に接続されており、インバータ回路２２の出力端子は、トランスファゲート２１のｎチャネルトランジスタ側のゲート端子に接続されている。また、トランスファゲート２１のｐチャネルトランジスタ側のゲート端子は、同期信号線に接続されている。
【００３６】
データラッチ部３は、データを保持するための機能を有する。このデータラッチ部３は、インバータ回路３１とインバータ回路３２とを有する。なお、このインバータ回路３１およびインバータ回路３２は、それぞれ、本発明の「第１インバータ回路」および「第２インバータ回路」の一例である。インバータ回路３１の入力端子は、制御部２のトランスファゲート２１を介してデータ取り込み部１のノードＮＤ１に接続されている。インバータ回路３１の出力端子は、ノードＮＤ２に接続されている。このノードＮＤ２は、本発明の「第２ノード」の一例である。また、ノードＮＤ２は、インバータ回路３２の入力端子に接続されており、インバータ回路３２の出力端子は、インバータ回路３１の入力端子に接続されている。
【００３７】
上記のような構成を有する第１実施形態のデータ取り込み回路の動作について、図１および図２を参照して説明する。
【００３８】
まず、ＤａｔａがＨレベル（３Ｖ）で、／ＤａｔａがＬレベル（０Ｖ）のデータである場合、ｎチャネルトランジスタＮＴ１はオン状態にある。このため、ノードＮＤ１にはＬレベルの電位が現れている。この状態で、ＬＣＤの表示パネル自体の動作開始を意味するスタート信号（Ｓｔａｒｔ Ｓｉｇｎａｌ）がＨレベルになることによって、水平駆動回路のスタートを意味するＳＴＨ信号がＨパルスとなる。このＳＴＨ信号の発生によって、水平方向基本クロックであるＨＣＫ１およびＨＣＫ２に同期して、ビデオデータ（Ｄａｔａ，／Ｄａｔａ）の取り込みを行うンプリングサンプリングパルス（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）がＬレベルになる。／Ｓａｍｐｌｉｎｇ ＰｕｌｓｅがＬレベルになると、制御部２からｐチャネルトランジスタＰＴ１に同期信号（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）が与えられる。これにより、ｐチャネルトランジスタＰＴ１からｎチャネルトランジスタＮＴ１に電流が流れる。
【００３９】
この場合、ｐチャネルトランジスタＰＴ１およびｎチャネルトランジスタＮＴ１に電流が流れた場合に、ノードＮＤ１がＬレベルになるように、ｐチャネルトランジスタＰＴ１とｎチャネルトランジスタＮＴ１との抵抗比を設計している。すなわち、ＰＴ１の抵抗をＮＴ１よりも大きくなるように設計している。
【００４０】
上記の場合、ノードＮＤ１がＬレベルであるので、制御部２のトランスファゲート２１を介して、インバータ回路３１の入力端子にはＬレベルが入力される。これにより、ノードＮＤ２は、Ｈレベルになる。そして、このノードＮＤ２のＨレベルがデータラッチ部３によって保持される。
【００４１】
また、ＤａｔａがＬレベル（０Ｖ）で、／ＤａｔａがＨレベル（３Ｖ）のデータである場合、データ取り込み部１のｎチャネルトランジスタＮＴ１はオフ状態である。この場合に、／Ｓａｍｐｌｉｎｇ ＰｕｌｓｅがＬレベルになると、制御部２からデータ取り込み部１のｐチャネルトランジスタＰＴ１のゲート端子に同期信号（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）が供給される。これにより、ｐチャネルトランジスタＰＴ１がオン状態になる。この状態で、ノードＮＤ１のＨレベルは、電源電圧ＶＤＤ（９Ｖ）によってレベル変換されて電圧９Ｖになる。
【００４２】
ノードＮＤ１がＨレベルである場合には、制御部２のトランスファゲート２１を介してインバータ回路３１の入力端子にＨレベルの信号が与えられる。これにより、インバータ回路３１の出力端子に接続されたノードＮＤ２はＬレベルになる。その結果、ノードＮＤ２のＬレベルの信号がデータラッチ部３によって保持される。
【００４３】
第１実施形態では、上記のように、データ信号の取り込み時およびデータ判定時に、データ取り込み部１を電源電圧ＶＤＤと接続するように構成することによって、データ信号の取り込み時およびデータの判定時に、回路動作が不安定になることがないので、安定したデータの取り込みおよびデータの判定を行うことができる。また、取り込んだデータ信号を保持するためのデータラッチ部３をデータ取り込み部１とは別個に設けることによって、データ取り込み部１により取り込んだデータを安定して保持することができる。
【００４４】
また、第１実施形態では、データ入力部（Ｄａｔａ線，／Ｄａｔａ線）からみて、データ取り込み部１を非対称な回路構成とすることによって、図１０に示した従来のデータ入力部からみて対称な回路構成を有する場合に比べて、レイアウトの自由度が大きくなるので、レイアウト面積の最小化を行いやすくすることができる。
【００４５】
（第２実施形態）
図３は、本発明の第２実施形態によるデータ取り込み回路（半導体装置）の回路構成を示した回路図である。図３を参照して、この第２実施形態では、図１に示した第１実施形態のデータ取り込み回路において、データ取り込み部１に、ｐチャネルトランジスタＰＴ２を追加した回路構成である。なお、ｐチャネルトランジスタＰＴ２は、本発明の「第２ｐチャネルトランジスタ」の一例である。第２実施形態のその他の構成は、上記した第１実施形態と同様である。
【００４６】
第２実施形態では、上記のように、ｐチャネルトランジスタＰＴ２をデータ取り込み部１に追加することによって、データ線がＨレベルの時に、ｐチャネルトランジスタＰＴ２の活性化の度合いが低くなる（抵抗が大きく）なるので、ｐチャネルトランジスタＮＴ１からノードＮＤ１への電荷供給が抑制される。これにより、電流が流れすぎてノードＮＤ１がＨレベルになりやすくなるのを防止することができる。このため、データ線がＨレベルの時に、ノードＮＤ１をＬレベルになりやすくすることができる。その結果、より回路動作の安定性を向上させることができる。
【００４７】
（第３実施形態）
図４は、本発明の第３実施形態によるデータ取り込み回路（半導体装置）の回路構成を示した回路図である。図４を参照して、この第３実施形態では、図３に示した第２実施形態の構成において、ｐチャネルトランジスタＰＴ３およびＰＴ４をデータ取り込み部１に追加した例である。なお、ｐチャネルトランジスタＰＴ３は、本発明の「第３ｐチャネルトランジスタ」の一例であり、ｐチャネルトランジスタＰＴ４は、本発明の「第４ｐチャネルトランジスタ」の一例である。第３実施形態のその他の構成は、上記した第２実施形態と同様である。
【００４８】
この第３実施形態では、図４に示すように、ｐチャネルトランジスタＰＴ３のソース端子およびドレイン端子の一方は、電源電圧ＶＤＤの端子に接続されており、他方はｐチャネルトランジスタＰＴ４のソース端子およびドレイン端子の一方に接続されている。ｐチャネルトランジスタＰＴ４のソース端子およびドレイン端子の他方は、ＧＮＤに接続されている。また、ｐチャネルトランジスタＰＴ３とｐチャネルトランジスタＰＴ４との接続部は、ｎチャネルトランジスタＮＴ１のゲート端子に接続されている。ｐチャネルトランジスタＰＴ２およびＰＴ４のゲート端子は、共に、データ線（Ｄａｔａ線）に接続されている。ｐチャネルトランジスタＰＴ３のゲート端子は、制御部２の同期信号線に接続されている。
【００４９】
この第３実施形態では、上記のように、データ取り込み部１に、ｐチャネルトランジスタＰＴ３およびＰＴ４を追加することのによって、ｎチャネルトランジスタＮＴ１のゲート端子への電圧が、電源電圧ＶＤＤ（９Ｖ）から供給されるとともに、データ線がＨレベルの時に、ｐチャネルトランジスタＰＴ４の活性化の度合いが低くなる（抵抗が大きく）なるので、ｎチャネルトランジスタＮＴ１のゲート電位が高くなる。これにより、上記した第１実施形態および第２実施形態に比べて、ｎチャネルトランジスタＮＴ１がオンしやすくなる。その結果、データの取り込みを高速かつ確実に行うことができる。
【００５０】
なお、この第３実施形態では、上記した第１および第２実施形態の場合とサンプリングパルスの極性を変更している。すなわち、サンプリングパルスをＨレベルでアクティブになるようにするとともに、インバータ回路２２を介してｐチャネルトランジスタを駆動するように構成することによって、サンプリングパルスで直接駆動する素子数を減少させることができる。これにより、サンプリングパルスの負荷を軽減することができる。
【００５１】
（第４実施形態）
図５は、本発明の第４実施形態によるデータ取り込み回路（半導体装置）の回路構成を示した回路図である。図５を参照して、この第４実施形態では、図４に示した第３実施形態の構成において、ｐチャネルトランジスタＰＴ４のソース端子およびドレイン端子の他方の端子を、接地電位（ＧＮＤ）からゲート端子と同じデータ線（Ｄａｔａ線）に接続している。
【００５２】
第４実施形態では、このように、ｐチャネルトランジスタＰＴ４のソース端子およびドレイン端子の他方の端子をデータ線（Ｄａｔａ線）に接続することによって、データ線（Ｄａｔａ線）のデータがＨレベルである場合に、ｎチャネルトランジスタＮＴ１のゲート電位が、図４に示した第３実施形態に比べて高い電位となるので、ｎチャネルトランジスタＮＴ１を、第３実施形態よりもさらにオンしやすくすることができる。その結果、データの取り込みをより高速にかつ確実に行うことができる。これにより、低消費電流化を実現することができる。
【００５３】
（第５実施形態）
図６は、本発明の第５実施形態によるデータ取り込み回路（半導体装置）の回路構成を示した回路図である。図６を参照して、この第５実施形態では、図５に示した第４実施形態の構成において、ｐチャネルトランジスタＰＴ２を削除した回路構成である。すなわち、この図６に示した第５実施形態は、図１に示した第１実施形態の回路構成において、ｐチャネルトランジスタＰＴ３およびＰＴ４を追加することによって、ｎチャネルトランジスタＮＴ１のゲート電位を制御する回路構成である。
【００５４】
この第５実施形態では、ｐチャネルトランジスタＰＴ３およびＰＴ４を追加することによって、第３実施形態と同様、ｎチャネルトランジスタＮＴ１のゲート端子への電圧が、電源電圧ＶＤＤ（９Ｖ）から供給されるとともに、データ線がＨレベルの時に、ｐチャネルトランジスタＰＴ４の活性化の度合いが低くなる（抵抗が大きく）なるので、ｎチャネルトランジスタＮＴ１のゲート電位が高くなる。これにより、上記した第１実施形態に比べて、ｎチャネルトランジスタＮＴ１がオンしやすくなる。その結果、データの取り込みを高速かつ確実に行うことができる。
【００５５】
（第６実施形態）
図７は、本発明の第６実施形態によるデータ取り込み回路（半導体装置）の回路構成を示した回路図である。図７を参照して、この第６実施形態では、図５に示した第４実施形態において、制御部２におけるデータ転送機能を削除するとともに、データ入力をｎチャネルトランジスタＮＴ２およびＮＴ３によって制御する回路構成である。つまり、この第６実施形態では、データ取り込み部１およびデータラッチ部３の構成は、図５に示した第４実施形態と同様であり、制御部２の構成のみが異なる。
【００５６】
この第６実施形態では、図７に示すように、制御部２は、サンプリングパルスの信号を反転するためのインバータ回路２２と、データ取り込み部１とデータ入力部（Ｄａｔａ線，／Ｄａｔａ線）との間に配置され、データの取り込み時に、サンプリングパルスに応答してオンするｎチャネルトランジスタＮＴ２およびＮＴ３とを含んでいる。なお、このｎチャネルトランジスタＮＴ２およびＮＴ３は、本発明の「第１スイッチング素子」の一例である。
【００５７】
第６実施形態では、上記のように、制御部２にｎチャネルトランジスタＮＴ２およびＮＴ３を設けることによって、データ取り込み時以外は、データ入力部とデータ取り込み部１とが切り離されるので、データ入力部を構成するデータ線（Ｄａｔａ線）および反転データ線（／Ｄａｔａ線）の負荷バランスを均一にすることができる。
【００５８】
なお、この第６実施形態では、上記した第１〜第５実施形態と同様、データ信号の取り込み時およびデータ判定時に、データ取り込み部１を電源電圧ＶＤＤと接続するように構成することによって、データ信号の取り込み時およびデータの判定時に、回路動作が不安定になることがないので、安定したデータの取り込みおよびデータの判定を行うことができる。また、取り込んだデータ信号を保持するためのデータラッチ部３をデータ取り込み部とは別個に設けることによって、データ取り込み部１により取り込んだデータを安定して保持することができる。
【００５９】
また、第６実施形態では、上記した第１〜第５実施形態と同様、データ入力部（Ｄａｔａ線，／Ｄａｔａ線）からみて、データ取り込み部１を非対称な回路構成とすることによって、図１０に示した従来のデータ入力部からみて対称な回路構成を有する場合に比べて、レイアウトの自由度が大きくなるので、レイアウト面積の最小化を行いやすくすることができる。
【００６０】
また、この第６実施形態では、上記した第２〜第４実施形態と同様、データ取り込み部１のｐチャネルトランジスタＰＴ１と、ｎチャネルトランジスタＮＴ１との間にｐチャネルトランジスタＰＴ２を追加することによって、データ線（Ｄａｔａ線）がＨレベルの時に、ｐチャネルトランジスタＰＴ２の活性化の度合いが低くなる（抵抗が大きく）なるので、ｐチャネルトランジスタＰＴ１からノードＮＤ１への電荷供給が抑制される。これにより、電流が流れすぎてノードＮＤ１がＨレベルになりやすくなるのを防止することができる。このため、データ線がＨレベルの時に、ノードＮＤ１をＬレベルになりやすくすることができる。その結果、より回路動作の安定性を向上させることができる。
【００６１】
また、この第６実施形態では、上記第３〜第５実施形態と同様、データ取り込み部１に、ｎチャネルトランジスタＮＴ１のゲート電位を制御するためのｐチャネルトランジスタＰＴ３およびＰＴ４を設けることによって、ｎチャネルトランジスタＮＴ１のゲート端子への電圧が、電源電圧ＶＤＤ（９Ｖ）から供給されるとともに、データ線がＨレベルの時に、ｐチャネルトランジスタＰＴ４の活性化の度合いが低くなる（抵抗が大きく）なるので、ｎチャネルトランジスタＮＴ１のゲート電位が高くなる。これにより、上記した第１実施形態および第２実施形態に比べて、ｎチャネルトランジスタＮＴ１がオンしやすくなる。その結果、データの取り込みを高速かつ確実に行うことができる。
【００６２】
（第７実施形態）
図８は、本発明の第７実施形態によるデータ取り込み回路（半導体装置）の回路構成を示した回路図である。図８を参照して、この第７実施形態では、図７に示した第６実施形態の構成において、サンプリングパルスの極性を変更した場合の回路構成例である。このように構成することによっても、上記した第６実施形態と同様の効果を得ることができる。
【００６３】
（第８実施形態）
図９は、本発明の第８実施形態によるデータ取り込み回路（半導体装置）の回路構成を示した回路図である。図９を参照して、この第８実施形態では、図７に示した第６実施形態の構成を基本に、データ取り込み部と制御部とを２組用いることもに、データラッチ部を１組用いた回路構成例である。すなわち、この第８実施形態では、同様の構成を有する２つのデータ取り込み部１ａおよび１ｂと、ｎチャネルトランジスタＮＴ２およびＮＴ３を２組含む制御部２と、１組のデータラッチ部３とを備えている。なお、データ取り込み部１ｂにおけるノードＮＤ３およびノードＮＤ４は、それぞれ、本発明の「第１ノード」および「第２ノード」の一例である。
【００６４】
すなわち、第８実施形態では、ＤａｔａがＨレベルである場合には、データ取り込み部１ａのノードＮＤ１はＬレベルになるとともに、ノードＮＤ２はＨレベルになる。この場合、データ取り込み部１ｂのノードＮＤ３はＨレベルになるとともに、ノードＮＤ４はＬレベルになる。このように、ノードＮＤ２とノードＮＤ４とを互いに異なる電位（ＨレベルまたはＬレベル）になるように構成することによって、データ取り込みの安定性を増加させることができる。つまり、２組のデータ取り込み部１ａ、１ｂを設けることによって、データ取り込み部が１組である場合に比べて、データ判定の誤りが発生しにくくなるので、データの取り込みおよび判定の安定性を増加させることができる。これにより、この第８実施形態の回路構成では、電源電圧を下げていった場合やプロセスのバラツキが大きい場合のように回路動作が不安定になりやすい条件下においても、安定した動作を行うことができる。
【００６５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６６】
たとえば、上記第８実施形態では、第６実施形態の回路構成を基本としてデータ取り込み部と制御部を２組、データラッチ部を１組設けた回路構成を示したが、本発明はこれに限らず、他の実施形態（たとえば第５実施形態）の回路構成を基本として、データ取り込み部と制御部とを２組、データラッチ部を１組設けた回路構成にしてもよい。
【００６７】
また、上記実施形態では、本発明の半導体装置を液晶表示装置（ＬＣＤ）におけるビデオ信号の取り込み回路に適用した場合について説明したが、本発明はこれに限らず、本発明の半導体装置を、低振幅信号をある起動信号によって取り込み、信号電圧のレベル変換とそのデータを保持する機能を持つ回路を必要とする部分に広く適用可能である。たとえば、メモリにおけるアドレスやデータの取り込みなどの回路として用いてもよいし、有機ＥＬ表示装置におけるビデオ信号の取り込み回路として用いてもよい。
【００６８】
また、上記実施形態では、データ信号の取り込み時およびデータ判定時に、データ取り込み部１を内部の電源電圧ＶＤＤと接続するように構成したが、外部の電源に接続するようにしてもよい。
【００６９】
【発明の効果】
以上のように、本発明によれば、データの取り込みおよびデータの保持を安定して行うことが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置（データ取り込み回路）の回路構成を示した回路図である。
【図２】図１に示した第１実施形態の半導体装置の動作タイミングと動作波形とを示した図である。
【図３】本発明の第２実施形態による半導体装置（データ取り込み回路）の回路構成を示した回路図である。
【図４】本発明の第３実施形態による半導体装置（データ取り込み回路）の回路構成を示した回路図である。
【図５】本発明の第４実施形態による半導体装置（データ取り込み回路）の回路構成を示した回路図である。
【図６】本発明の第５実施形態による半導体装置（データ取り込み回路）の回路構成を示した回路図である。
【図７】本発明の第６実施形態による半導体装置（データ取り込み回路）の回路構成を示した回路図である。
【図８】本発明の第７実施形態による半導体装置（データ取り込み回路）の回路構成を示した回路図である。
【図９】本発明の第８実施形態による半導体装置（データ取り込み回路）の回路構成を示した回路図である。
【図１０】従来の半導体装置（データ取り込み回路）の回路構成を示した回路図である。
【図１１】図１０に示した従来の半導体装置の動作タイミングと動作波形とを示した図である。
【符号の説明】
１、１ａ、１ｂ データ取り込み部
２ 制御部
３ データラッチ部（ラッチ部）
２１ トランスファゲート
２２ インバータ回路
３１ インバータ回路（第１インバータ回路）
３２ インバータ回路（第２インバータ回路）
ＰＴ１ ｐチャネルトランジスタ（第１ｐチャネルトランジスタ）
ＰＴ２ ｐチャネルトランジスタ（第２ｐチャネルトランジスタ）
ＰＴ３ ｐチャネルトランジスタ（第３ｐチャネルトランジスタ）
ＰＴ４ ｐチャネルトランジスタ（第４ｐチャネルトランジスタ）
ＮＴ１ ｎチャネルトランジスタ（第１ｎチャネルトランジスタ）
ＮＴ２、ＮＴ３ ｎチャネルトランジスタ（第１スイッチング素子）
ＮＤ１、ＮＤ３ ノード（第１ノード）
ＮＤ２、ＮＤ４ ノード（第２ノード）

Claims (6)

1. 所定の振幅のデータ信号を入力するためのデータ入力部と、
   前記データ信号を取り込むための同期信号を供給する制御部と、
   前記制御部からの同期信号に応答して、前記所定の振幅のデータ信号を取り込んで前記データ信号がＨレベルかＬレベルかを判定するとともに、その判定結果に応じて、前記所定の振幅のデータ信号を前記所定の振幅とは異なる振幅にレベル変換するためのデータ取り込み部と、
   前記データ取り込み部とは別個に設けられ、前記データ取り込み部に取り込んだデータ信号を保持するためのラッチ部とを備え、
   前記データ取り込み部は、少なくとも前記データ信号の取り込み時および前記データの判定時に電源と接続されており、
   前記データ入力部と前記制御部と前記データ取り込み部とをそれぞれ２組含み、前記ラッチ部を１組含む、半導体装置。
2. 所定の振幅のデータ信号を入力するためのデータ入力部と、
   前記データ信号を取り込むための同期信号を供給する制御部と、
   前記制御部からの同期信号に応答して、前記所定の振幅のデータ信号を取り込んで前記データ信号がＨレベルかＬレベルかを判定するとともに、前記所定の振幅のデータ信号を前記所定の振幅とは異なる振幅にレベル変換するためのデータ取り込み部と、
   前記データ取り込み部とは別個に設けられ、前記データ取り込み部に取り込んだデータ信号を保持するためのラッチ部とを備え、
   前記データ取り込み部は、少なくとも前記データ信号の取り込み時および前記データの判定時に電源と接続されており、
   前記データ入力部は、
   データ線と反転データ線とを含み、
   前記データ取り込み部は、
   ソース端子およびドレイン端子の一方が前記電源に接続されるとともに、他方が第１ノードに電気的に接続され、ゲート端子が前記制御部に接続される第１ｐチャネルトランジスタと、
   ソース端子およびドレイン端子の一方が前記第１ノードに接続されるとともに、他方が前記反転データ線に電気的に接続され、かつ、ゲート端子が前記データ線に電気的に接続される第１ｎチャネルトランジスタとを含み、
   前記ラッチ部は、前記第１ノードの電位を反転するための第１インバータ回路と、前記第１インバータ回路の出力端子に接続された第２ノードと、前記第１インバータ回路の出力端子および入力端子に接続された第２インバータ回路とを含み、
   前記データ線がＬレベルの時には、前記第１ｐチャネルトランジスタがオン状態になるとともに、前記第１ｎチャネルトランジスタがオフ状態になることによって、前記第１ノードがＨレベルの電位になるとともに、前記第２ノードがＬレベルになり、
   前記データ線がＨレベルの時には、前記第１ｐチャネルトランジスタがオン状態になるとともに、前記第１ｎチャネルトランジスタがオン状態になることによって、前記第１ノードがＬレベルの電位になるとともに、前記第２ノードがＨレベルになる、半導体装置。
3. 前記データ取り込み部は、
   前記第１ｐチャネルトランジスタと、前記第１ノードとの間に配置され、ゲート端子が前記データ線に接続される第２ｐチャネルトランジスタをさらに含む、請求項２に記載の半導体装置。
4. 前記データ取り込み部は、
   ソース端子およびドレイン端子の一方が前記電源に接続されるとともに、他方が前記第１ｎチャネルトランジスタのゲート端子に接続され、ゲート端子が前記制御部に接続される第３ｐチャネルトランジスタと、
   ソース端子およびドレイン端子の一方が前記第３ｐチャネルトランジスタに接続されるとともに、他方が前記データ線に電気的に接続され、かつ、ゲート端子が前記データ線に電気的に接続される第４ｐチャネルトランジスタとをさらに含む、請求項２または３に記載の半導体装置。
5. 前記制御部は、前記データ入力部と前記データ取り込み部との間に配置され、データの取り込み時に、前記同期信号に応答してオンする第１スイッチング素子を含む、請求項１〜４のいずれか１項に記載の半導体装置。
6. 請求項１〜５のいずれか１項に記載の半導体装置を備えた表示装置。

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