JP5325969B2

JP5325969B2 - 半導体装置

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Publication number: JP5325969B2
Application number: JP2011267651A
Authority: JP
Inventors: 光明納
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2002-03-13
Filing date: 2011-12-07
Publication date: 2013-10-23
Anticipated expiration: 2023-03-13
Also published as: US7705843B2; US20030210219A1; JP2012050147A; US7109961B2; JP2009022021A; US20060262062A1

Description

本発明は、デジタル映像信号を入力して映像の表示を行う表示装置に関する。
なお、表示装置とは、画素に液晶素子を用いてなる液晶表示装置及び、エレクトロルミネ
ッセンス（ＥＬ）素子を始めとした発光素子を用いてなる表示装置を含むものとする。

また本発明は、電気回路に関し、より詳しくはデータを保持するためのラッチ回路に関
する。

近年、ガラス基板などの絶縁体上に半導体薄膜を形成した表示装置、特に薄膜トランジ
スタ（以下、ＴＦＴと表記）を用いた、ＬＣＤ（液晶表示装置）をはじめとするアクティ
ブマトリクス型表示装置は、多くの製品に利用され、普及している。アクティブマトリク
ス型表示装置は、マトリクス上に配置された数十万から数百万の画素を有し、各画素に配
置されたＴＦＴによって各画素の輝度を制御することで映像の表示を行っている。

さらに最近の技術として、ポリシリコンＴＦＴを用い、画素、周辺回路を同一基板上に
一体形成する技術が発展してきており、表示装置の小型化、低消費電力化に大いに貢献し
ている。このような表示装置は、近年その応用分野の拡大が著しいモバイル情報端末の表
示部などに不可欠なデバイスとなってきている。

シフトレジスタからのパルスによって、順次映像データを取り込み、保持する回路の従
来例（従来型データラッチ）を図２に示す。この回路はＰ型ＴＦＴ１００１及び１００２
、Ｎ型ＴＦＴ１００３及び１００４の４つのＴＦＴからなる第１のクロックドインバータ
１０００、インバータ１０１０及び第２のクロックドインバータ１０２０から構成される
。なお、図２において第２のクロックドインバータ１０２０は一般的に用いられる回路記
号により示したが、その構成は図２に示す第１のクロックドインバータ１０００と同じで
ある。Ｐ型ＴＦＴ１００１のゲート電極にはラッチ信号（ＬＡＴ）が入力され、Ｐ型ＴＦ
Ｔ１００１のソース電極には高電位電源（ＶＤＤ）が接続され、Ｐ型ＴＦＴ１００１のド
レイン電極にはＰ型ＴＦＴ１００２のソース電極が接続されている。また、Ｐ型ＴＦＴ１
００２のゲート電極にはデータ信号（ＤＡＴＡ）が入力され、Ｐ型ＴＦＴ１００２のドレ
イン電極には第１のクロックドインバータ１０００の出力端子（ＯＵＴＰＵＴ）が接続さ
れている。

一方、Ｎ型ＴＦＴ１００４のゲート電極には反転ラッチ信号（ＬＡＴＢ）が入力され、
Ｎ型ＴＦＴ１００４のソース電極には低電位電源（ＶＳＳ）が接続され、Ｎ型ＴＦＴ１０
０４のドレイン電極には他方にはＮ型ＴＦＴ１００３のソース電極及びドレイン電極のい
ずれか一方が接続されている。また、Ｎ型ＴＦＴ１００３のゲート電極にはデータ信号（
ＤＡＴＡ）が入力され、Ｎ型ＴＦＴ１００３のドレイン電極には第１のクロックドインバ
ータ１０００の出力端子（ＯＵＴＰＵＴ）が接続されている。

第１のクロックドインバータ１０００の出力端子（ＯＵＴＰＵＴ）には、インバータ１
０１０の入力端子が接続され、前記インバータ１０１０の出力端子には第２のクロックド
インバータ１０２０の入力端子が接続され、前記第２のクロックドインバータ１０２０の
出力端子には第１のクロックドインバータ１０００の出力端子(ＯＵＴＰＵＴ)が接続され
る。第２のクロックドインバータにはラッチ信号及びその反転信号（図示せず）が接続さ
れている。

図２に示した回路の動作の詳細について説明する。なお、本明細書では、デジタル回路
を扱うので、入出力電位はＨＩＧＨまたはＬＯＷの２値によって表される。また、この回
路に入力するデータ信号（ＤＡＴＡ）やラッチ信号（ＬＡＴ）
、反転ラッチ信号（ＬＡＴＢ）などの信号電位は、通常この回路の電源電位と同一（入出
力電位のＨＩＧＨ電位はＶＤＤ、ＬＯＷ電位はＶＳＳ）であるが、ＨＩＧＨ／ＬＯＷ電位
は、必ずしも電源電位（ＶＤＤ／ＶＳＳ）と一致する必要はなく、２値としてみた場合に
一致すれば良い。例えば、Ｎ型トランジスタによってＶＤＤよりしきい値分だけ下がった
電位もＨＩＧＨの電位に含まれる。また、振幅補償回路等によってＶＤＤ／ＶＳＳに回復
することができるような電位は、同じＨＩＧＨ／ＬＯＷ電位と考える。

まずラッチ信号（ＬＡＴ）がＬＯＷ、反転ラッチ信号（ＬＡＴＢ）がＨＩＧＨであると
きの動作について説明する。このときにＰ型ＴＦＴ１００１及びＮ型ＴＦＴ１００４がオ
ンする。よって、Ｐ型ＴＦＴ１００１のドレイン電極からはＶＤＤ、Ｎ型ＴＦＴ１００４
のドレイン電極からはＶＳＳが出力される。

データ信号（ＤＡＴＡ）は、Ｐ型ＴＦＴ１００２とＮ型ＴＦＴ１００３のゲート電極に
それぞれ入力される。ここでデータ信号（ＤＡＴＡ）の入力電位がＨＩＧＨであるとする
と、Ｐ型ＴＦＴ１００２とＮ型ＴＦＴ１００３のうちＮ型ＴＦＴ１００３がオンする。従
って、出力端子（ＯＵＴＰＵＴ）にはＶＳＳが出力される。

一方、データ信号（ＤＡＴＡ）の入力電位がＬＯＷであるとすると、Ｐ型ＴＦＴ１００
２とＮ型ＴＦＴ１００３のうちＰ型ＴＦＴ１００２がオンする。従って、出力端子（ＯＵ
ＴＰＵＴ）にはＶＤＤが出力される。

このとき第２のクロックドインバータ１０２０はラッチ信号（ＬＡＴ）がＬＯＷ、反転
ラッチ信号（ＬＡＴＢ）がＨＩＧＨのときにはハイインピーダンス状態にあり第１のクロ
ックドインバータ１０００の出力と競合することはない。

続いてラッチ信号（ＬＡＴ）がＨＩＧＨ、反転ラッチ信号（ＬＡＴＢ）がＬＯＷになっ
たときの動作について説明する。このときＰ型ＴＦＴ１００１及びＮ型ＴＦＴ１００４は
オフし、第１のクロックドインバータ１０００がハイインピーダンス状態になる。第２の
クロックドインバータ１０２０はインバータとして機能し、インバータ１０１０とループ
を形成する状態にあり、ラッチ信号（ＬＡＴ）がＬＯＷのときに取り込んだ映像信号が保
持される。

ＴＦＴ回路の場合、回路の電源電位は通常、１０V程度必要である。それに対してパネ
ル外部でデータ信号などを作製するコントローラＩＣは、ＴＦＴ回路よりも低い電源電位
で動作するため通常、３．３V電圧の信号を作製する。この低い電圧で作製された信号を
図２のようなＴＦＴ回路に入力しようとする場合、パネル内か外かのレベルシフト回路で
電圧を１０V程度に持ち上げてから図２の回路に入力することになる。パネル外でレベル
シフトする場合、レベルシフトＩＣ、電源ＩＣ等の部品数の増加、消費電力の増加などが
起きる。また、パネル内でレベルシフトする場合には、レイアウト面積の増加、消費電力
の増加、高周波数動作が困難という問題などが生じる。

よって、３．３Vの信号をレベルシフトしないで図２の回路に直接入力することが考え
られるが、この場合には次のような問題を生じる。

例えば、回路の電位をＶＳＳが０V、ＶＤＤが９V、データ信号（DATA）のＬＯＷ電位が
３V、ＨＩＧＨ電位が６Vとして図２の回路を動作させようとする場合を考える。また、ラ
ッチ信号（LAT）及び反転ラッチ信号（LATB）は、電源電位と同じＨＩＧＨ電位が９V、Ｌ
ＯＷ電位が０Vとし、全てのＮ型ＴＦＴのしきい値を２V、Ｐ型ＴＦＴのしきい値を−２V
とする。

ラッチ信号（ＬＡＴ）がＬＯＷ電位、反転ラッチ信号（ＬＡＴＢ）がＨＩＧＨ電位のと
きは、Ｐ型ＴＦＴ１００１及びＮ型ＴＦＴ１００４が完全にオンし、Ｐ型ＴＦＴ１００１
のソース電極及びドレイン電極のいずれか一方の電位は９Vとなり、Ｎ型ＴＦＴ１００４
のソース電極及びドレイン電極のいずれか一方の電位は０Vとなる。ここに、ＨＩＧＨ電
位（６V）のデータ信号（DATA）が入力されると、Ｎ型ＴＦＴ１００３がオンするが、Ｐ
型ＴＦＴ１００２も入力電圧が低いためオフ領域動作にならないのでオンする。しかし、
この時のＰ型ＴＦＴ１００２及びＮ型ＴＦＴ１００３のゲート・ソース間電圧としきい値
の差はそれぞれ、−１V及び４Vとなる。通常、移動度とＴＦＴの大きさから求められる、
Ｐ型ＴＦＴの電流能力とＮ型ＴＦＴの電流能力はほぼ等しくなるよう設計するので、ゲー
ト・ソース間電圧としきい値の差の絶対値が大きいＮ型ＴＦＴ１００３がＰ型ＴＦＴ１０
０２よりも実効的な抵抗が下がり、結果として出力端子（OUTPUT）からは０V近くの値が
出力されることが期待される。この場合、論理的には正しい動作をすることになるが、オ
フにしたいＰ型ＴＦＴ１００２がオンしており電源ＶＤＤ−ＶＳＳ間を貫通電流が流れ消
費電流の増加という問題が生じる。

また、次の場合には正常動作しないという更に深刻な問題となる。それは例えば、Ｎ型
ＴＦＴのしきい値が５V、Ｐ型ＴFTのしきい値が−１Vの場合である。ラッチ信号（ＬＡＴ
）がＬＯＷ電位、反転ラッチ信号（ＬＡＴＢ）がＨＩＧＨ電位のときは、前述と同じよう
にＰ型ＴＦＴ１００１及びＮ型ＴＦＴ１００４が完全にオンし、Ｐ型ＴＦＴ１００１の出
力電極の電位は９Vとなり、Ｎ型ＴＦＴ１００４の出力電極の電位は０Vとなる。ここに、
ＨＩＧＨ電位（６V）のデータ信号（DATA）が入力されると、Ｐ型ＴＦＴ１００２のゲー
ト・ソース間電圧としきい値の差及びＮ型ＴＦＴ１００３のゲート・ソース間電圧としき
い値の差はそれぞれ、−２V及び１Vとなる。ここでβ_P＝β_Nであるとすると、ゲート・ソ
ース間電圧としきい値の差の絶対値の大きいＰ型ＴＦＴ１００２がＮ型ＴＦＴ１００３よ
りも実効的な抵抗が低くなり、結果としてＨＩＧＨのデータ入力に対して出力からはＶＤ
Ｄが出てしまい正しく動作しないことになる。

ＴＦＴのしきい値はＴＦＴの製造プロセスなどによって大きくばらつくので、電源電位
よりも低い電圧の信号を図２の回路に直接入力した場合、相対するＰ型ＴＦＴ１００２と
Ｎ型ＴＦＴ１００３のしきい値が想定していた値よりも大きくずれてしまうと正常に動作
しないことがある。

本発明は上記の問題点を鑑みてなされたものであり、ＴＦＴで構成された半導体装置に
おいて、低消費電力・高周波数動作可能でなおかつＴＦＴの特性ばらつきにも強い回路を
提供することを課題とするものである。

前述の課題を解決するために、本発明では以下のような手段を講じた。

初期状態において、データ信号（ＤＡＴＡ）のＨＩＧＨ、ＬＯＷを判定するＰ型ＴＦＴ
及びＮ型ＴＦＴのゲート電極それぞれに電源電位を入力するＴＦＴと、信号データ（ＤＡ
ＴＡ）を取り込む期間において、前記Ｐ型ＴＦＴ及び前記Ｎ型ＴＦＴのゲート電極にデー
タ信号（ＤＡＴＡ）を入力する、前記Ｐ型ＴＦＴ及び前記Ｎ型ＴＦＴと逆極性のＴＦＴを
有するデータ読みこみ回路を用いることで、前記Ｐ型ＴＦＴ及び前記Ｎ型ＴＦＴのいずれ
か一方のゲート電極にはデータ信号（ＤＡＴＡ）の電位が入りオンし、他方のゲート電極
にはよりオフしやすい電位が入る。

従来、前記Ｐ型ＴＦＴ及び前記Ｎ型ＴＦＴのゲート電極にはデータ信号（ＤＡＴＡ）が
直接入力されていたが、本発明のデータ読みこみ回路では、前記Ｐ型ＴＦＴ及び前記Ｎ型
ＴＦＴのゲート電極に入力される電位を、より正確に動作させる方向に異ならせることで
、動作マージンを向上させることができる。また、トランジスタの特性ばらつきに強く、
低消費電力で高周波動作が可能なデータ読みこみ回路を提供することができる。

その配置の概略図を図１１に示す。図１１に示した回路は３つの回路と３つの信号入力
部からなる。

動作の説明を行う。第１の回路は第１の信号によって、第３の信号または第１の電源を
選択して第３の回路に入力し、第２の回路は第２の信号によって、第３の信号または第２
の電源を選択して第３の回路に入力する。そして第１の回路と第２の回路が第３の信号を
選択した場合は第３の回路の出力が第３の信号に応じた出力信号（第３の信号がＨＩＧＨ
電位であれば第２の電源の電位、ＬＯＷ電位であれば第１の電源の電位）を出力し、第１
の回路が電源１を選択し、第２の回路が電源２を選択した場合は第３の回路がハイインピ
ーダンスとなる。

ここで、第１の回路と第２の回路はその存在によって第３の回路の出力を補償するため
、それぞれを第１の補償回路、第２の補償回路と呼ぶ。

本発明は、直列に接続されたＮ型トランジスタ及び第１Ｐ型トランジスタと、第２Ｐ型
トランジスタを有する電気回路であって、前記Ｎ型トランジスタのゲート電極及び前記
第１Ｐ型トランジスタのゲート電極は互いに接続され、前記Ｎ型トランジスタのドレイ
ン電極及び前記第１Ｐ型トランジスタのドレイン電極は前記第２Ｐ型トランジスタのゲー
ト電極に接続され、前記第１Ｐ型トランジスタのソース電極は電源に電気的に接続され、
前記Ｎ型トランジスタのソース電極には信号が入力されることを特徴とする。

また、上記構成において、前記Ｎ型トランジスタはアナログスイッチに置換されてもよ
い。

また、本発明は、直列に接続された第１Ｎ型トランジスタ及びＰ型トランジスタと、第
２Ｎ型トランジスタを有する電気回路であって、前記第１Ｎ型トランジスタのゲート電
極及び前記Ｐ型トランジスタのゲート電極は互いに接続され、前記第１Ｎ型トランジス
タのドレイン電極及び前記Ｐ型トランジスタのドレイン電極は前記第２Ｎ型トランジスタ
のゲート電極に接続され、前記第１Ｎ型トランジスタのソース電極は電源に電気的に接続
され、前記Ｐ型トランジスタのソース電極には信号が入力されることを特徴とする。

本発明は、上記構成において、前記Ｐ型トランジスタをアナログスイッチに置換しても
よい。

また、本発明は上記構成において、前記信号の振幅が電源電圧よりも小さいことを特徴
とする。

また、本発明は上記構成を有する電気回路を用いたことを特徴とするラッチ回路である
。

本発明は、直列に接続された第1Ｎ型トランジスタ及び第1Ｐ型トランジスタと、入力
されたラッチ信号によりデータ信号の入力か、第１の電源電位の入力かを選択し、前記選
択された入力を前記第1Ｐ型トランジスタのゲート電極に出力する第1補償回路と、入力
された反転ラッチ信号によりデータ信号の入力か第２の電源電位の入力かを選択し、前記
第１Ｎ型トランジスタのゲート電極に前記選択された入力を出力する第２補償回路とを有
するラッチ回路であって、前記データ信号は同一の信号線から入力されたものであり、前
記ラッチ回路の出力は前記第1Ｎ型トランジスタと前記第1Ｐ型トランジスタの接続部から
取り出すことを特徴とする。

また、本発明は、第１の電源にソース電極が接続されている第１Ｐ型トランジスタと第
２の電源にソース電極が接続されている第１Ｎ型トランジスタが直列に接続されている回
路と、互いのゲート電極が接続されており、直列に接続されている第２Ｎ型トランジス
タと第２Ｐ型トランジスタからなる第1補償回路と、互いのゲート電極が接続されてお
り、直列に接続されている第３Ｎ型トランジスタと第３Ｐ型トランジスタからなる第２補
償回路とを有するラッチ回路であって、前記第２Ｎ型トランジスタ及び前記第３Ｐ型ト
ランジスタのソース電極は同じデータ線に接続されており、前記第２Ｐ型トランジスタ
のソース電極は前記第１の電源に接続されており、前記第３Ｎ型トランジスタのソース
電極は前記第２の電源に接続されており、前記第２Ｎ型トランジスタ及び前記第２Ｐ型
トランジスタのドレイン電極が前記第１Ｐ型トランジスタのゲート電極と接続されており
、前記第３Ｎ型トランジスタ及び前記第３Ｐ型トランジスタのドレイン電極が前記第１
Ｎ型トランジスタのゲート電極と接続されており、前記第１Ｎ型トランジスタまたは前記
第１Ｐ型トランジスタのドレイン電極から出力が取り出されることを特徴とする。

このような構成にすることで、レベルシフタが不要になり、低消費電力・高周波数動作
可能でなおかつＴＦＴの特性ばらつきにも強い回路を提供することができる。

本発明によって、レベルシフタが不要となり、パネル外ではレベルシフトＩＣ、電源Ｉ
Ｃ等が減り、部品数の削減、消費電力の低減が可能となる。パネル内ではレイアウト面積
の縮小、コンパクト化による歩留まりの向上、消費電力の低減、高周波数で動作が可能と
なる。

また本発明は、ダブルゲートのTFT（直列に接続された２つのTFT）をシングルゲートの
TFTにすることができる。その結果、TFTのゲート幅を大きく設定する必要はなく、またTF
Tのサイズを小さくすることができるため、高集積化が可能となる。さらに、そのゲート
（ゲート容量）を負荷とする素子の負担を軽減し、全体としても負荷が小さくなるため、
高周波動作が可能となる。
さらに、本発明は、TFTのしきい値バラツキにも強く、信号の振幅が電源電圧より小さ
くても、信号をそのまま直に用いて正確に動作させることができる。

本発明の実施形態を示す図。従来例によるラッチ回路の図。ラッチ回路動作のタイミングチャートを示す図。本発明の実施形態を示す図。本発明の実施形態を示す図。本発明の実施形態を示す図。本発明の実施形態を示す図。本発明の実施例であるラッチ回路の構成を示す図。本発明の実施例であるソースドライバの構成を示す図。本発明の適用が可能な電子機器の例を示す図。本発明の概略を示す図。

以下、本発明の実施の形態について、図面を参照しながら説明する。ここで特に断りの
ない限りＶＤＤは９V、ＶＳＳは０V、データ信号のＨＩＧＨ電位は６V、ＬＯＷ電位は３V
、ラッチ信号のＨＩＧＨ電位は９V、ＬＯＷ電位は０V 、出力のＨＩＧＨ電位は９V、ＬＯ
Ｗ電位は０Vとする。もちろん、実際の回路においてはこの数値に限定されない。なお、
説明の便宜上、以下では本発明の回路をデータ読み込み回路と呼ぶことにする。このデー
タ読み込み回路は図２で示した従来例における第１のクロックドインバータ１０００に相
当する。また、本明細書で用いられるＴＦＴはシングルゲート、ダブルゲート、マルチゲ
ートのいずれの構造でもよく、公知の構造を全て用いることができる。

[実施形態１]
図１に本実施形態のデータ読みこみ回路の構成を示す。本実施形態のデータ読みこみ回
路は第１、第２、第３のＰ型ＴＦＴ１０１、１０３、１０６及び第１、第２、第３のＮ型
ＴＦＴ１０２、１０４、１０５の６個のトランジスタから構成される。第１のＰ型ＴＦＴ
１０１のゲート電極には第２のＰ型ＴＦＴ１０３のドレイン電極及び第３のＮ型ＴＦＴ１
０５のソース電極及びドレイン電極のいずれか一方が接続され、第１のＰ型ＴＦＴ１０１
のソース電極には高電位電源（ＶＤＤ）が接続されている。第１のＮ型ＴＦＴ１０２のゲ
ート電極には第２のＮ型ＴＦＴ１０４のドレイン電極及び第３のＰ型ＴＦＴ１０６のソー
ス電極及びドレイン電極のいずれか一方が接続され、第１のＮ型ＴＦＴ１０２のソース電
極には低電位電源（ＶＳＳ）が接続されている。

また、第２のＰ型ＴＦＴ１０３のゲート電極と第３のＮ型ＴＦＴ１０５のゲート電極に
はラッチ信号（ＬＡＴ）が入力され、第２のＰ型ＴＦＴ１０３のソース電極には高電位電
源（ＶＤＤ）が接続されている。第２のＮ型ＴＦＴ１０４のゲート電極と第３のＰ型ＴＦ
Ｔ１０６のゲート電極には反転ラッチ信号（ＬＡＴＢ）が入力され、第２のＮ型ＴＦＴ１
０４のソース電極には低電位電源（ＶＳＳ）
が接続されている。第３のＮ型ＴＦＴ１０５のソース電極及びドレイン電極の他方及び第
３のＰ型ＴＦＴ１０６のソース電極及びドレイン電極の他方にはデータ信号（ＤＡＴＡ）
が入力されている。

そして、第１のＰ型ＴＦＴ１０１のドレイン電極及び第１のＮ型ＴＦＴ１０２のドレイ
ン電極には出力端子（ＯＵＴＰＵＴ）が接続されている。

次に、動作の説明を行う。データ信号（ＤＡＴＡ）と、ラッチ信号（ＬＡＴ）
と、反転ラッチ信号（ＬＡＴＢ）との入力を図３（Ａ）のようなタイミングチャートに従
って行う。ここで、ラッチ信号（ＬＡＴ）がＨＩＧＨであり、反転ラッチ信号（ＬＡＴＢ
）がＬＯＷである期間を期間ｔ１、ラッチ信号（ＬＡＴ）がＬＯＷであり、反転ラッチ信
号（ＬＡＴＢ）がＨＩＧＨである期間を期間ｔ２とする。データ信号（ＤＡＴＡ）はＨＩ
ＧＨ、ＬＯＷどちらも取りうる（但し、期間ｔ１の期間内にはデータ信号は変化しないも
のとする）。それぞれの期間の動作を以下に説明する。

期間ｔ１において、ＨＩＧＨ電位のラッチ信号（ＬＡＴ）及びＬＯＷ電位の反転ラッチ
信号（ＬＡＴＢ）によって第２のＰ型ＴＦＴ１０３及び第２のＮ型ＴＦＴ１０４はオフす
る。このとき、データ信号（ＤＡＴＡ）がＨＩＧＨの場合は、第３のＰ型ＴＦＴ１０６及
び第１のＮ型ＴＦＴ１０２はオンする。また、第３のＮ型ＴＦＴ１０５、第１のＰ型ＴＦ
Ｔ１０１の少なくともいずれか一方の閾値の絶対値が３Ｖを超えている場合は、第１のＰ
型ＴＦＴ１０１はオフするので、出力（ＯＵＴＰＵＴ）はＶＳＳ電位となる。

一方データ信号（ＤＡＴＡ）がＬＯＷの場合は、第３のＮ型ＴＦＴ１０５及び第１のＰ
型ＴＦＴ１０１はオンする。また、第３のＰ型ＴＦＴ１０６、第１のＮ型ＴＦＴ１０２の
少なくともいずれか一方の閾値の絶対値が３Ｖを超えている場合は、第１のＮ型ＴＦＴ１
０２はオフするので、出力（ＯＵＴＰＵＴ）はＶＤＤ電位となる。よって、リーク電流も
なく低消費電力化が実現できる。

また、前記閾値の絶対値が３Ｖを超えない場合において（例としてＰ型ＴＦＴの閾値が
−２Ｖ、Ｎ型ＴＦＴの閾値が２Ｖとする）、その動作について説明する。

データ信号（ＤＡＴＡ）がＨＩＧＨのときは第３のＰ型ＴＦＴ１０６及び第１のＮ型Ｔ
ＦＴ１０２がオンするが、第３のＮ型ＴＦＴ１０５及び第１のＰ型ＴＦＴ１０１もオフ領
域動作にならずにオンする。この時の第１のＰ型ＴＦＴ１０１及び第１のＮ型ＴＦＴ１０
２のゲート・ソース間電圧としきい値の差はそれぞれ、−１V及び４Vとなる。通常、移動
度とＴＦＴの大きさから求められる、Ｐ型ＴＦＴの電流能力とＮ型ＴＦＴの電流能力はほ
ぼ等しくなるよう設計するので、ゲート・ソース間電圧としきい値の差の絶対値が大きい
Ｎ型ＴＦＴ１０２がＰ型ＴＦＴ１０１よりも実効的な抵抗が下がり、出力端子（OUTPUT）
からはＬＯＷ電位が出力される。

一方、データ信号（ＤＡＴＡ）がＬＯＷのときは第３のＮ型ＴＦＴ１０５及び第１のＰ
型ＴＦＴ１０１がオンするが、第３のＰ型ＴＦＴ１０６及び第１のＮ型ＴＦＴ１０２もオ
フ領域動作にならずにオンする。この時の第１のＰ型ＴＦＴ１０１及び第１のＮ型ＴＦＴ
１０２のゲート・ソース間電圧としきい値の差はそれぞれ、−４V及び１Vとなる。よって
、第１のＰ型ＴＦＴ１０１が第１のＮ型ＴＦＴ１０２よりも実効的な抵抗が下がり、出力
端子（ＯＵＴＰＵＴ）にはＨＩＧＨ電位が出力される。

期間ｔ２において、ＬＯＷ電位のラッチ信号（ＬＡＴ）によって、第３のＮ型ＴＦＴ１
０５はオフ、第２のＰ型ＴＦＴ１０３はオンになり、第１のＰ型ＴＦＴ１０１のゲート電
極の電位がＶＤＤとなって第１のＰ型ＴＦＴ１０１がオフする。また同時にＨＩＧＨ電位
の反転ラッチ信号（ＬＡＴＢ）によって、第３のＰ型ＴＦＴ１０６はオフ、第２のＮ型Ｔ
ＦＴ１０４はオンになり、第１のＮ型ＴＦＴ１０２のゲート電極の電位がＶＳＳとなり、
第１のＮ型ＴＦＴ１０２もまたオフし、データ読み込み回路がハイインピーダンス状態に
なる。従って、データ信号（ＤＡＴＡ）が期間ｔ２の間に変化しても出力端子（ＯＵＴＰ
ＵＴ）の出力に影響を与えない。

以上の動作は出力結果を見れば従来例とほとんど変わらないが、本発明のデータ読みこ
み回路は従来例と比較して以下の２つの特徴を有する。

まず、しきい値が従来例では動作しないような値でも動作させることが可能な点である
。例えば、図１においてＮ型ＴＦＴのしきい値を５V、Ｐ型ＴＦＴのしきい値を−１Vとす
る。前述したように従来例ではこのしきい値では正常動作しない。このとき、ラッチ信号
（ＬＡＴ）がＨＩＧＨ、反転ラッチ信号（ＬＡＴＢ）がＬＯＷであるときデータの取り込
み動作を考える。なお、ＨＩＧＨ電位のラッチ信号（ＬＡＴ）により第２のＰ型ＴＦＴ１
０３はオフし、同様にＬＯＷ電位の反転ラッチ信号（ＬＡＴＢ）により第２のＮ型ＴＦＴ
１０４はオフしている。
また、初期状態として、第１のＰ型ＴＦＴ１０１のゲート電極にかかっている電位はＶＤ
Ｄ（９V）、第１のＮ型ＴＦＴ１０２のゲート電極にかかっている電位はＶＳＳ（０V）で
ある。

まず、データ信号（ＤＡＴＡ）がＨＩＧＨ電位（６V）の時を考える。このとき、第３
のＮ型ＴＦＴ１０５のしきい値が５Vであるから、第３のＮ型ＴＦＴ１０５のゲート・ソ
ース間電圧の絶対値がＮ型ＴＦＴ１０５のしきい値の絶対値を下回るため第３のＮ型ＴＦ
Ｔ１０５はオフする。一方、第３のＰ型ＴＦＴ１０６はしきい値が−１Vであり、第３の
Ｐ型ＴＦＴ１０６のゲート・ソース間電圧の絶対値が第３のＰ型ＴＦＴ１０６のしきい値
の絶対値を上回るため第３のＰ型ＴＦＴ１０６はオンする。よって、第１のＮ型ＴＦＴ１
０２のゲート電極にかかる電位がＨＩＧＨのデータ信号（ＤＡＴＡ）となり第１のＮ型Ｔ
ＦＴ１０２がオンする。一方、第１のＰ型ＴＦＴ１０１のゲート電極にかかる電位は９V
であるからオフしたままである。したがって、出力端子（ＯＵＴＰＵＴ）からはＬＯＷ電
位が出力される。

次に、データ信号（ＤＡＴＡ）がＬＯＷ電位（３V）の時を考える。このとき、第３の
Ｎ型ＴＦＴ１０５がオンして第１のＰ型ＴＦＴ１０１のゲート電極の電位がデータ信号（
ＤＡＴＡ）の電位と一致し、第３のＰ型ＴＦＴ１０６がオンして第１のＮ型ＴＦＴ１０２
のゲート電極の電位がデータ信号（ＤＡＴＡ）と一致する。ここで、第１のＮ型ＴＦＴ１
０２のしきい値が５Vであるから第１のＮ型ＴＦＴ１０２のゲート・ソース間電圧の絶対
値がしきい値の絶対値を下回り、第１のＮ型ＴＦＴ１０２はオフする。一方第１のＰ型Ｔ
ＦＴ１０１はオンするので出力端子（ＯＵＴＰＵＴ）からはＨＩＧＨ電位が出力される。

このように、従来例では動作しないしきい値でも、本発明では動作させることが可能で
ある。

もう一つの特徴は応答速度の向上である。図１において、Ｎ型ＴＦＴのしきい値を２V
、Ｐ型ＴＦＴのしきい値を−２Vとする。このときデータ信号（ＤＡＴＡ）の入力がＬＯ
Ｗで、ラッチ信号（ＬＡＴ）がＨＩＧＨ、反転ラッチ信号（ＬＡＴＢ）がＬＯＷであると
きの出力を考える。このとき、ＨＩＧＨ電位のラッチ信号（ＬＡＴ）により第２のＰ型Ｔ
ＦＴ１０３はオフし、同様にＬＯＷ電位の反転ラッチ信号（ＬＡＴＢ）により第２のＮ型
ＴＦＴ１０４はオフしている。

ＬＯＷ電位であるデータ信号（ＤＡＴＡ）はまず第３のＮ型ＴＦＴ１０５の入力電極と
第３のＰ型ＴＦＴ１０６のゲート電極に入力され、ＨＩＧＨ電位のラッチ信号（ＬＡＴ）
によって第３のＮ型ＴＦＴ１０５が、ＬＯＷ電位の反転ラッチ信号（ＬＡＴＢ）によって
第３のＰ型ＴＦＴ１０６がオンする。

ここで第３のＮ型ＴＦＴ１０５がオンする直前まではＬＯＷ電位のラッチ信号（ＬＡＴ
）によって第２のＰ型ＴＦＴ１０３がオンしていたため、第３のＮ型ＴＦＴ１０５の出力
電極の電位はＶＤＤになっている。よって、第３のＮ型ＴＦＴ１０５の出力電極とゲート
電極の電位が等しいことから動作は飽和領域となり、第３のＮ型ＴＦＴ１０５のゲート・
ソース間電圧と第３のＮ型ＴＦＴ１０５のしきい値の差は４Vである。

一方、第３のＰ型ＴＦＴ１０６は、オンする直前まではＨＩＧＨ電位の反転ラッチ信号
（ＬＡＴＢ）によって第２のＮ型ＴＦＴ１０４がオンしていたため、第３のＰ型ＴＦＴ１
０６の出力電極の電位はＶＳＳになっている。よって、第３のＰ型ＴＦＴ１０６のゲート
・ソース間電圧と第３のＰ型ＴＦＴ１０６のしきい値の差は−１Vである。

通常、移動度とＴＦＴの大きさから求められるＰ型ＴＦＴの電流能力とＮ型ＴＦＴの電
流能力がほぼ等くなるよう設計するので、ゲート・ソース間電圧としきい値の差の絶対値
の大きい第３のＮ型ＴＦＴ１０５の方が第３のＰ型ＴＦＴ１０６よりその実効的な抵抗が
下がる。従って、ＬＯＷ電位であるデータ信号（ＤＡＴＡ）は、第１のＮ型ＴＦＴ１０２
よりも第１のＰ型ＴＦＴ１０１のゲート電極に先に伝達される。

その結果、第１のＮ型ＴＦＴ１０２よりも第１のＰ型ＴＦＴ１０１のほうが先にオンし
、ＨＩＧＨ電位の出力が速く行える。データ信号（ＤＡＴＡ）の入力がＨＩＧＨの場合も
、同様の原理で第１のＮ型ＴＦＴ１０２のほうが先にオンしＬＯＷ電位の出力が速く行え
る。

これらの利点を生かすためには、期間ｔ１の期間内にデータ信号（ＤＡＴＡ）
が変化しないようにしておくと動作上好ましい。

[実施形態２]
図４に実施形態１とは異なる、実施形態２のデータ読みこみ回路の構成例を示す。本実
施形態のデータ読みこみ回路は前記実施形態１に新たに第４のＰ型ＴＦＴ２０１と第４の
Ｎ型ＴＦＴ２０２を追加したものである。第４のＰ型ＴＦＴ２０１のソース電極には第１
のＰ型ＴＦＴ１０１のドレイン電極が接続され、第４のＮ型ＴＦＴ２０２のソース電極に
は第１のＮ型ＴＦＴ１０２のドレイン電極が接続され、第４のＰ型ＴＦＴ２０１のドレイ
ン電極及び第４のＮ型ＴＦＴ２０２のドレイン電極には出力端子（ＯＵＴＰＵＴ）が接続
されている。また、第４のＰ型ＴＦＴ２０１のゲート電極及び第４のＮ型ＴＦＴ２０２の
ゲート電極にはデータ信号（ＤＡＴＡ）が入力されている。

次に、動作の説明を行う。データ信号（ＤＡＴＡ）と、ラッチ信号（ＬＡＴ）
と、反転ラッチ信号（ＬＡＴＢ）との入力を図３（Ａ）のようなタイミングチャートに従
って行う。ここで、ラッチ信号（ＬＡＴ）がＨＩＧＨであり、反転ラッチ信号（ＬＡＴＢ
）がＬＯＷである期間を期間ｔ１、ラッチ信号（ＬＡＴ）がＬＯＷであり、反転ラッチ信
号（ＬＡＴＢ）がＨＩＧＨである期間を期間ｔ２とする。データ信号（ＤＡＴＡ）はＨＩ
ＧＨ、ＬＯＷどちらも取りうる（但し、期間ｔ１の期間内にはデータ信号は変化しないも
のとする）。それぞれの期間の動作は以下のように記述される。

期間ｔ１において、ＨＩＧＨ電位のラッチ信号（ＬＡＴ）及びＬＯＷ電位の反転ラッチ
信号（ＬＡＴＢ）によって第２のＰ型ＴＦＴ１０３及び第２のＮ型ＴＦＴ１０４はオフす
る。このとき、データ信号（ＤＡＴＡ）がＨＩＧＨの場合は、第３のＰ型ＴＦＴ１０６、
第１のＮ型ＴＦＴ１０２及び第４のＮ型ＴＦＴ２０２はオンする。また、第３のＮ型ＴＦ
Ｔ１０５、第１のＰ型ＴＦＴ１０１、第４のＰ型ＴＦＴ２０１の少なくともいずれか一つ
の閾値の絶対値が３Ｖを超えている場合は、出力（ＯＵＴＰＵＴ）にＶＤＤは出力されず
、出力（ＯＵＴＰＵＴ）はＶＳＳ電位となる。

一方データ信号（ＤＡＴＡ）がＬＯＷの場合は、第３のＮ型ＴＦＴ１０５、第１のＰ型
ＴＦＴ１０１及び第４のＰ型ＴＦＴ２０１はオンする。また、第３のＰ型ＴＦＴ１０６、
第１のＮ型ＴＦＴ１０２、第４のＮ型ＴＦＴ２０２の少なくともいずれか一つの閾値の絶
対値が３Ｖを超えている場合は、出力（ＯＵＴＰＵＴ）にＶＳＳは出力されず、出力（Ｏ
ＵＴＰＵＴ）はＶＤＤ電位となる。よって、リーク電流もなく低消費電力化が実現できる
。

データ信号（ＤＡＴＡ）がＨＩＧＨのときは第３のＰ型ＴＦＴ１０６、第１のＮ型ＴＦ
Ｔ１０２及び第４のＮ型ＴＦＴ２０２はオンするが、第３のＮ型ＴＦＴ１０５、第１のＰ
型ＴＦＴ１０１及び第４のＰ型ＴＦＴ２０１もまたオフ領域動作にならずにオンする。し
かし、この時の第１のＰ型ＴＦＴ１０１及び第１のＮ型ＴＦＴ１０２のゲート・ソース間
電圧としきい値の差はそれぞれ、−１V及び４Vとなる。通常、移動度とＴＦＴの大きさか
ら求められる、Ｐ型ＴＦＴの電流能力とＮ型ＴＦＴの電流能力はほぼ等しくなるよう設計
するので、ゲート・ソース間電圧としきい値の差の絶対値が大きい第１のＮ型ＴＦＴ１０
２及び第４のＮ型ＴＦＴ２０２が第１のＰ型ＴＦＴ１０１及び第４のＰ型ＴＦＴ２０１よ
りも実効的な抵抗が下がり、結果として出力端子（OUTPUT）からはＬＯＷ電位が出力され
る。

一方、データ信号（ＤＡＴＡ）がＬＯＷのときは第３のＮ型ＴＦＴ１０５、第１のＰ型
ＴＦＴ１０１及び第４のＰ型ＴＦＴ２０１がオンするが、第３のＰ型ＴＦＴ１０６、第１
のＮ型ＴＦＴ１０２及び第４のＮ型ＴＦＴ２０２もまたオフ領域動作にならずにオンする
。しかし、この時の第１のＰ型ＴＦＴ１０１及び第１のＮ型ＴＦＴ１０２のゲート・ソー
ス間電圧としきい値の差はそれぞれ、−４V及び１Vとなる。よって、ゲート・ソース間電
圧としきい値の差の絶対値が大きい第１のＰ型ＴＦＴ１０１及び第４のＰ型ＴＦＴ２０１
が、第１のＮ型ＴＦＴ１０２及び第４のＮ型ＴＦＴ２０２よりも実効的な抵抗が下がり、
結果として出力端子（ＯＵＴＰＵＴ）にはＨＩＧＨ電位が出力される。

期間ｔ２において、ＬＯＷ電位のラッチ信号（ＬＡＴ）によって、第３のＮ型ＴＦＴ１
０５はオフになる。そして第２のＰ型ＴＦＴ１０３はオンになり、第１のＰ型ＴＦＴ１０
１のゲート電極の電位がＶＤＤとなって、第１のＰ型ＴＦＴ１０１がオフする。また同時
にＨＩＧＨ電位の反転ラッチ信号（ＬＡＴＢ）によって、第３のＰ型ＴＦＴ１０６はオフ
になる。そして第１のＮ型ＴＦＴ１０４はオンになり、第１のＮ型ＴＦＴ１０２のゲート
電極の電位がＶＳＳとなり、第１のＮ型ＴＦＴ１０２もまたオフし、データ読み込み回路
がハイインピーダンス状態になる。従って、データ信号（ＤＡＴＡ）が期間の間に変化し
ても出力端子（ＯＵＴＰＵＴ）の出力に影響を与えない。

本実施形態の特徴として、前記実施形態１と同様にＴＦＴが従来例では動作しないしき
い値でも動作することと応答速度が向上すること、そしてＴＦＴの数を増やすことでＮ型
ＴＦＴとＰ型ＴＦＴの抵抗比が上がりより確実に動作しやすいことがあげられる。本実施
形態も、前記実施形態１と同様、期間ｔ１の期間内にデータ信号（ＤＡＴＡ）が変化しな
いようにしておくと動作上好ましい。

[実施形態３]
図５に実施形態１及び２とは異なる、実施形態３のデータ読みこみ回路の構成例を示す
。本実施形態のデータ読みこみ回路は前記実施形態１に新たに第４のＮ型ＴＦＴ３０１と
第４のＰ型ＴＦＴ３０２を追加した。また、前記実施形態１におけるラッチ信号（ＬＡＴ
）及び反転ラッチ信号（ＬＡＴＢ）を本実施形態では第１のラッチ信号（ＬＡＴ１）及び
第１の反転ラッチ信号（ＬＡＴ１Ｂ）とし、新たに第２のラッチ信号（ＬＡＴ２）及び第
２の反転ラッチ信号（ＬＡＴ２Ｂ）
を追加した。

第４のＮ型ＴＦＴ３０１のソース電極及びドレイン電極のいずれか一方にはデータ信号
（ＤＡＴＡ）が入力され、他方には第３のＮ型ＴＦＴ１０５のソース電極及びドレイン電
極のいずれか一方が接続されている。第４のＰ型ＴＦＴ３０２のソース電極及びドレイン
電極のいずれか一方にはデータ入力信号（ＤＡＴＡ）
が入力され、他方には第３のＰ型ＴＦＴ１０６のソース電極及びドレイン電極のいずれか
一方が接続されている。

第２のＰ型ＴＦＴ１０３と第３のＮ型ＴＦＴ１０５のゲート電極には第１のラッチ信号
（ＬＡＴ１）が、また、第２のＮ型ＴＦＴ１０４と第３のＰ型ＴＦＴ１０６のゲート電極
には第１のラッチ信号の反転信号である第１の反転ラッチ信号（ＬＡＴ１Ｂ）が入力され
ている。そして第４のＮ型ＴＦＴ３０１のゲート電極には第２のラッチ信号（ＬＡＴ２）
が、第４のＰ型ＴＦＴ３０２のゲート電極には第２のラッチ信号の反転信号である第２の
反転ラッチ信号（ＬＡＴ２Ｂ）が入力されている。

次に、動作の説明を行う。データ信号（ＤＡＴＡ）と、第１のラッチ信号（ＬＡＴ１）
と、第１の反転ラッチ信号（ＬＡＴ１Ｂ）、第１のラッチ信号と周期を同じく位相の異な
る第２のラッチ信号（ＬＡＴ２）と、第２の反転ラッチ信号（ＬＡＴ２Ｂ）とを図３（Ｂ
）のようなタイミングチャートに従って入力する。ここで、第１のラッチ信号（ＬＡＴ１
）がＬＯＷであり、第２のラッチ信号（ＬＡＴ２）がＬＯＷであり、第１の反転ラッチ信
号（ＬＡＴ１Ｂ）がＨＩＧＨであり、第２の反転ラッチ信号（ＬＡＴ２Ｂ）がＨＩＧＨで
ある期間を期間ｔ１とする。続いて第１のラッチ信号（ＬＡＴ１）がＨＩＧＨであり、第
２のラッチ信号（ＬＡＴ２）がＬＯＷであり、第１の反転ラッチ信号（ＬＡＴ１Ｂ）がＬ
ＯＷであり、第２の反転ラッチ信号（ＬＡＴ２Ｂ）がＨＩＧＨである期間をｔ２とする。
続いて第１のラッチ信号（ＬＡＴ１）がＨＩＧＨであり、第２のラッチ信号（ＬＡＴ２）
がＨＩＧＨであり、第１の反転ラッチ信号（ＬＡＴ１Ｂ）がＬＯＷであり、第２の反転ラ
ッチ信号（ＬＡＴ２Ｂ）がＬＯＷである期間を期間ｔ３とする。そして第１のラッチ信号
（ＬＡＴ１）がＬＯＷであり、第２のラッチ信号（ＬＡＴ２）がＨＩＧＨであり、第１の
反転ラッチ信号（ＬＡＴ１Ｂ）がＨＩＧＨであり、第２の反転ラッチ信号（ＬＡＴ２Ｂ）
がＬＯＷである期間を期間ｔ４とする。データ信号（ＤＡＴＡ）はＨＩＧＨ、ＬＯＷどち
らも取りうる（但し、期間ｔ３の期間内にはデータ信号は変化しないものとする）。それ
ぞれの期間の動作は以下のように記述される。

期間ｔ１において、ＬＯＷ電位の第１のラッチ信号（ＬＡＴ１）によって、第３のＮ型
ＴＦＴ１０５はオフになる。そして第２のＰ型ＴＦＴ１０３はオンになる。一方ＨＩＧＨ
電位の第１の反転ラッチ信号（ＬＡＴ１Ｂ）によって、第３のＰ型ＴＦＴ１０６はオフに
なり、第２のＮ型ＴＦＴ１０４はオンになる。よって、第１のＰ型ＴＦＴ１０１のゲート
電極の電位がＶＤＤとなって第１のＰ型ＴＦＴ１０１がオフする。また同時に第１のＮ型
ＴＦＴ１０２のゲート電極の電位がＶＳＳとなり、第１のＮ型ＴＦＴ１０２もまたオフし
、データ読み込み回路がハイインピーダンス状態になる。従って、データ信号（ＤＡＴＡ
）が期間ｔ１の期間に変化しても出力端子（ＯＵＴＰＵＴ）の出力に影響を与えない。

期間ｔ２において、ＨＩＧＨ電位の第１のラッチ信号（ＬＡＴ１）によって第３のＮ型
ＴＦＴ１０５がオンになり、ＬＯＷ電位の第１の反転ラッチ信号によって（ＬＡＴ１Ｂ）
によって第３のＰ型ＴＦＴ１０６がオンになる。同時に第２のＰ型ＴＦＴ１０３及び第２
のＮ型ＴＦＴ１０４はオフするが、ＬＯＷ電位の第２のラッチ信号（ＬＡＴ２）により第
４のＮ型ＴＦＴ３０１がオフであり、またＨＩＧＨ電位の第２の反転ラッチ信号（ＬＡＴ
２Ｂ）により第４のＰ型ＴＦＴ３０２がオフなので、期間ｔ２の時点では依然として第１
のＰ型ＴＦＴ１０１のゲート電極の電位はＶＤＤ、また第１のＮ型ＴＦＴ１０２のゲート
電極の電位はＶＳＳである。よって第１のＰ型ＴＦＴ１０１、第１のＮ型ＴＦＴ１０２共
にオフである。従ってデータ読み込み回路がハイインピーダンス状態になり、データ信号
（ＤＡＴＡ）が期間ｔ２の間に変化しても出力端子（ＯＵＴＰＵＴ）の出力に影響を与え
ない。

期間ｔ３において、ＨＩＧＨ電位の第１のラッチ信号（ＬＡＴ１）及びＬＯＷ電位の第
１の反転ラッチ信号（ＬＡＴ１Ｂ）によって第２のＰ型ＴＦＴ１０３及び第２のＮ型ＴＦ
Ｔ１０４はオフする。このとき、データ信号（ＤＡＴＡ）がＨＩＧＨの場合は、第４のＰ
型ＴＦＴ３０２、第３のＰ型ＴＦＴ１０６及び第１のＮ型ＴＦＴ１０２はオンする。また
、第４のＮ型ＴＦＴ３０１、第３のＮ型ＴＦＴ１０５、第１のＰ型ＴＦＴ１０１の少なく
ともいずれか一つの閾値の絶対値が３Ｖを超えている場合は、第１のＰ型ＴＦＴ１０１は
オフするので、出力（ＯＵＴＰＵＴ）はＶＳＳ電位となる。

一方データ信号（ＤＡＴＡ）がＬＯＷの場合は、第４のＮ型ＴＦＴ３０１、第３のＮ型
ＴＦＴ１０５及び第１のＰ型ＴＦＴ１０１はオンする。また、第４のＰ型ＴＦＴ３０２、
第３のＰ型ＴＦＴ１０６及び第１のＮ型ＴＦＴ１０２の少なくともいずれか一つの閾値の
絶対値が３Ｖを超えている場合は、第１のＮ型ＴＦＴ１０２はオフするので、出力（ＯＵ
ＴＰＵＴ）はＶＤＤ電位となる。よって、リーク電流もなく低消費電力化が実現できる。

また、前記閾値の絶対値が３Ｖを超えない場合において（例としてＰ型ＴＦＴの閾値が
−２Ｖ、Ｎ型ＴＦＴの閾値が２Ｖとする）、その期間ｔ３の動作について説明する。

データ信号（ＤＡＴＡ）がＨＩＧＨのときは第１のＮ型ＴＦＴ１０２がオンするが、第
１のＰ型ＴＦＴ１０１もまたオフ領域動作にならずにオンする。しかし、この時の第１の
Ｐ型ＴＦＴ１０１及び第１のＮ型ＴＦＴ１０２のゲート・ソース間電圧としきい値の差は
それぞれ、−１V及び４Vとなる。通常、移動度とＴＦＴの大きさから求められる、Ｐ型Ｔ
ＦＴの電流能力とＮ型ＴＦＴの電流能力はほぼ等しくなるよう設計するので、ゲート・ソ
ース間電圧としきい値の差の絶対値が大きい第１のＮ型ＴＦＴ１０２が第１のＰ型ＴＦＴ
１０１よりも実効的な抵抗が下がり、結果として出力端子（OUTPUT）からはＬＯＷ電位が
出力される。

一方、データ信号（ＤＡＴＡ）がＬＯＷのときは第１のＰ型ＴＦＴ１０１がオンするが
、第１のＮ型ＴＦＴ１０２もまたオフ領域動作にならずにオンする。しかし、この時の第
１のＰ型ＴＦＴ１０１及び第１のＮ型ＴＦＴ１０２のゲート・ソース間電圧としきい値の
差はそれぞれ、−４V及び１Vとなる。よって、ゲート・ソース間電圧としきい値の差の絶
対値が大きい第１のＰ型ＴＦＴ１０１が第１のＮ型ＴＦＴ１０２よりも実効的な抵抗が下
がり、結果として出力端子（OUTPUT）からはＨＩＧＨ電位が出力される。

期間ｔ４において、第１のラッチ信号（ＬＡＴ１）がＬＯＷとなり第３のＮ型ＴＦＴ１
０５はオフし、第１の反転ラッチ信号（ＬＡＴ１Ｂ）がＨＩＧＨとなり第３のＰ型ＴＦＴ
１０６もまたオフする。一方、第２のＰ型ＴＦＴ１０３及び第２のＮ型ＴＦＴ１０４はオ
ンするため、第１のＰ型ＴＦＴ１０１はゲート電極の電位がＶＤＤとなってオフし、第１
のＮ型ＴＦＴ１０２もまたゲート電極の電位がＶＳＳとなりオフする。このためデータ読
み込み回路がハイインピーダンス状態になる。従って、データ信号（ＤＡＴＡ）が期間ｔ
４の期間内に変化しても出力端子（ＯＵＴＰＵＴ）の出力に影響を与えない。

以上の動作をまとめると、期間が期間ｔ３のときは入力されるデータ信号（ＤＡＴＡ）
に応じた能動的な出力をおこない、その他の期間は出力がハイインピーダンスとなる。

第２のラッチ信号（ＬＡＴ２）及び第２の反転ラッチ信号（ＬＡＴ２Ｂ）は新たにパル
ス発生器で作り出したものでも良いし、第１のラッチ信号（ＬＡＴ１）
及び第１の反転ラッチ信号（ＬＡＴ１Ｂ）を遅延回路など何らかの手段で遅延させたもの
でも良い。特に後者はパルス発生器を作る必要が無く容易な手段で実現できるので好まし
い。

また、第１のラッチ信号（ＬＡＴ１）と第２のラッチ信号（ＬＡＴ２）、第１の反転ラ
ッチ信号（ＬＡＴ１Ｂ）と第２の反転ラッチ信号（ＬＡＴ２Ｂ）を入れ替えた、図３（Ｃ
）のタイミングチャートに従って入力した場合を考える。この場合も期間ｔ３において、
データ信号（ＤＡＴＡ）に応じた出力が行われ、それ以外ではデータ信号（ＤＡＴＡ）に
よる出力への影響はない。従って、パルスのタイミングは第１のラッチ信号（ＬＡＴ１）
と第２のラッチ信号（ＬＡＴ２）のどちらが先であっても良い。

本実施形態の特徴は、前記実施形態１と同様にＴＦＴが従来例では動作しないしきい値
でも動作することと応答速度が向上することである。また、本実施形態は、期間ｔ３の期
間内にデータ信号（ＤＡＴＡ）が変化しないようにしておくと動作上好ましい。

[実施形態４]
図６に実施形態１乃至３とは異なる、実施形態４のデータ読みこみ回路の構成例を示す
。本実施形態のデータ読みこみ回路は前記実施形態１に新たに容量手段４１０とアナログ
スイッチ４２０を追加したものである。アナログスイッチ４２０はデータ信号（ＤＡＴＡ
）の第３のＮ型ＴＦＴ１０５及び第３のＰ型ＴＦＴ１０６への入力を制御する。アナログ
スイッチ４２０にはラッチ信号（ＬＡＴ）及び反転ラッチ信号（ＬＡＴＢ）が入力されて
いる。容量手段４１０にはアナログスイッチ４２０、第３のＮ型ＴＦＴ１０５のソース電
極及びドレイン電極のいずれか一方及び第３のＰ型ＴＦＴ１０６のソース電極及びドレイ
ン電極のいずれか一方が接続され、データ信号（ＤＡＴＡ）の電位に応じた電荷を溜め込
む。

次に、動作の説明を行う。データ信号（ＤＡＴＡ）と、ラッチ信号（ＬＡＴ）
と、反転ラッチ信号（ＬＡＴＢ）との入力を図３（Ｄ）のようなタイミングチャートに従
って行う。ここで、ラッチ信号（ＬＡＴ）がＬＯＷであり、反転ラッチ信号（ＬＡＴＢ）
がＨＩＧＨである期間を期間ｔ１、ラッチ信号（ＬＡＴ）がＨＩＧＨであり、反転ラッチ
信号（ＬＡＴＢ）がＬＯＷである期間を期間ｔ２とする。データ信号（ＤＡＴＡ）はＨＩ
ＧＨ、ＬＯＷどちらも取りうる。それぞれの期間の動作は以下のように記述される。

期間ｔ１において、ＬＯＷ電位のラッチ信号（ＬＡＴ）及びＨＩＧＨ電位の反転ラッチ
信号（ＬＡＴＢ）によって、アナログスイッチ４２０がオンして容量手段４１０にデータ
信号に応じた電荷が溜め込まれる。また、ＬＯＷ電位のラッチ信号（ＬＡＴ）によって、
第３のＮ型ＴＦＴ１０５はオフになる。そして、第２のＰ型ＴＦＴ１０３はオンになり、
第１のＰ型ＴＦＴ１０１のゲート電極の電位がＶＤＤとなって第１のＰ型ＴＦＴ１０１が
オフする。同時に、ＨＩＧＨ電位の反転ラッチ信号（ＬＡＴＢ）によって、第３のＰ型Ｔ
ＦＴ１０６はオフになる。
そして第２のＮ型ＴＦＴ１０４はオンになり、第１のＮ型ＴＦＴ１０２のゲート電極の電
位がＶＳＳとなり、第１のＮ型ＴＦＴ１０２もまたオフし、データ読み込み回路がハイイ
ンピーダンス状態になる。従って、データ信号（ＤＡＴＡ）が期間ｔ１の期間に変化して
も出力端子（ＯＵＴＰＵＴ）の出力に影響を与えない。

期間ｔ２において、ＨＩＧＨ電位のラッチ信号（ＬＡＴ）及びＬＯＷ電位の反転ラッチ
信号（ＬＡＴＢ）によってアナログスイッチ４２０、第２のＰ型ＴＦＴ１０３及び第２の
Ｎ型ＴＦＴ１０４がオフし、第３のＮ型ＴＦＴ１０５と第３のＰ型ＴＦＴ１０６がオンす
る。容量手段４１０に動作期間が期間ｔ１から期間ｔ２に変化した時点でのデータ信号（
ＤＡＴＡ）の電位に応じた電荷が溜めこまれているため、第１のＰ型ＴＦＴ１０１のゲー
ト電極及び第１のＮ型ＴＦＴ１０２のゲート電極に、容量手段４１０に溜め込まれた電荷
が入力される。このとき容量手段４１０から第１のＰ型ＴＦＴ１０１のゲート電極及び第
１のＮ型ＴＦＴ１０２のゲート電極への電荷の移動による電位変化（データ信号（ＤＡＴ
Ａ）がＨＩＧＨのときは電位降下、データ信号（ＤＡＴＡ）がＬＯＷのときは電位上昇）
が起こるが、この電位変化は容量手段４１０と第１のＰ型ＴＦＴ１０１及び第１のＮ型Ｔ
ＦＴ１０２で発生する容量との比に影響するため、容量手段４１０が充分大きな容量をと
ることができれば電位変化を抑えることができる。従って、第１のＰ型ＴＦＴ１０１のゲ
ート電極の電位及び第１のＮ型ＴＦＴ１０２のゲート電極の電位は、期間ｔ１から期間ｔ
２に変化した時点でのデータ信号（ＤＡＴＡ）の電位とほぼ同じ値となる。

もしこの期間中データ信号（ＤＡＴＡ）の電位がＨＩＧＨからＬＯＷ（あるいはＬＯＷ
からＨＩＧＨ）に変わった場合でも、前記アナログスイッチ４２０がオフしているため、
出力端子（ＯＵＴＰＵＴ）の出力に影響を及ぼさない。

本実施形態の特徴は、前記実施形態１と同様にＴＦＴが従来例では動作しないしきい値
でも動作することと応答速度が向上することである。また、ラッチ信号（ＬＡＴ）がＨＩ
ＧＨで反転ラッチ信号（ＬＡＴＢ）がＬＯＷで第１のＰ型ＴＦＴ１０１のゲート電極及び
第１のＮ型ＴＦＴ１０２のゲート電極にデータ信号（ＤＡＴＡ）の電位を印加するときに
はアナログスイッチ４２０によってデータ信号が遮断されているため、途中でデータ信号
が変化しても動作に影響がない。

また、本実施形態で用いられる容量手段４１０はＴＦＴのゲート電極と入力電極との間
、もしくはＴＦＴのゲート電極と出力電極との間の容量を用いた容量手段でも、半導体層
を形成する材料、ゲート電極を形成する材料、配線材料のうちいずれか２材料と、前記２
材料間の絶縁膜とでなる容量手段でも良い。

また、データ信号線全体の負荷を小さくするため、アナログスイッチ４２０の入力端子
とデータ信号（ＤＡＴＡ）入力部の間にスイッチ等の、容量手段４１０にデータ信号（Ｄ
ＡＴＡ）を取り込む期間を選択する手段を設けてもよい。

[実施形態５]
図７に実施形態１乃至４とは異なる、実施形態５のデータ読みこみ回路の構成例を示す
。本実施形態のデータ読みこみ回路は前記実施形態４の第２のＰ型ＴＦＴ１０３、第２の
Ｎ型ＴＦＴ１０４、第３のＮ型ＴＦＴ１０５、第３のＰ型ＴＦＴ１０６及びアナログスイ
ッチ４２０を制御していた正反のラッチ信号をさらにＴＦＴ制御用（ＬＡＴ１・ＬＡＴ１
Ｂ）とアナログスイッチ制御用（ＬＡＴ２・ＬＡＴ２Ｂ）にわけたものである。アナログ
スイッチ４２０には第２のラッチ信号（ＬＡＴ２）と、第２のラッチ信号（ＬＡＴ２）の
反転信号である第２の反転ラッチ信号（ＬＡＴ２Ｂ）とがそれぞれ入力されている。

次に、動作の説明を行う。データ信号（ＤＡＴＡ）と、第１のラッチ信号（ＬＡＴ１）
と、第１の反転ラッチ信号（ＬＡＴ１Ｂ）、第１のラッチ信号と周期を同じく位相の異な
る第２のラッチ信号（ＬＡＴ２）と、第２の反転ラッチ信号（ＬＡＴ２Ｂ）とを図３（Ｅ
）のようなタイミングチャートに従って入力する。ここで、第１のラッチ信号（ＬＡＴ１
）がＬＯＷであり、第２のラッチ信号（ＬＡＴ２）がＨＩＧＨであり、第１の反転ラッチ
信号（ＬＡＴ１Ｂ）がＨＩＧＨであり、第２の反転ラッチ信号（ＬＡＴ２Ｂ）がＬＯＷで
ある期間を期間ｔ１とする。続いて第１のラッチ信号（ＬＡＴ１）がＬＯＷであり、第２
のラッチ信号（ＬＡＴ２）がＬＯＷであり、第１の反転ラッチ信号（ＬＡＴ１Ｂ）がＨＩ
ＧＨであり、第２の反転ラッチ信号（ＬＡＴ２Ｂ）がＨＩＧＨである期間を期間ｔ２とす
る。続いて第１のラッチ信号（ＬＡＴ１）がＨＩＧＨであり、第２のラッチ信号（ＬＡＴ
２）がＨＩＧＨであり、第１の反転ラッチ信号（ＬＡＴ１Ｂ）がＬＯＷであり、第２の反
転ラッチ信号（ＬＡＴ２Ｂ）がＬＯＷである期間を期間ｔ３とする。データ信号（ＤＡＴ
Ａ）はＨＩＧＨ、ＬＯＷどちらも取りうる。それぞれの期間の動作は以下のように記述さ
れる。

期間ｔ１において、ＨＩＧＨ電位の第２のラッチ信号（ＬＡＴ２）及びＬＯＷ電位の第
２の反転ラッチ信号（ＬＡＴ２Ｂ）によってアナログスイッチ４２０がオフしている。ま
た、ＬＯＷ電位の第１のラッチ信号（ＬＡＴ１）によって第３のＮ型ＴＦＴ１０５はオフ
になり、第２のＰ型ＴＦＴ１０３はオンになる。そして第１のＰ型ＴＦＴ１０１のゲート
電極の電位がＶＤＤとなって第１のＰ型ＴＦＴ１０１がオフする。また同時にＨＩＧＨ電
位の第１の反転ラッチ信号（ＬＡＴ１Ｂ）によって第３のＰ型ＴＦＴ１０６はオフになり
、第２のＮ型ＴＦＴ１０４はオンになる。そして第１のＮ型ＴＦＴ１０２のゲート電極の
電位がＶＳＳとなり、第１のＮ型ＴＦＴ１０２もまたオフし、データ読み込み回路がハイ
インピーダンス状態になる。従って、データ信号（ＤＡＴＡ）が期間ｔ１の間に変化して
も出力端子（ＯＵＴＰＵＴ）の出力に影響を与えない。

期間ｔ２において、ＬＯＷ電位の第２のラッチ信号（ＬＡＴ２）及びＨＩＧＨ電位の第
２の反転ラッチ信号（ＬＡＴ２Ｂ）によってアナログスイッチ４２０がオンする。これに
より容量手段４１０にデータ信号（ＤＡＴＡ）の電位に応じた電荷が蓄えられる。このと
きＬＯＷ電位の第１のラッチ信号（ＬＡＴ１）によって第２のＰ型ＴＦＴ１０３はオンで
あり、第１のＰ型ＴＦＴ１０１のゲート電極の電位はＶＤＤとなり、よって第１のＰ型Ｔ
ＦＴ１０１がオフになっている。また同時にＨＩＧＨ電位の第１の反転ラッチ信号（ＬＡ
Ｔ１Ｂ）によって第２のＮ型ＴＦＴ１０４もオンであり、第１のＮ型ＴＦＴ１０２のゲー
ト電極の電位はＶＳＳとなり、よって第１のＮ型ＴＦＴ１０２もオフする。従ってデータ
読み込み回路がハイインピーダンス状態になり、データ信号（ＤＡＴＡ）が期間ｔ２の間
に変化しても出力端子（ＯＵＴＰＵＴ）の出力に影響を与えない。

期間ｔ３において、ＨＩＧＨ電位の第２のラッチ信号（ＬＡＴ２）及びＬＯＷ電位の第
２の反転ラッチ信号（ＬＡＴ２Ｂ）によってアナログスイッチ４２０がオフする。また、
ＨＩＧＨ電位の第１のラッチ信号（ＬＡＴ１）によって第２のＰ型ＴＦＴ１０３がオフで
あり、ＬＯＷ電位の第１の反転ラッチ信号（ＬＡＴ１Ｂ）によって第２のＮ型ＴＦＴ１０
４がオフである。よって、期間ｔ３でのデータ信号（ＤＡＴＡ）の変化に関係なく、期間
ｔ２で容量４１０に取り込まれた電荷によりデータ信号（ＤＡＴＡ）のＨＩＧＨ、ＬＯＷ
を判定し、出力端子（ＯＵＴＰＵＴ）から出力される。

本実施形態の特徴は、ＴＦＴが従来例では動作しないしきい値でも動作することである
。

以下に、本発明の実施例について記載する。

本実施例においては、実施形態で用いたデータ読みこみ回路を用いたラッチ回路を示す
。

図８に本実施例の回路構成を示す。この回路は第１、第２、第３のＰ型ＴＦＴ１３０１
、１３０３、１３０６と第１、第２、第３のＮ型ＴＦＴ１３０２、１３０４、１３０５の
６個のトランジスタからなるデータ読みこみ回路１３００及びインバータ１３１０とクロ
ックドインバータ１３２０から構成される。第１のＰ型ＴＦＴ１３０１のゲート電極には
第２のＰ型ＴＦＴ１３０３のドレイン電極及び第３のＮ型ＴＦＴ１３０５のソース電極及
びドレイン電極のいずれか一方が接続され、第１のＰ型ＴＦＴ１３０１のソース電極には
高電位電源（ＶＤＤ）が接続され、第１のＰ型ＴＦＴ１３０１のドレイン電極にはデータ
読みこみ回路１３００の出力端子（ＯＵＴＰＵＴ）が接続されている。第１のＮ型ＴＦＴ
１３０２のゲート電極には第２のＮ型ＴＦＴ１３０４のドレイン電極及び第３のＰ型ＴＦ
Ｔ１３０６のソース電極及びドレイン電極のいずれか一方が接続され、第１のＮ型ＴＦＴ
１３０２のソース電極には低電位電源（ＶＳＳ）が接続され、第１のＮ型ＴＦＴ１３０２
のドレイン電極にはデータ読みこみ回路１３００の出力端子（ＯＵＴＰＵＴ）が接続され
ている。

また、第２のＰ型ＴＦＴ１３０３のゲート電極と第３のＮ型ＴＦＴ１３０５のゲート電
極にはラッチ信号（ＬＡＴ）が入力され、第２のＰ型ＴＦＴ１３０３のソース電極には高
電位電源（ＶＤＤ）が接続され、第３のＮ型ＴＦＴ１３０５のソース電極及びドレイン電
極の他方にはデータ信号（ＤＡＴＡ）が入力されている。第２のＮ型ＴＦＴ１３０４のゲ
ート電極と第３のＰ型ＴＦＴ１３０６のゲート電極には反転ラッチ信号（ＬＡＴＢ）が入
力され、第２のＮ型ＴＦＴ１３０４のソース電極には低電位電源（ＶＳＳ）が接続され、
第３のＰ型ＴＦＴ１３０６のソース電極及びドレイン電極の他方にはデータ信号（ＤＡＴ
Ａ）が入力されている。

データ読みこみ回路１３００の出力端子（ＯＵＴＰＵＴ）にはインバータ１３１０の入
力電極が接続され、インバータ１３１０の出力端子にはクロックドインバータ１３２０の
入力端子が接続され、クロックドインバータ１３２０の出力には読みこみ回路１３００の
出力端子が接続されている。クロックドインバータはラッチ信号及び反転ラッチ信号（図
示せず）によって制御を行う。

例えば、回路の電源電位をＶＳＳが０V、ＶＤＤが９V、データ信号（DATA）のＬＯＷ電
位が３V、ＨＩＧＨ電位が６Vとして図８の回路を動作させようとする場合を考える。また
、ラッチ信号（LAT）及び反転ラッチ信号（LATB）は、電源電位と同じＨＩＧＨ電位が０V
、ＬＯＷ電位が９Vとし、全てのＮ型ＴＦＴのしきい値を２V、Ｐ型ＴＦＴのしきい値を−
２Vとする。本実施例では読みこみ回路１３００は実施形態１と同じ回路を用いているの
でデータ信号（ＤＡＴＡ）と、ラッチ信号（ＬＡＴ）と、反転ラッチ信号（ＬＡＴＢ）と
の入力を実施形態１と同じ図３（Ａ）に従って行う。ここで、ラッチ信号（ＬＡＴ）がＨ
ＩＧＨであり、反転ラッチ信号（ＬＡＴＢ）がＬＯＷである期間を期間ｔ１、ラッチ信号
（ＬＡＴ）がＬＯＷであり、反転ラッチ信号（ＬＡＴＢ）がＨＩＧＨである期間を期間ｔ
２とする。データ信号（ＤＡＴＡ）はＨＩＧＨ、ＬＯＷどちらも取りうる（但し、期間ｔ
１の期間内にはデータ信号は変化しないものとする）。それぞれの期間の動作は以下のよ
うに記述される。

期間ｔ１において、データ信号（ＤＡＴＡ）がＨＩＧＨのときは第１のＮ型ＴＦＴ１３
０２がオンするが、第１のＰ型ＴＦＴ１３０１もまたオフ領域動作にならずにオンする。
しかし、この時の第１のＰ型ＴＦＴ１３０１及び第１のＮ型ＴＦＴ１３０２のゲート・ソ
ース間電圧としきい値の差はそれぞれ、−１V及び４Vとなる。通常、移動度とＴＦＴの大
きさから求められる、Ｐ型ＴＦＴの電流能力とＮ型ＴＦＴの電流能力はほぼ等しくなるよ
う設計するので、ゲート・ソース間電圧としきい値の差の絶対値が大きい第１のＮ型ＴＦ
Ｔ１３０２が第１のＰ型ＴＦＴ１３０１よりも実効的な抵抗が下がり、結果として出力端
子（OUTPUT）からはＬＯＷ電位が出力される。

一方、データ信号（ＤＡＴＡ）がＬＯＷのときは第１のＰ型ＴＦＴ１３０１がオンする
が、第１のＮ型ＴＦＴ１３０２もまたオフ領域動作にならずにオンする。しかし、この時
の第１のＰ型ＴＦＴ１３０１及び第１のＮ型ＴＦＴ１３０２のゲート・ソース間電圧とし
きい値の差はそれぞれ、−４V及び１Vとなる。よって、ゲート・ソース間電圧としきい値
の差の絶対値が大きい第１のＰ型ＴＦＴ１３０１が第１のＮ型ＴＦＴ１３０２よりも実効
的な抵抗が下がり、結果として出力端子（OUTPUT）からはＨＩＧＨ電位が出力される。

このときクロックドインバータ１３２０はハイインピーダンス状態にあり読みこみ回路
１３００の出力と競合することはない。

期間ｔ２において、ＬＯＷ電位のラッチ信号（ＬＡＴ）により、第３のＮ型ＴＦＴ１３
０５はオフになり、第２のＰ型ＴＦＴ１３０３はオンになる。よって第１のＰ型ＴＦＴ１
３０１のゲート電極の電位がＶＤＤとなって第１のＰ型ＴＦＴ１３０１がオフする。また
同時にＨＩＧＨ電位の反転ラッチ信号（ＬＡＴＢ）により、第３のＰ型ＴＦＴ１３０６は
オフになり、そして第２のＮ型ＴＦＴ１３０４はオンになる。よって第１のＮ型ＴＦＴ１
３０２のゲート電極の電位がＶＳＳとなり、第１のＮ型ＴＦＴ１３０２もオフし、データ
読みこみ回路１３００がハイインピーダンス状態になる。クロックドインバータ１３２０
はインバータとして機能し、インバータ１３１０とループを形成する状態になり、ラッチ
信号（ＬＡＴ）がＨＩＧＨの時に取り込んだ映像信号が保持される。従って、データ信号
（ＤＡＴＡ）が期間ｔ２の期間内に変化しても出力端子（ＯＵＴＰＵＴ）の出力に影響を
与えない。

データ読みこみ回路１３００には本実施例に限らず、実施形態１〜５であげた回路を全
て用いることができる。なお、本実施例ではデータの保持にインバータ１３１０とクロッ
クドインバータ１３２０を用いたが、その代わりに２つのインバータを用いても良いし、
容量手段などを用いても良い。

本実施例においては、実施例１で用いたラッチ回路をソースドライバに用いた例につい
て説明する。ソースドライバとは、入力するデータ信号を取りこみ、駆動する画素に対応
するソース線にアナログ変換した信号を出力するというものである。

図９にソースドライバの構成図を示す。ソースドライバは、シフトレジスタ１２００、
ラッチ回路１２０１、ＤＡＣ１２０２によって構成される。通常、ソースドライバにはこ
のほかにラッチ回路を動作させる際にデータ信号を増幅させるのに必要となるレベルシフ
タもあるが、本発明によりそれが不要となる。実際のソースドライバでは画素の行数分ソ
ース線が必要なので、表示装置のソースドライバ部分は図９の回路が行数分並ぶことにな
る。

動作について説明する。シフトレジスタ１２００から送られたラッチ信号（ＬＡＴ）及
び反転ラッチ信号（ＬＡＴＢ）はラッチ回路１２０１に入力される。ラッチ回路１２０１
にはデータ信号（ＤＡＴＡ）、ラッチ信号（ＬＡＴ）、反転ラッチ信号（ＬＡＴ）及びラ
ッチ回路内のクロックドインバータを制御するサンプリング信号（ＳＡＭＰ）、反転サン
プリング信号（ＳＡＭＰＢ）に応じて入力されたデータ信号（ＤＡＴＡ）を保持及び出力
を行いＤＡＣに送る。ＤＡＣでは複数のラッチ回路からの出力に応じて複数の電源階調線
（ＶＯＬ）から１本を選択する、あるいは２本の電源階調線を選択しその電圧範囲内での
電圧を選択してソース線（Ｓｏｕｒｃｅ）に出力する。

ラッチ回路は実施例１で用いた回路を用いれば良い。シフトレジスタは複数のインバー
タ、クロックドインバータからなり、入力された信号を１周期もしくは半周期分シフトし
て出力する。シフトレジスタは公知のものを用いることができる。ＤＡＣはデジタル信号
をアナログ信号に変換するものであり、その構造によってさまざまな形態があるがシフト
レジスタと同様、公知のものを用いれば良い。また、ＤＡＣの後にアナログバッファをつ
けても良い。また、サンプリング信号及び反転サンプリング信号はラッチ信号及び反転ラ
ッチ信号を用いても良い。

さらに、本実施例では、デジタル入力された信号をアナログ出力する例を挙げて説明し
たが、デジタル入力された信号をデジタル出力することももちろん可能である。

本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプ
レイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオ
ーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯
情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録
媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体
を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら
の電子機器の具体例を図１０に示す。

図１０（Ａ）は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体１４０１
、支持台１４０２、表示部１４０３などによって構成されている。本発明は表示部１４０
３を有する表示装置の駆動回路に適用が可能である。

図１０（Ｂ）はビデオカメラであり、本体１４１１、表示部１４１２、音声入力１４１
３、操作スイッチ１４１４、操作スイッチ１４１５、バッテリー１４１６、受像部１４１
７などによって構成されている。本発明は表示部１４１７を有する表示装置の駆動回路に
適用が可能である。

図１０（Ｃ）はノート型のパーソナルコンピュータであり、本体１４２１、筐体１４２
２、表示部１４２３、キーボード１４２４などによって構成されている。本発明は表示部
１４２３を有する表示装置の駆動回路に適用が可能である。

図１０（Ｄ）は携帯情報端末であり、本体１４３１、表示部１４３２、操作ボタン１４
３３、外部インターフェイス１４３４などによって構成されている。本発明は表示部１４
３２を有する表示装置の駆動回路に適用が可能である。

図１０（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１４４
１、表示部１４４２、操作スイッチ１４４３、１４４４などによって構成されている。本
発明は表示部１４４２を有する表示装置の駆動回路に適用が可能である。また、今回は車
載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いても良
い。

図１０（Ｆ）はデジタルカメラであり、本体１４５１、表示部（Ａ）１４５２、接眼部
１４５３、操作スイッチ１４５４、表示部（Ｂ）１４５５、バッテリー１４５６などによ
って構成されている。本発明は表示部（Ａ）１４５２及び表示部（Ｂ）１４５５を有する
表示装置の駆動回路に適用が可能である。

図１０（Ｇ）は携帯電話であり、本体１４６１、音声出力部１４６２、音声入力部１４
６３、表示部１４６４、操作スイッチ１４６５、アンテナ１４６６などによって構成され
ている。本発明は表示部１４６４を有する表示装置の駆動回路に適用が可能である。

これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基
板を用いることもできる。それによってよりいっそうの軽量化を図ることができる。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないこ
とを付記する。

本実施例は、実施形態１〜５及び実施例１〜２と自由に組み合わせて実施することが可
能である。

Claims

第１乃至第３のＮ型トランジスタと、第１乃至第３のＰ型トランジスタと、アナログスイッチと、容量手段とを有し、
前記第１のＰ型トランジスタのソース又はドレインの一方は、前記第１のＮ型トランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のＰ型トランジスタのソース又はドレインの他方は、高電位電源と電気的に接続され、
前記第１のＮ型トランジスタのソース又はドレインの他方は、低電位電源と電気的に接続され、
前記第２のＰ型トランジスタのソース又はドレインの一方は、前記第１のＰ型トランジスタのゲートと電気的に接続され、
前記第２のＰ型トランジスタのソース又はドレインの一方は、前記第３のＮ型トランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のＰ型トランジスタのゲートは、前記第３のＮ型トランジスタのゲートと電気的に接続され、
前記第２のＮ型トランジスタのソース又はドレインの一方は、前記第１のＮ型トランジスタのゲートと電気的に接続され、
前記第２のＮ型トランジスタのソース又はドレインの一方は、前記第３のＰ型トランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のＮ型トランジスタのゲートは、前記第３のＰ型トランジスタのゲートと電気的に接続され、
前記アナログスイッチは、前記第３のＮ型トランジスタのソース又はドレインの他方、及び前記第３のＰ型トランジスタのソース又はドレインの他方と電気的に接続され、
前記容量手段は、前記アナログスイッチ、前記第３のＮ型トランジスタのソース又はドレインの他方、及び前記第３のＰ型トランジスタのソース又はドレインの他方と電気的に接続され、
前記容量手段の容量は、前記第１のＰ型トランジスタ及び前記第１のＮ型トランジスタで発生する容量より大きく、
前記アナログスイッチには、第１のラッチ信号、第２のラッチ信号、及びデータ信号が入力され、
第３のラッチ信号は、前記第２のＰ型トランジスタのゲート、及び前記第３のＮ型トランジスタのゲートに入力され、
第４のラッチ信号は、前記第２のＮ型トランジスタのゲート、及び前記第３のＰ型トランジスタのゲートに入力され、
前記第１のラッチ信号がＨＩＧＨであり、前記第２のラッチ信号がＬＯＷであり、前記第３のラッチ信号がＬＯＷであり、前記第４のラッチ信号がＨＩＧＨである第１の期間と、
前記第１のラッチ信号がＬＯＷであり、前記第２のラッチ信号がＨＩＧＨであり、前記第３のラッチ信号がＬＯＷであり、前記第４のラッチ信号がＨＩＧＨである第２の期間と、
前記第１のラッチ信号がＨＩＧＨであり、前記第２のラッチ信号がＬＯＷであり、前記第３のラッチ信号がＨＩＧＨであり、前記第４のラッチ信号がＬＯＷである第３の期間と、を有することを特徴とする半導体装置。
請求項１において、
前記第１乃至第３のＮ型トランジスタ及び前記第１乃至第３のＰ型トランジスタは、薄膜トランジスタであることを特徴とする半導体装置。