JP2002297081A - 半導体装置およびそれを備えた表示装置 - Google Patents
半導体装置およびそれを備えた表示装置Info
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Abstract
(57)【要約】
【課題】データの取り込みおよびデータの保持を安定し
て行うことが可能な半導体装置を提供する。 【解決手段】この半導体装置（データ取り込み回路）
は、低振幅のデータ信号を入力するためのデータ入力部
（Ｄａｔａ線，／Ｄａｔａ線）と、データ信号を取り込
むための同期信号（サンプリングパルス）を供給する制
御部２と、制御部２からの同期信号に応答して、低振幅
のデータ信号を取り込んでデータ信号を判定するととも
に、低振幅のデータ信号を大きな振幅にレベル変換する
ためのデータ取り込み部１と、データ取り込み部１とは
別個に設けられ、データ取り込み部１に取り込んだデー
タを保持するためのデータラッチ部３とを備えている。
そして、データ取り込み部１は、少なくともデータ信号
の取り込み時および判定時に電源電圧ＶＤＤ（９Ｖ）と
接続されている。
て行うことが可能な半導体装置を提供する。 【解決手段】この半導体装置（データ取り込み回路）
は、低振幅のデータ信号を入力するためのデータ入力部
（Ｄａｔａ線，／Ｄａｔａ線）と、データ信号を取り込
むための同期信号（サンプリングパルス）を供給する制
御部２と、制御部２からの同期信号に応答して、低振幅
のデータ信号を取り込んでデータ信号を判定するととも
に、低振幅のデータ信号を大きな振幅にレベル変換する
ためのデータ取り込み部１と、データ取り込み部１とは
別個に設けられ、データ取り込み部１に取り込んだデー
タを保持するためのデータラッチ部３とを備えている。
そして、データ取り込み部１は、少なくともデータ信号
の取り込み時および判定時に電源電圧ＶＤＤ（９Ｖ）と
接続されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びそれを備えた表示装置に関し、特に、表示装置におけ
るビデオ信号の取り込みなどに用いられる半導体装置お
よびそれを備えた表示装置に関する。
びそれを備えた表示装置に関し、特に、表示装置におけ
るビデオ信号の取り込みなどに用いられる半導体装置お
よびそれを備えた表示装置に関する。
【０００２】
【従来の技術】従来、低振幅信号をある起動信号によっ
て取り込むとともに、信号電圧のレベル変換とそのデー
タを保持する機能を持つ回路が知られている。このよう
な回路は、たとえば、メモリにおいては、アドレスやデ
ータの取り込みを行うとともに、そのデータを保持して
おく回路として使用される。また、このような回路は、
液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓ
ｐｌａｙ：ＬＣＤ）や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕ
ｍｉｎｅｓｃｅｎｃｅ）表示装置におけるビデオ信号の
取り込みとデータの保持などにも用いられる。本明細書
においては、ＬＣＤのビデオ信号の取り込みおよびデー
タの保持を行うための回路に例をとって説明する。
て取り込むとともに、信号電圧のレベル変換とそのデー
タを保持する機能を持つ回路が知られている。このよう
な回路は、たとえば、メモリにおいては、アドレスやデ
ータの取り込みを行うとともに、そのデータを保持して
おく回路として使用される。また、このような回路は、
液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓ
ｐｌａｙ：ＬＣＤ）や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕ
ｍｉｎｅｓｃｅｎｃｅ）表示装置におけるビデオ信号の
取り込みとデータの保持などにも用いられる。本明細書
においては、ＬＣＤのビデオ信号の取り込みおよびデー
タの保持を行うための回路に例をとって説明する。
【０００３】近年、ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いたＬＣＤの需要
が増大している。それに伴って、ＬＣＤシステムの低消
費電力化とデジタルインターフェース化が要求されてき
ている。
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いたＬＣＤの需要
が増大している。それに伴って、ＬＣＤシステムの低消
費電力化とデジタルインターフェース化が要求されてき
ている。
【０００４】このうち、低消費電力化を行うためには、
電源回路関係の高効率化と駆動電圧の低電圧化を行う必
要がある。ポリシリコンＴＦＴは、非晶質シリコンＴＦ
Ｔに比べて高性能であるため、ＬＣＤに応用され、小型
のＬＣＤパネルを中心に実用化されている。しかし、ポ
リシリコンＴＦＴは、非晶質シリコンＴＦＴに比べると
高性能であるが、シリコン基板の表面に形成した単結晶
シリコントランジスタに比べると性能が劣る。このた
め、動作電圧が３Ｖ程度の単結晶シリコントランジスタ
と同程度の駆動電流を得るためには、ポリシリコンＴＦ
Ｔでは、１２〜１５Ｖの電源電圧が必要である。このた
め、ＬＣＤの制御ＩＣの電源は３Ｖ程度でありながら、
１２〜１５Ｖに電圧変換するレベル変換を行う回路が必
要であった。
電源回路関係の高効率化と駆動電圧の低電圧化を行う必
要がある。ポリシリコンＴＦＴは、非晶質シリコンＴＦ
Ｔに比べて高性能であるため、ＬＣＤに応用され、小型
のＬＣＤパネルを中心に実用化されている。しかし、ポ
リシリコンＴＦＴは、非晶質シリコンＴＦＴに比べると
高性能であるが、シリコン基板の表面に形成した単結晶
シリコントランジスタに比べると性能が劣る。このた
め、動作電圧が３Ｖ程度の単結晶シリコントランジスタ
と同程度の駆動電流を得るためには、ポリシリコンＴＦ
Ｔでは、１２〜１５Ｖの電源電圧が必要である。このた
め、ＬＣＤの制御ＩＣの電源は３Ｖ程度でありながら、
１２〜１５Ｖに電圧変換するレベル変換を行う回路が必
要であった。
【０００５】そこで、従来では、電圧のレベル変換をＬ
ＣＤパネルの内部の回路で行うとともに、ＬＣＤパネル
には３Ｖ系の信号のみ入力する方法が採用されている。
レベル変換回路をＬＣＤパネルに内蔵することによっ
て、パネル内部の必要な箇所にのみレベル変換した高電
圧を印加することが可能であり、それ以外の部分には３
Ｖ系の電圧を供給することが可能になる。これにより、
低消費電力化を行うことが可能になる。
ＣＤパネルの内部の回路で行うとともに、ＬＣＤパネル
には３Ｖ系の信号のみ入力する方法が採用されている。
レベル変換回路をＬＣＤパネルに内蔵することによっ
て、パネル内部の必要な箇所にのみレベル変換した高電
圧を印加することが可能であり、それ以外の部分には３
Ｖ系の電圧を供給することが可能になる。これにより、
低消費電力化を行うことが可能になる。
【０００６】また、ＬＣＤ（液晶表示装置）では、液晶
材料の両端に電圧を印加することにより液晶材料の透過
率を変動させることによって明暗を表示させている。こ
の場合、ビデオデータを印加する表示画素の一方の電極
とは異なる他方の電極（対極）を交流動作させることに
よって、ビデオデータの振幅を半分にする対極ＡＣ駆動
方式が採用されるようになってきた。これにより、ビデ
オ信号の低電圧化を図ることができるので、外部ＩＣの
低消費電力化とパネル内部の低消費電力化を図ることが
できる。
材料の両端に電圧を印加することにより液晶材料の透過
率を変動させることによって明暗を表示させている。こ
の場合、ビデオデータを印加する表示画素の一方の電極
とは異なる他方の電極（対極）を交流動作させることに
よって、ビデオデータの振幅を半分にする対極ＡＣ駆動
方式が採用されるようになってきた。これにより、ビデ
オ信号の低電圧化を図ることができるので、外部ＩＣの
低消費電力化とパネル内部の低消費電力化を図ることが
できる。
【０００７】上記のような低消費電力化が図られること
によって、ポリシリコンＴＦＴの性能に関わる電圧以外
のクロック信号やビデオ信号の電圧を低電圧化すること
が可能となる。
によって、ポリシリコンＴＦＴの性能に関わる電圧以外
のクロック信号やビデオ信号の電圧を低電圧化すること
が可能となる。
【０００８】また、従来では、ビデオ信号の低電圧化
と、近年のインターネットやデジタル信号技術の急速な
発展とによって、扱う信号のデジタル化（デジタルイン
ターフェース化）の要求が増加してきている。特に、ビ
デオ信号は、アナログ信号であるので、デジタル化の流
れからは扱いにくい信号であった。そこで、ビデオデー
タをデジタル化するために、ＬＣＤパネルの内部にデジ
タルビデオ信号をアナログビデオ信号に変換するＤＡＣ
（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅ
ｒ）を内蔵する技術が提案されている。
と、近年のインターネットやデジタル信号技術の急速な
発展とによって、扱う信号のデジタル化（デジタルイン
ターフェース化）の要求が増加してきている。特に、ビ
デオ信号は、アナログ信号であるので、デジタル化の流
れからは扱いにくい信号であった。そこで、ビデオデー
タをデジタル化するために、ＬＣＤパネルの内部にデジ
タルビデオ信号をアナログビデオ信号に変換するＤＡＣ
（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅ
ｒ）を内蔵する技術が提案されている。
【０００９】上記のような観点から、近年では、ビデオ
信号を３Ｖ系のデジタル信号でＬＣＤパネルに入力する
とともに、パネル内部でデジタル信号の取り込みや電源
電圧のレベル変換が行える回路の開発が始まっている。
このような回路は、たとえば、２０００ＩＥＥＥ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−ＳｔａｔｅＣｉ
ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅの発表番号ＴＡ１
１．５（ｐｐ．１８８−１８９）などに開示されてい
る。
信号を３Ｖ系のデジタル信号でＬＣＤパネルに入力する
とともに、パネル内部でデジタル信号の取り込みや電源
電圧のレベル変換が行える回路の開発が始まっている。
このような回路は、たとえば、２０００ＩＥＥＥ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−ＳｔａｔｅＣｉ
ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅの発表番号ＴＡ１
１．５（ｐｐ．１８８−１８９）などに開示されてい
る。
【００１０】図１０は、上記文献に開示された従来のビ
デオ信号の取り込み回路の回路構成を示した回路図であ
る。図１０を参照して、従来のデータ取り込み部１０１
は、２つのｐチャネルトランジスタＰＴ１０１およびＰ
Ｔ１０２と、２つのｎチャネルトランジスタＮＴ１０１
およびＮＴ１０２とを含んでいる。ｐチャネルトランジ
スタＰＴ１０１およびＰＴ１０２のソース端子およびド
レイン端子の一方は、スイッチＳＷ３を介して、電源電
圧ＶＤＤに接続されている。ｐチャネルトランジスタＰ
Ｔ１０１のソース端子およびドレイン端子の他方は、ｎ
チャネルトランジスタＮＴ１０１のソース端子およびド
レイン端子の一方に接続されている。ｎチャネルトラン
ジスタ１０１のソース端子およびドレイン端子の他方
は、ＧＮＤに接続されている。ｐチャネルトランジスタ
ＰＴ１０１およびｎチャネルトランジスタＮＴ１０１の
ゲート端子は、スイッチＳＷ１を介して、データ線（Ｄ
ａｔａ線）に接続されている。
デオ信号の取り込み回路の回路構成を示した回路図であ
る。図１０を参照して、従来のデータ取り込み部１０１
は、２つのｐチャネルトランジスタＰＴ１０１およびＰ
Ｔ１０２と、２つのｎチャネルトランジスタＮＴ１０１
およびＮＴ１０２とを含んでいる。ｐチャネルトランジ
スタＰＴ１０１およびＰＴ１０２のソース端子およびド
レイン端子の一方は、スイッチＳＷ３を介して、電源電
圧ＶＤＤに接続されている。ｐチャネルトランジスタＰ
Ｔ１０１のソース端子およびドレイン端子の他方は、ｎ
チャネルトランジスタＮＴ１０１のソース端子およびド
レイン端子の一方に接続されている。ｎチャネルトラン
ジスタ１０１のソース端子およびドレイン端子の他方
は、ＧＮＤに接続されている。ｐチャネルトランジスタ
ＰＴ１０１およびｎチャネルトランジスタＮＴ１０１の
ゲート端子は、スイッチＳＷ１を介して、データ線（Ｄ
ａｔａ線）に接続されている。
【００１１】ｐチャネルトランジスタＰＴ１０２のソー
ス端子およびドレイン端子の他方は、ｎチャネルトラン
ジスタＮＴ１０２のソース端子およびドレイン端子の一
方に接続されている。ｎチャネルトランジスタＮＴ１０
２のソース端子およびドレイン端子の他方は、ＧＮＤに
接続されている。ｐチャネルトランジスタＰＴ１０２お
よびｎチャネルトランジスタＮＴ１０２のゲート端子
は、スイッチＳＷ２を介して、反転データ線（／Ｄａｔ
ａ線）に接続されている。
ス端子およびドレイン端子の他方は、ｎチャネルトラン
ジスタＮＴ１０２のソース端子およびドレイン端子の一
方に接続されている。ｎチャネルトランジスタＮＴ１０
２のソース端子およびドレイン端子の他方は、ＧＮＤに
接続されている。ｐチャネルトランジスタＰＴ１０２お
よびｎチャネルトランジスタＮＴ１０２のゲート端子
は、スイッチＳＷ２を介して、反転データ線（／Ｄａｔ
ａ線）に接続されている。
【００１２】上記した構成を有する従来のデータ取り込
み部１０１は、データを判別するデータセンシング機能
と、電源のレベル変換を行う機能と、取り込んだデータ
のラッチを行う機能との３つの機能を有している。ま
た、スイッチＳＷ１およびＳＷ２は、サンプリングパル
ス（Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）に同期して、オン
することによって、データの取り込みを開始する機能を
有する。また、スイッチＳＷ３は、サンプリングパルス
に同期して、オフ状態となり、データ取り込み時にデー
タ取り込み部１０１への電源（ＶＤＤ）からの電荷供給
を停止する機能を有する。また、出力段の２つのインバ
ータ回路１３１および１３２は、取り込みデータの波形
成形を行うとともに、次段へ信号を伝える機能を有す
る。
み部１０１は、データを判別するデータセンシング機能
と、電源のレベル変換を行う機能と、取り込んだデータ
のラッチを行う機能との３つの機能を有している。ま
た、スイッチＳＷ１およびＳＷ２は、サンプリングパル
ス（Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）に同期して、オン
することによって、データの取り込みを開始する機能を
有する。また、スイッチＳＷ３は、サンプリングパルス
に同期して、オフ状態となり、データ取り込み時にデー
タ取り込み部１０１への電源（ＶＤＤ）からの電荷供給
を停止する機能を有する。また、出力段の２つのインバ
ータ回路１３１および１３２は、取り込みデータの波形
成形を行うとともに、次段へ信号を伝える機能を有す
る。
【００１３】図１１は、図１０に示した従来のビデオ信
号のデータ取り込み回路の動作タイミングと動作波形と
を示した図である。図１０および図１１を参照して、以
下に従来のビデオ信号の取り込み回路の動作について説
明する。
号のデータ取り込み回路の動作タイミングと動作波形と
を示した図である。図１０および図１１を参照して、以
下に従来のビデオ信号の取り込み回路の動作について説
明する。
【００１４】まず、図１１に示すように、ＬＣＤの表示
パネル自体の動作開始を意味するスタート信号（Ｓｔａ
ｒｔ Ｓｉｇｎａｌ）（図１０には図示せず）がＨレベ
ルになる。これにより、水平駆動回路のスタートを意味
するＳＴＨ信号がＨパルスとなる。このＳＴＨ信号の発
生によって、水平方向基本クロックであるＨＣＫ１およ
びＨＣＫ２に同期して、ビデオデータ（Ｄａｔａ，／Ｄ
ａｔａ）の取り込みを行うサンプリングパルスがＨパル
スとなる。これにより、スイッチＳＷ１とＳＷ２とがオ
ン状態になるとともに、スイッチＳＷ３がオフ状態とな
る。このため、データ取り込み部１０１から電源（ＶＤ
Ｄ）が切り離された状態で、データ取り込み部１０１へ
のデータの入力が行われる。
パネル自体の動作開始を意味するスタート信号（Ｓｔａ
ｒｔ Ｓｉｇｎａｌ）（図１０には図示せず）がＨレベ
ルになる。これにより、水平駆動回路のスタートを意味
するＳＴＨ信号がＨパルスとなる。このＳＴＨ信号の発
生によって、水平方向基本クロックであるＨＣＫ１およ
びＨＣＫ２に同期して、ビデオデータ（Ｄａｔａ，／Ｄ
ａｔａ）の取り込みを行うサンプリングパルスがＨパル
スとなる。これにより、スイッチＳＷ１とＳＷ２とがオ
ン状態になるとともに、スイッチＳＷ３がオフ状態とな
る。このため、データ取り込み部１０１から電源（ＶＤ
Ｄ）が切り離された状態で、データ取り込み部１０１へ
のデータの入力が行われる。
【００１５】そして、データ取り込み部１０１におい
て、データの判定が行われる。データ取り込み部１０１
において、データの判定が終了し、ノードＡおよびノー
ドＢが、Ｄａｔａ，／Ｄａｔａに対応した電圧になった
のを見計らって、スイッチＳＷ３がオン状態となる。こ
れにより、データ取り込み部１０１と電源（ＶＤＤ）と
が接続されて、取り込みデータの確定、電圧のレベル変
換およびデータの保持が行われる。
て、データの判定が行われる。データ取り込み部１０１
において、データの判定が終了し、ノードＡおよびノー
ドＢが、Ｄａｔａ，／Ｄａｔａに対応した電圧になった
のを見計らって、スイッチＳＷ３がオン状態となる。こ
れにより、データ取り込み部１０１と電源（ＶＤＤ）と
が接続されて、取り込みデータの確定、電圧のレベル変
換およびデータの保持が行われる。
【００１６】
【発明が解決しようとする課題】図１０に示した従来の
ビデオの信号取り込み回路では、データ取り込み時およ
びデータ判定時に、データ取り込み部１０１が電源（Ｖ
ＤＤ：９Ｖ）から切り離されるため、データ取り込み部
１０１の回路動作が不安定になる場合がある。この場合
には、安定したデータの取り込みおよび判定と、安定し
たデータの保持とを行うのが困難になる場合があるとい
う問題点があった。また、図１０に示した従来のビデオ
信号の取り込み回路では、データ取り込み部１０１が入
力データに対して対称な回路構成を有しているため、レ
イアウトの自由度が小さく、その結果、レイアウト面積
を最小化する場合の支障になるという問題点もあった。
ビデオの信号取り込み回路では、データ取り込み時およ
びデータ判定時に、データ取り込み部１０１が電源（Ｖ
ＤＤ：９Ｖ）から切り離されるため、データ取り込み部
１０１の回路動作が不安定になる場合がある。この場合
には、安定したデータの取り込みおよび判定と、安定し
たデータの保持とを行うのが困難になる場合があるとい
う問題点があった。また、図１０に示した従来のビデオ
信号の取り込み回路では、データ取り込み部１０１が入
力データに対して対称な回路構成を有しているため、レ
イアウトの自由度が小さく、その結果、レイアウト面積
を最小化する場合の支障になるという問題点もあった。
【００１７】この発明は上記のような課題を解決するた
めになされたものであり、この発明の１つの目的は、安
定したデータの取り込み動作を行うことができるととも
に、取り込んだデータを安定して保持することが可能な
半導体装置を提供することである。
めになされたものであり、この発明の１つの目的は、安
定したデータの取り込み動作を行うことができるととも
に、取り込んだデータを安定して保持することが可能な
半導体装置を提供することである。
【００１８】この発明のもう１つの目的は、上記の半導
体装置において、レイアウト面積の最小化に適した半導
体装置を提供することである。
体装置において、レイアウト面積の最小化に適した半導
体装置を提供することである。
【００１９】この発明のさらにもう１つの目的は、上記
の半導体装置において、データの取り込みを高速かつ確
実に行うことである。
の半導体装置において、データの取り込みを高速かつ確
実に行うことである。
【００２０】この発明の他の目的は、上記したような半
導体装置を備えた表示装置を提供することである。
導体装置を備えた表示装置を提供することである。
【００２１】
【課題を解決するための手段】請求項１における半導体
装置は、所定の振幅のデータ信号を入力するためのデー
タ入力部と、データ信号を取り込むための同期信号を供
給する制御部と、制御部からの同期信号に応答して、所
定の振幅のデータ信号を取り込んでデータ信号を判定す
るとともに、所定の振幅のデータ信号をその所定の振幅
とは異なる振幅にレベル変換するためのデータ取り込み
部と、データ取り込み部とは別個に設けられ、データ取
り込み部に取り込んだデータ信号を保持するためのラッ
チ部とを備えている。そして、データ取り込み部は、少
なくともデータ信号の取り込み時およびデータの判定時
に実質的に電源と接続されている。
装置は、所定の振幅のデータ信号を入力するためのデー
タ入力部と、データ信号を取り込むための同期信号を供
給する制御部と、制御部からの同期信号に応答して、所
定の振幅のデータ信号を取り込んでデータ信号を判定す
るとともに、所定の振幅のデータ信号をその所定の振幅
とは異なる振幅にレベル変換するためのデータ取り込み
部と、データ取り込み部とは別個に設けられ、データ取
り込み部に取り込んだデータ信号を保持するためのラッ
チ部とを備えている。そして、データ取り込み部は、少
なくともデータ信号の取り込み時およびデータの判定時
に実質的に電源と接続されている。
【００２２】請求項１では、上記のように、少なくとも
データ信号の取り込み時およびデータの判定時に、デー
タ取り込み部を実質的に電源と接続することによって、
データ信号の取り込み時およびデータの判定時に、回路
動作が不安定になることがないので、安定したデータの
取り込みおよびデータの判定を行うことができる。ま
た、取り込んだデータ信号を保持するためのラッチ部を
データ取り込み部とは別個に設けることによって、デー
タ取り込み部により取り込んだデータを安定して保持す
ることができる。
データ信号の取り込み時およびデータの判定時に、デー
タ取り込み部を実質的に電源と接続することによって、
データ信号の取り込み時およびデータの判定時に、回路
動作が不安定になることがないので、安定したデータの
取り込みおよびデータの判定を行うことができる。ま
た、取り込んだデータ信号を保持するためのラッチ部を
データ取り込み部とは別個に設けることによって、デー
タ取り込み部により取り込んだデータを安定して保持す
ることができる。
【００２３】請求項２における半導体装置は、請求項１
の構成において、データ入力部と制御部とデータ取り込
み部とをそれぞれ２組含み、ラッチ部を１組含む。請求
項２では、このようにデータ取り込み部を２組設けるこ
とによって、データ取り込み部が１組である場合に比べ
て、データ判定の誤りが発生しにくくなるので、データ
の取り込みおよび判定の安定性を増加させることができ
る。
の構成において、データ入力部と制御部とデータ取り込
み部とをそれぞれ２組含み、ラッチ部を１組含む。請求
項２では、このようにデータ取り込み部を２組設けるこ
とによって、データ取り込み部が１組である場合に比べ
て、データ判定の誤りが発生しにくくなるので、データ
の取り込みおよび判定の安定性を増加させることができ
る。
【００２４】請求項３における半導体装置は、請求項１
または２の構成において、データ取り込み部は、データ
入力部からみて、非対称な回路構成を有する。請求項３
では、このように構成することによって、データ入力部
からみて、対称な回路構成にする場合に比べて、レイア
ウトの自由度が大きくなるので、レイアウト面積の最小
化を行いやすくすることができる。
または２の構成において、データ取り込み部は、データ
入力部からみて、非対称な回路構成を有する。請求項３
では、このように構成することによって、データ入力部
からみて、対称な回路構成にする場合に比べて、レイア
ウトの自由度が大きくなるので、レイアウト面積の最小
化を行いやすくすることができる。
【００２５】請求項４における半導体装置は、請求項１
〜３のいずれかの構成において、データ入力部は、デー
タ線と反転データ線とを含み、データ取り込み部は、ソ
ース端子およびドレイン端子の一方が電源に接続される
とともに、他方が第１ノードに電気的に接続され、ゲー
ト端子が制御部に接続される第１ｐチャネルトランジス
タと、ソース端子およびドレイン端子の一方が第１ノー
ドに接続されるとともに、他方が反転データ線に電気的
に接続され、かつ、ゲート端子がデータ線に電気的に接
続される第１ｎチャネルトランジスタとを含む。また、
ラッチ部は、第１ノードの電位を反転するための第１イ
ンバータ回路と、第１インバータ回路の出力端子に接続
された第２ノードと、第１インバータ回路の出力端子お
よび入力端子に接続された第２インバータ回路とを含
む。そして、データ線がＬレベルの時には、第１ｐチャ
ネルトランジスタがオン状態になるとともに、第１ｎチ
ャネルトランジスタがオフ状態になることによって、第
１ノードがＨレベルの電位になるとともに、第２ノード
がＬレベルになる。また、データ線がＨレベルの時に
は、第１ｐチャネルトランジスタがオン状態になるとと
もに、第１ｎチャネルトランジスタがオン状態になるこ
とによって、第１ノードがＬレベルの電位になるととも
に、第２ノードがＨレベルになる。請求項４では、この
ように構成することによって、容易に安定したデータの
取り込みおよび保持を行うことができる。
〜３のいずれかの構成において、データ入力部は、デー
タ線と反転データ線とを含み、データ取り込み部は、ソ
ース端子およびドレイン端子の一方が電源に接続される
とともに、他方が第１ノードに電気的に接続され、ゲー
ト端子が制御部に接続される第１ｐチャネルトランジス
タと、ソース端子およびドレイン端子の一方が第１ノー
ドに接続されるとともに、他方が反転データ線に電気的
に接続され、かつ、ゲート端子がデータ線に電気的に接
続される第１ｎチャネルトランジスタとを含む。また、
ラッチ部は、第１ノードの電位を反転するための第１イ
ンバータ回路と、第１インバータ回路の出力端子に接続
された第２ノードと、第１インバータ回路の出力端子お
よび入力端子に接続された第２インバータ回路とを含
む。そして、データ線がＬレベルの時には、第１ｐチャ
ネルトランジスタがオン状態になるとともに、第１ｎチ
ャネルトランジスタがオフ状態になることによって、第
１ノードがＨレベルの電位になるとともに、第２ノード
がＬレベルになる。また、データ線がＨレベルの時に
は、第１ｐチャネルトランジスタがオン状態になるとと
もに、第１ｎチャネルトランジスタがオン状態になるこ
とによって、第１ノードがＬレベルの電位になるととも
に、第２ノードがＨレベルになる。請求項４では、この
ように構成することによって、容易に安定したデータの
取り込みおよび保持を行うことができる。
【００２６】請求項５における半導体装置は、請求項４
の構成において、データ取り込み部は、第１ｐチャネル
トランジスタと、第１ノードとの間に配置され、ゲート
端子がデータ線に接続される第２ｐチャネルトランジス
タをさらに含む。請求項５では、このように第２ｐチャ
ネルトランジスタを設けることによって、データ線がＨ
レベルの時に、第２ｐチャネルトランジスタの活性化の
度合いが低くなる（抵抗が大きく）なるので、第１ｐチ
ャネルトランジスタから第１ノードへの電荷供給が抑制
される。これにより、電流が流れすぎて第１ノードがＨ
レベルになりやすくなるのを防止することができる。こ
のため、データ線がＨレベルの時に、第１ノードをＬレ
ベルになりやすくすることができる。その結果、より回
路動作の安定性を向上させることができる。
の構成において、データ取り込み部は、第１ｐチャネル
トランジスタと、第１ノードとの間に配置され、ゲート
端子がデータ線に接続される第２ｐチャネルトランジス
タをさらに含む。請求項５では、このように第２ｐチャ
ネルトランジスタを設けることによって、データ線がＨ
レベルの時に、第２ｐチャネルトランジスタの活性化の
度合いが低くなる（抵抗が大きく）なるので、第１ｐチ
ャネルトランジスタから第１ノードへの電荷供給が抑制
される。これにより、電流が流れすぎて第１ノードがＨ
レベルになりやすくなるのを防止することができる。こ
のため、データ線がＨレベルの時に、第１ノードをＬレ
ベルになりやすくすることができる。その結果、より回
路動作の安定性を向上させることができる。
【００２７】請求項６における半導体装置は、請求項４
または５の構成において、データ取り込み部は、ソース
端子およびドレイン端子の一方が電源に接続されるとと
もに、他方が第１ｎチャネルトランジスタのゲート端子
に接続され、ゲート端子が制御部に接続される第３ｐチ
ャネルトランジスタと、ソース端子およびドレイン端子
の一方が第３ｐチャネルトランジスタに接続されるとと
もに、他方がデータ線に電気的に接続され、かつ、ゲー
ト端子がデータ線に電気的に接続される第４ｐチャネル
トランジスタとをさらに含む。請求項６では、このよう
に第３および第４ｐチャネルトランジスタを設けること
によって、第１ｎチャネルトランジスタのゲート端子へ
の電圧が、電源から供給されるとともに、データ線がＨ
レベルの時に、第４ｐチャネルトランジスタの活性化の
度合いが低くなる（抵抗が大きく）なるので、第１ｎチ
ャネルトランジスタのゲート電位が高くなる。これによ
り、第１ｎチャネルトランジスタがオンしやすくなる。
その結果、データの取り込みを高速かつ確実に行うこと
ができる。
または５の構成において、データ取り込み部は、ソース
端子およびドレイン端子の一方が電源に接続されるとと
もに、他方が第１ｎチャネルトランジスタのゲート端子
に接続され、ゲート端子が制御部に接続される第３ｐチ
ャネルトランジスタと、ソース端子およびドレイン端子
の一方が第３ｐチャネルトランジスタに接続されるとと
もに、他方がデータ線に電気的に接続され、かつ、ゲー
ト端子がデータ線に電気的に接続される第４ｐチャネル
トランジスタとをさらに含む。請求項６では、このよう
に第３および第４ｐチャネルトランジスタを設けること
によって、第１ｎチャネルトランジスタのゲート端子へ
の電圧が、電源から供給されるとともに、データ線がＨ
レベルの時に、第４ｐチャネルトランジスタの活性化の
度合いが低くなる（抵抗が大きく）なるので、第１ｎチ
ャネルトランジスタのゲート電位が高くなる。これによ
り、第１ｎチャネルトランジスタがオンしやすくなる。
その結果、データの取り込みを高速かつ確実に行うこと
ができる。
【００２８】請求項７における半導体装置は、請求項１
〜６のいずれかの構成において、制御部は、データ入力
部とデータ取り込み部との間に配置され、データの取り
込み時に、同期信号に応答してオンする第１スイッチン
グ素子を含む。請求項７では、このように構成すること
によって、データ取り込み時以外は、データ入力部がデ
ータ取り込み部から切り離されるので、データ入力部を
構成するデータ線および反転データ線の負荷バランスを
均一にすることができる。
〜６のいずれかの構成において、制御部は、データ入力
部とデータ取り込み部との間に配置され、データの取り
込み時に、同期信号に応答してオンする第１スイッチン
グ素子を含む。請求項７では、このように構成すること
によって、データ取り込み時以外は、データ入力部がデ
ータ取り込み部から切り離されるので、データ入力部を
構成するデータ線および反転データ線の負荷バランスを
均一にすることができる。
【００２９】請求項８における表示装置は、請求項１〜
７のいずれかに記載の半導体装置を備えている。請求項
８では、このように構成することによって、たとえば、
表示装置におけるビデオ信号の取り込み回路として請求
項１〜７のいずれかに記載の半導体装置を用いれば、安
定したデータの取り込みを行うことができる。
７のいずれかに記載の半導体装置を備えている。請求項
８では、このように構成することによって、たとえば、
表示装置におけるビデオ信号の取り込み回路として請求
項１〜７のいずれかに記載の半導体装置を用いれば、安
定したデータの取り込みを行うことができる。
【００３０】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。なお、以下の実施形態では、本発明
の半導体装置を液晶表示装置（ＬＣＤ）のビデオデータ
の取り込み回路として用いる場合について説明するが、
本発明は、これに限定されるものではない。
基づいて説明する。なお、以下の実施形態では、本発明
の半導体装置を液晶表示装置（ＬＣＤ）のビデオデータ
の取り込み回路として用いる場合について説明するが、
本発明は、これに限定されるものではない。
【００３１】（第１実施形態）図１は、本発明の第１実
施形態による半導体装置（データ取り込み回路）の回路
構成を示した回路図である。図２は、図１に示した第１
実施形態の半導体装置の動作タイミングと動作波形とを
示した図である。
施形態による半導体装置（データ取り込み回路）の回路
構成を示した回路図である。図２は、図１に示した第１
実施形態の半導体装置の動作タイミングと動作波形とを
示した図である。
【００３２】まず、図１を参照して、この第１実施形態
のデータ取り込み回路は、データ取り込み部１と、制御
部２と、データラッチ部３とを備えている。なお、デー
タラッチ部３は、本発明の「ラッチ部」の一例である。
データ取り込み部１は、データの判定を行うセンシング
機能と、電源電圧のレベル変換を行う機能との２つの機
能を有している。
のデータ取り込み回路は、データ取り込み部１と、制御
部２と、データラッチ部３とを備えている。なお、デー
タラッチ部３は、本発明の「ラッチ部」の一例である。
データ取り込み部１は、データの判定を行うセンシング
機能と、電源電圧のレベル変換を行う機能との２つの機
能を有している。
【００３３】そのデータ取り込み部１は、ｐチャネルト
ランジスタＰＴ１と、ｎチャネルトランジスタＮＴ１と
の２つのトランジスタを含んでいる。ｐチャネルトラン
ジスタＰＴ１のソース端子およびドレイン端子の一方
は、電源電圧ＶＤＤ（９Ｖ）の端子に接続されており、
他方は、ノードＮＤ１に接続されている。ｎチャネルト
ランジスタＮＴ１のソース端子およびドレイン端子の一
方は、ノードＮＤ１に接続されており、他方は、反転デ
ータ線（／Ｄａｔａ線）に接続されている。ｐチャネル
トランジスタＰＴ１のゲート端子は、制御部２に接続さ
れており、ｎチャネルトランジスタＮＴ１のゲート端子
は、データ線（Ｄａｔａ線）に接続されている。
ランジスタＰＴ１と、ｎチャネルトランジスタＮＴ１と
の２つのトランジスタを含んでいる。ｐチャネルトラン
ジスタＰＴ１のソース端子およびドレイン端子の一方
は、電源電圧ＶＤＤ（９Ｖ）の端子に接続されており、
他方は、ノードＮＤ１に接続されている。ｎチャネルト
ランジスタＮＴ１のソース端子およびドレイン端子の一
方は、ノードＮＤ１に接続されており、他方は、反転デ
ータ線（／Ｄａｔａ線）に接続されている。ｐチャネル
トランジスタＰＴ１のゲート端子は、制御部２に接続さ
れており、ｎチャネルトランジスタＮＴ１のゲート端子
は、データ線（Ｄａｔａ線）に接続されている。
【００３４】なお、ｐチャネルトランジスタＰＴ１は、
本発明の「第１ｐチャネルトランジスタ」の一例であ
り、ｎチャネルトランジスタＮＴ１は、本発明の「第１
ｎチャネルトランジスタ」の一例である。また、ノード
ＮＤ１は、本発明の「第１ノード」の一例である。ま
た、データ線（Ｄａｔａ線）および反転データ線（／Ｄ
ａｔａ線）は、本発明の「データ入力部」の一例であ
る。
本発明の「第１ｐチャネルトランジスタ」の一例であ
り、ｎチャネルトランジスタＮＴ１は、本発明の「第１
ｎチャネルトランジスタ」の一例である。また、ノード
ＮＤ１は、本発明の「第１ノード」の一例である。ま
た、データ線（Ｄａｔａ線）および反転データ線（／Ｄ
ａｔａ線）は、本発明の「データ入力部」の一例であ
る。
【００３５】また、制御部２は、データ取り込み部１に
同期信号（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）を供給す
る機能を有する。この制御部２は、トランスファゲート
２１と、インバータ回路２２とを含む。トランスファゲ
ート２１は、ｐチャネルトランジスタとｎチャネルトラ
ンジスタのソース端子およびドレイン端子が互いに接続
された構成を有する。インバータ回路２２の入力端子
は、同期信号線に接続されており、インバータ回路２２
の出力端子は、トランスファゲート２１のｎチャネルト
ランジスタ側のゲート端子に接続されている。また、ト
ランスファゲート２１のｐチャネルトランジスタ側のゲ
ート端子は、同期信号線に接続されている。
同期信号（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）を供給す
る機能を有する。この制御部２は、トランスファゲート
２１と、インバータ回路２２とを含む。トランスファゲ
ート２１は、ｐチャネルトランジスタとｎチャネルトラ
ンジスタのソース端子およびドレイン端子が互いに接続
された構成を有する。インバータ回路２２の入力端子
は、同期信号線に接続されており、インバータ回路２２
の出力端子は、トランスファゲート２１のｎチャネルト
ランジスタ側のゲート端子に接続されている。また、ト
ランスファゲート２１のｐチャネルトランジスタ側のゲ
ート端子は、同期信号線に接続されている。
【００３６】データラッチ部３は、データを保持するた
めの機能を有する。このデータラッチ部３は、インバー
タ回路３１とインバータ回路３２とを有する。なお、こ
のインバータ回路３１およびインバータ回路３２は、そ
れぞれ、本発明の「第１インバータ回路」および「第２
インバータ回路」の一例である。インバータ回路３１の
入力端子は、制御部２のトランスファゲート２１を介し
てデータ取り込み部１のノードＮＤ１に接続されてい
る。インバータ回路３１の出力端子は、ノードＮＤ２に
接続されている。このノードＮＤ２は、本発明の「第２
ノード」の一例である。また、ノードＮＤ２は、インバ
ータ回路３２の入力端子に接続されており、インバータ
回路３２の出力端子は、インバータ回路３１の入力端子
に接続されている。
めの機能を有する。このデータラッチ部３は、インバー
タ回路３１とインバータ回路３２とを有する。なお、こ
のインバータ回路３１およびインバータ回路３２は、そ
れぞれ、本発明の「第１インバータ回路」および「第２
インバータ回路」の一例である。インバータ回路３１の
入力端子は、制御部２のトランスファゲート２１を介し
てデータ取り込み部１のノードＮＤ１に接続されてい
る。インバータ回路３１の出力端子は、ノードＮＤ２に
接続されている。このノードＮＤ２は、本発明の「第２
ノード」の一例である。また、ノードＮＤ２は、インバ
ータ回路３２の入力端子に接続されており、インバータ
回路３２の出力端子は、インバータ回路３１の入力端子
に接続されている。
【００３７】上記のような構成を有する第１実施形態の
データ取り込み回路の動作について、図１および図２を
参照して説明する。
データ取り込み回路の動作について、図１および図２を
参照して説明する。
【００３８】まず、ＤａｔａがＨレベル（３Ｖ）で、／
ＤａｔａがＬレベル（０Ｖ）のデータである場合、ｎチ
ャネルトランジスタＮＴ１はオン状態にある。このた
め、ノードＮＤ１にはＬレベルの電位が現れている。こ
の状態で、ＬＣＤの表示パネル自体の動作開始を意味す
るスタート信号（Ｓｔａｒｔ Ｓｉｇｎａｌ）がＨレベ
ルになることによって、水平駆動回路のスタートを意味
するＳＴＨ信号がＨパルスとなる。このＳＴＨ信号の発
生によって、水平方向基本クロックであるＨＣＫ１およ
びＨＣＫ２に同期して、ビデオデータ（Ｄａｔａ，／Ｄ
ａｔａ）の取り込みを行うンプリングサンプリングパル
ス（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）がＬレベルにな
る。／Ｓａｍｐｌｉｎｇ ＰｕｌｓｅがＬレベルになる
と、制御部２からｐチャネルトランジスタＰＴ１に同期
信号（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）が与えられ
る。これにより、ｐチャネルトランジスタＰＴ１からｎ
チャネルトランジスタＮＴ１に電流が流れる。
ＤａｔａがＬレベル（０Ｖ）のデータである場合、ｎチ
ャネルトランジスタＮＴ１はオン状態にある。このた
め、ノードＮＤ１にはＬレベルの電位が現れている。こ
の状態で、ＬＣＤの表示パネル自体の動作開始を意味す
るスタート信号（Ｓｔａｒｔ Ｓｉｇｎａｌ）がＨレベ
ルになることによって、水平駆動回路のスタートを意味
するＳＴＨ信号がＨパルスとなる。このＳＴＨ信号の発
生によって、水平方向基本クロックであるＨＣＫ１およ
びＨＣＫ２に同期して、ビデオデータ（Ｄａｔａ，／Ｄ
ａｔａ）の取り込みを行うンプリングサンプリングパル
ス（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）がＬレベルにな
る。／Ｓａｍｐｌｉｎｇ ＰｕｌｓｅがＬレベルになる
と、制御部２からｐチャネルトランジスタＰＴ１に同期
信号（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）が与えられ
る。これにより、ｐチャネルトランジスタＰＴ１からｎ
チャネルトランジスタＮＴ１に電流が流れる。
【００３９】この場合、ｐチャネルトランジスタＰＴ１
およびｎチャネルトランジスタＮＴ１に電流が流れた場
合に、ノードＮＤ１がＬレベルになるように、ｐチャネ
ルトランジスタＰＴ１とｎチャネルトランジスタＮＴ１
との抵抗比を設計している。すなわち、ＰＴ１の抵抗を
ＮＴ１よりも大きくなるように設計している。
およびｎチャネルトランジスタＮＴ１に電流が流れた場
合に、ノードＮＤ１がＬレベルになるように、ｐチャネ
ルトランジスタＰＴ１とｎチャネルトランジスタＮＴ１
との抵抗比を設計している。すなわち、ＰＴ１の抵抗を
ＮＴ１よりも大きくなるように設計している。
【００４０】上記の場合、ノードＮＤ１がＬレベルであ
るので、制御部２のトランスファゲート２１を介して、
インバータ回路３１の入力端子にはＬレベルが入力され
る。これにより、ノードＮＤ２は、Ｈレベルになる。そ
して、このノードＮＤ２のＨレベルがデータラッチ部３
によって保持される。
るので、制御部２のトランスファゲート２１を介して、
インバータ回路３１の入力端子にはＬレベルが入力され
る。これにより、ノードＮＤ２は、Ｈレベルになる。そ
して、このノードＮＤ２のＨレベルがデータラッチ部３
によって保持される。
【００４１】また、ＤａｔａがＬレベル（０Ｖ）で、／
ＤａｔａがＨレベル（３Ｖ）のデータである場合、デー
タ取り込み部１のｎチャネルトランジスタＮＴ１はオフ
状態である。この場合に、／Ｓａｍｐｌｉｎｇ Ｐｕｌ
ｓｅがＬレベルになると、制御部２からデータ取り込み
部１のｐチャネルトランジスタＰＴ１のゲート端子に同
期信号（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）が供給され
る。これにより、ｐチャネルトランジスタＰＴ１がオン
状態になる。この状態で、ノードＮＤ１のＨレベルは、
電源電圧ＶＤＤ（９Ｖ）によってレベル変換されて電圧
９Ｖになる。
ＤａｔａがＨレベル（３Ｖ）のデータである場合、デー
タ取り込み部１のｎチャネルトランジスタＮＴ１はオフ
状態である。この場合に、／Ｓａｍｐｌｉｎｇ Ｐｕｌ
ｓｅがＬレベルになると、制御部２からデータ取り込み
部１のｐチャネルトランジスタＰＴ１のゲート端子に同
期信号（／Ｓａｍｐｌｉｎｇ Ｐｕｌｓｅ）が供給され
る。これにより、ｐチャネルトランジスタＰＴ１がオン
状態になる。この状態で、ノードＮＤ１のＨレベルは、
電源電圧ＶＤＤ（９Ｖ）によってレベル変換されて電圧
９Ｖになる。
【００４２】ノードＮＤ１がＨレベルである場合には、
制御部２のトランスファゲート２１を介してインバータ
回路３１の入力端子にＨレベルの信号が与えられる。こ
れにより、インバータ回路３１の出力端子に接続された
ノードＮＤ２はＬレベルになる。その結果、ノードＮＤ
２のＬレベルの信号がデータラッチ部３によって保持さ
れる。
制御部２のトランスファゲート２１を介してインバータ
回路３１の入力端子にＨレベルの信号が与えられる。こ
れにより、インバータ回路３１の出力端子に接続された
ノードＮＤ２はＬレベルになる。その結果、ノードＮＤ
２のＬレベルの信号がデータラッチ部３によって保持さ
れる。
【００４３】第１実施形態では、上記のように、データ
信号の取り込み時およびデータ判定時に、データ取り込
み部１を電源電圧ＶＤＤと接続するように構成すること
によって、データ信号の取り込み時およびデータの判定
時に、回路動作が不安定になることがないので、安定し
たデータの取り込みおよびデータの判定を行うことがで
きる。また、取り込んだデータ信号を保持するためのデ
ータラッチ部３をデータ取り込み部１とは別個に設ける
ことによって、データ取り込み部１により取り込んだデ
ータを安定して保持することができる。
信号の取り込み時およびデータ判定時に、データ取り込
み部１を電源電圧ＶＤＤと接続するように構成すること
によって、データ信号の取り込み時およびデータの判定
時に、回路動作が不安定になることがないので、安定し
たデータの取り込みおよびデータの判定を行うことがで
きる。また、取り込んだデータ信号を保持するためのデ
ータラッチ部３をデータ取り込み部１とは別個に設ける
ことによって、データ取り込み部１により取り込んだデ
ータを安定して保持することができる。
【００４４】また、第１実施形態では、データ入力部
（Ｄａｔａ線，／Ｄａｔａ線）からみて、データ取り込
み部１を非対称な回路構成とすることによって、図１０
に示した従来のデータ入力部からみて対称な回路構成を
有する場合に比べて、レイアウトの自由度が大きくなる
ので、レイアウト面積の最小化を行いやすくすることが
できる。
（Ｄａｔａ線，／Ｄａｔａ線）からみて、データ取り込
み部１を非対称な回路構成とすることによって、図１０
に示した従来のデータ入力部からみて対称な回路構成を
有する場合に比べて、レイアウトの自由度が大きくなる
ので、レイアウト面積の最小化を行いやすくすることが
できる。
【００４５】（第２実施形態）図３は、本発明の第２実
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図３を参照して、この第２
実施形態では、図１に示した第１実施形態のデータ取り
込み回路において、データ取り込み部１に、ｐチャネル
トランジスタＰＴ２を追加した回路構成である。なお、
ｐチャネルトランジスタＰＴ２は、本発明の「第２ｐチ
ャネルトランジスタ」の一例である。第２実施形態のそ
の他の構成は、上記した第１実施形態と同様である。
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図３を参照して、この第２
実施形態では、図１に示した第１実施形態のデータ取り
込み回路において、データ取り込み部１に、ｐチャネル
トランジスタＰＴ２を追加した回路構成である。なお、
ｐチャネルトランジスタＰＴ２は、本発明の「第２ｐチ
ャネルトランジスタ」の一例である。第２実施形態のそ
の他の構成は、上記した第１実施形態と同様である。
【００４６】第２実施形態では、上記のように、ｐチャ
ネルトランジスタＰＴ２をデータ取り込み部１に追加す
ることによって、データ線がＨレベルの時に、ｐチャネ
ルトランジスタＰＴ２の活性化の度合いが低くなる（抵
抗が大きく）なるので、ｐチャネルトランジスタＮＴ１
からノードＮＤ１への電荷供給が抑制される。これによ
り、電流が流れすぎてノードＮＤ１がＨレベルになりや
すくなるのを防止することができる。このため、データ
線がＨレベルの時に、ノードＮＤ１をＬレベルになりや
すくすることができる。その結果、より回路動作の安定
性を向上させることができる。
ネルトランジスタＰＴ２をデータ取り込み部１に追加す
ることによって、データ線がＨレベルの時に、ｐチャネ
ルトランジスタＰＴ２の活性化の度合いが低くなる（抵
抗が大きく）なるので、ｐチャネルトランジスタＮＴ１
からノードＮＤ１への電荷供給が抑制される。これによ
り、電流が流れすぎてノードＮＤ１がＨレベルになりや
すくなるのを防止することができる。このため、データ
線がＨレベルの時に、ノードＮＤ１をＬレベルになりや
すくすることができる。その結果、より回路動作の安定
性を向上させることができる。
【００４７】（第３実施形態）図４は、本発明の第３実
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図４を参照して、この第３
実施形態では、図３に示した第２実施形態の構成におい
て、ｐチャネルトランジスタＰＴ３およびＰＴ４をデー
タ取り込み部１に追加した例である。なお、ｐチャネル
トランジスタＰＴ３は、本発明の「第３ｐチャネルトラ
ンジスタ」の一例であり、ｐチャネルトランジスタＰＴ
４は、本発明の「第４ｐチャネルトランジスタ」の一例
である。第３実施形態のその他の構成は、上記した第２
実施形態と同様である。
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図４を参照して、この第３
実施形態では、図３に示した第２実施形態の構成におい
て、ｐチャネルトランジスタＰＴ３およびＰＴ４をデー
タ取り込み部１に追加した例である。なお、ｐチャネル
トランジスタＰＴ３は、本発明の「第３ｐチャネルトラ
ンジスタ」の一例であり、ｐチャネルトランジスタＰＴ
４は、本発明の「第４ｐチャネルトランジスタ」の一例
である。第３実施形態のその他の構成は、上記した第２
実施形態と同様である。
【００４８】この第３実施形態では、図４に示すよう
に、ｐチャネルトランジスタＰＴ３のソース端子および
ドレイン端子の一方は、電源電圧ＶＤＤの端子に接続さ
れており、他方はｐチャネルトランジスタＰＴ４のソー
ス端子およびドレイン端子の一方に接続されている。ｐ
チャネルトランジスタＰＴ４のソース端子およびドレイ
ン端子の他方は、ＧＮＤに接続されている。また、ｐチ
ャネルトランジスタＰＴ３とｐチャネルトランジスタＰ
Ｔ４との接続部は、ｎチャネルトランジスタＮＴ１のゲ
ート端子に接続されている。ｐチャネルトランジスタＰ
Ｔ２およびＰＴ４のゲート端子は、共に、データ線（Ｄ
ａｔａ線）に接続されている。ｐチャネルトランジスタ
ＰＴ３のゲート端子は、制御部２の同期信号線に接続さ
れている。
に、ｐチャネルトランジスタＰＴ３のソース端子および
ドレイン端子の一方は、電源電圧ＶＤＤの端子に接続さ
れており、他方はｐチャネルトランジスタＰＴ４のソー
ス端子およびドレイン端子の一方に接続されている。ｐ
チャネルトランジスタＰＴ４のソース端子およびドレイ
ン端子の他方は、ＧＮＤに接続されている。また、ｐチ
ャネルトランジスタＰＴ３とｐチャネルトランジスタＰ
Ｔ４との接続部は、ｎチャネルトランジスタＮＴ１のゲ
ート端子に接続されている。ｐチャネルトランジスタＰ
Ｔ２およびＰＴ４のゲート端子は、共に、データ線（Ｄ
ａｔａ線）に接続されている。ｐチャネルトランジスタ
ＰＴ３のゲート端子は、制御部２の同期信号線に接続さ
れている。
【００４９】この第３実施形態では、上記のように、デ
ータ取り込み部１に、ｐチャネルトランジスタＰＴ３お
よびＰＴ４を追加することのによって、ｎチャネルトラ
ンジスタＮＴ１のゲート端子への電圧が、電源電圧ＶＤ
Ｄ（９Ｖ）から供給されるとともに、データ線がＨレベ
ルの時に、ｐチャネルトランジスタＰＴ４の活性化の度
合いが低くなる（抵抗が大きく）なるので、ｎチャネル
トランジスタＮＴ１のゲート電位が高くなる。これによ
り、上記した第１実施形態および第２実施形態に比べ
て、ｎチャネルトランジスタＮＴ１がオンしやすくな
る。その結果、データの取り込みを高速かつ確実に行う
ことができる。
ータ取り込み部１に、ｐチャネルトランジスタＰＴ３お
よびＰＴ４を追加することのによって、ｎチャネルトラ
ンジスタＮＴ１のゲート端子への電圧が、電源電圧ＶＤ
Ｄ（９Ｖ）から供給されるとともに、データ線がＨレベ
ルの時に、ｐチャネルトランジスタＰＴ４の活性化の度
合いが低くなる（抵抗が大きく）なるので、ｎチャネル
トランジスタＮＴ１のゲート電位が高くなる。これによ
り、上記した第１実施形態および第２実施形態に比べ
て、ｎチャネルトランジスタＮＴ１がオンしやすくな
る。その結果、データの取り込みを高速かつ確実に行う
ことができる。
【００５０】なお、この第３実施形態では、上記した第
１および第２実施形態の場合とサンプリングパルスの極
性を変更している。すなわち、サンプリングパルスをＨ
レベルでアクティブになるようにするとともに、インバ
ータ回路２２を介してｐチャネルトランジスタを駆動す
るように構成することによって、サンプリングパルスで
直接駆動する素子数を減少させることができる。これに
より、サンプリングパルスの負荷を軽減することができ
る。
１および第２実施形態の場合とサンプリングパルスの極
性を変更している。すなわち、サンプリングパルスをＨ
レベルでアクティブになるようにするとともに、インバ
ータ回路２２を介してｐチャネルトランジスタを駆動す
るように構成することによって、サンプリングパルスで
直接駆動する素子数を減少させることができる。これに
より、サンプリングパルスの負荷を軽減することができ
る。
【００５１】（第４実施形態）図５は、本発明の第４実
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図５を参照して、この第４
実施形態では、図４に示した第３実施形態の構成におい
て、ｐチャネルトランジスタＰＴ４のソース端子および
ドレイン端子の他方の端子を、接地電位（ＧＮＤ）から
ゲート端子と同じデータ線（Ｄａｔａ線）に接続してい
る。
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図５を参照して、この第４
実施形態では、図４に示した第３実施形態の構成におい
て、ｐチャネルトランジスタＰＴ４のソース端子および
ドレイン端子の他方の端子を、接地電位（ＧＮＤ）から
ゲート端子と同じデータ線（Ｄａｔａ線）に接続してい
る。
【００５２】第４実施形態では、このように、ｐチャネ
ルトランジスタＰＴ４のソース端子およびドレイン端子
の他方の端子をデータ線（Ｄａｔａ線）に接続すること
によって、データ線（Ｄａｔａ線）のデータがＨレベル
である場合に、ｎチャネルトランジスタＮＴ１のゲート
電位が、図４に示した第３実施形態に比べて高い電位と
なるので、ｎチャネルトランジスタＮＴ１を、第３実施
形態よりもさらにオンしやすくすることができる。その
結果、データの取り込みをより高速にかつ確実に行うこ
とができる。これにより、低消費電流化を実現すること
ができる。
ルトランジスタＰＴ４のソース端子およびドレイン端子
の他方の端子をデータ線（Ｄａｔａ線）に接続すること
によって、データ線（Ｄａｔａ線）のデータがＨレベル
である場合に、ｎチャネルトランジスタＮＴ１のゲート
電位が、図４に示した第３実施形態に比べて高い電位と
なるので、ｎチャネルトランジスタＮＴ１を、第３実施
形態よりもさらにオンしやすくすることができる。その
結果、データの取り込みをより高速にかつ確実に行うこ
とができる。これにより、低消費電流化を実現すること
ができる。
【００５３】（第５実施形態）図６は、本発明の第５実
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図６を参照して、この第５
実施形態では、図５に示した第４実施形態の構成におい
て、ｐチャネルトランジスタＰＴ２を削除した回路構成
である。すなわち、この図６に示した第５実施形態は、
図１に示した第１実施形態の回路構成において、ｐチャ
ネルトランジスタＰＴ３およびＰＴ４を追加することに
よって、ｎチャネルトランジスタＮＴ１のゲート電位を
制御する回路構成である。
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図６を参照して、この第５
実施形態では、図５に示した第４実施形態の構成におい
て、ｐチャネルトランジスタＰＴ２を削除した回路構成
である。すなわち、この図６に示した第５実施形態は、
図１に示した第１実施形態の回路構成において、ｐチャ
ネルトランジスタＰＴ３およびＰＴ４を追加することに
よって、ｎチャネルトランジスタＮＴ１のゲート電位を
制御する回路構成である。
【００５４】この第５実施形態では、ｐチャネルトラン
ジスタＰＴ３およびＰＴ４を追加することによって、第
３実施形態と同様、ｎチャネルトランジスタＮＴ１のゲ
ート端子への電圧が、電源電圧ＶＤＤ（９Ｖ）から供給
されるとともに、データ線がＨレベルの時に、ｐチャネ
ルトランジスタＰＴ４の活性化の度合いが低くなる（抵
抗が大きく）なるので、ｎチャネルトランジスタＮＴ１
のゲート電位が高くなる。これにより、上記した第１実
施形態に比べて、ｎチャネルトランジスタＮＴ１がオン
しやすくなる。その結果、データの取り込みを高速かつ
確実に行うことができる。
ジスタＰＴ３およびＰＴ４を追加することによって、第
３実施形態と同様、ｎチャネルトランジスタＮＴ１のゲ
ート端子への電圧が、電源電圧ＶＤＤ（９Ｖ）から供給
されるとともに、データ線がＨレベルの時に、ｐチャネ
ルトランジスタＰＴ４の活性化の度合いが低くなる（抵
抗が大きく）なるので、ｎチャネルトランジスタＮＴ１
のゲート電位が高くなる。これにより、上記した第１実
施形態に比べて、ｎチャネルトランジスタＮＴ１がオン
しやすくなる。その結果、データの取り込みを高速かつ
確実に行うことができる。
【００５５】（第６実施形態）図７は、本発明の第６実
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図７を参照して、この第６
実施形態では、図５に示した第４実施形態において、制
御部２におけるデータ転送機能を削除するとともに、デ
ータ入力をｎチャネルトランジスタＮＴ２およびＮＴ３
によって制御する回路構成である。つまり、この第６実
施形態では、データ取り込み部１およびデータラッチ部
３の構成は、図５に示した第４実施形態と同様であり、
制御部２の構成のみが異なる。
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図７を参照して、この第６
実施形態では、図５に示した第４実施形態において、制
御部２におけるデータ転送機能を削除するとともに、デ
ータ入力をｎチャネルトランジスタＮＴ２およびＮＴ３
によって制御する回路構成である。つまり、この第６実
施形態では、データ取り込み部１およびデータラッチ部
３の構成は、図５に示した第４実施形態と同様であり、
制御部２の構成のみが異なる。
【００５６】この第６実施形態では、図７に示すよう
に、制御部２は、サンプリングパルスの信号を反転する
ためのインバータ回路２２と、データ取り込み部１とデ
ータ入力部（Ｄａｔａ線，／Ｄａｔａ線）との間に配置
され、データの取り込み時に、サンプリングパルスに応
答してオンするｎチャネルトランジスタＮＴ２およびＮ
Ｔ３とを含んでいる。なお、このｎチャネルトランジス
タＮＴ２およびＮＴ３は、本発明の「第１スイッチング
素子」の一例である。
に、制御部２は、サンプリングパルスの信号を反転する
ためのインバータ回路２２と、データ取り込み部１とデ
ータ入力部（Ｄａｔａ線，／Ｄａｔａ線）との間に配置
され、データの取り込み時に、サンプリングパルスに応
答してオンするｎチャネルトランジスタＮＴ２およびＮ
Ｔ３とを含んでいる。なお、このｎチャネルトランジス
タＮＴ２およびＮＴ３は、本発明の「第１スイッチング
素子」の一例である。
【００５７】第６実施形態では、上記のように、制御部
２にｎチャネルトランジスタＮＴ２およびＮＴ３を設け
ることによって、データ取り込み時以外は、データ入力
部とデータ取り込み部１とが切り離されるので、データ
入力部を構成するデータ線（Ｄａｔａ線）および反転デ
ータ線（／Ｄａｔａ線）の負荷バランスを均一にするこ
とができる。
２にｎチャネルトランジスタＮＴ２およびＮＴ３を設け
ることによって、データ取り込み時以外は、データ入力
部とデータ取り込み部１とが切り離されるので、データ
入力部を構成するデータ線（Ｄａｔａ線）および反転デ
ータ線（／Ｄａｔａ線）の負荷バランスを均一にするこ
とができる。
【００５８】なお、この第６実施形態では、上記した第
１〜第５実施形態と同様、データ信号の取り込み時およ
びデータ判定時に、データ取り込み部１を電源電圧ＶＤ
Ｄと接続するように構成することによって、データ信号
の取り込み時およびデータの判定時に、回路動作が不安
定になることがないので、安定したデータの取り込みお
よびデータの判定を行うことができる。また、取り込ん
だデータ信号を保持するためのデータラッチ部３をデー
タ取り込み部とは別個に設けることによって、データ取
り込み部１により取り込んだデータを安定して保持する
ことができる。
１〜第５実施形態と同様、データ信号の取り込み時およ
びデータ判定時に、データ取り込み部１を電源電圧ＶＤ
Ｄと接続するように構成することによって、データ信号
の取り込み時およびデータの判定時に、回路動作が不安
定になることがないので、安定したデータの取り込みお
よびデータの判定を行うことができる。また、取り込ん
だデータ信号を保持するためのデータラッチ部３をデー
タ取り込み部とは別個に設けることによって、データ取
り込み部１により取り込んだデータを安定して保持する
ことができる。
【００５９】また、第６実施形態では、上記した第１〜
第５実施形態と同様、データ入力部（Ｄａｔａ線，／Ｄ
ａｔａ線）からみて、データ取り込み部１を非対称な回
路構成とすることによって、図１０に示した従来のデー
タ入力部からみて対称な回路構成を有する場合に比べ
て、レイアウトの自由度が大きくなるので、レイアウト
面積の最小化を行いやすくすることができる。
第５実施形態と同様、データ入力部（Ｄａｔａ線，／Ｄ
ａｔａ線）からみて、データ取り込み部１を非対称な回
路構成とすることによって、図１０に示した従来のデー
タ入力部からみて対称な回路構成を有する場合に比べ
て、レイアウトの自由度が大きくなるので、レイアウト
面積の最小化を行いやすくすることができる。
【００６０】また、この第６実施形態では、上記した第
２〜第４実施形態と同様、データ取り込み部１のｐチャ
ネルトランジスタＰＴ１と、ｎチャネルトランジスタＮ
Ｔ１との間にｐチャネルトランジスタＰＴ２を追加する
ことによって、データ線（Ｄａｔａ線）がＨレベルの時
に、ｐチャネルトランジスタＰＴ２の活性化の度合いが
低くなる（抵抗が大きく）なるので、ｐチャネルトラン
ジスタＰＴ１からノードＮＤ１への電荷供給が抑制され
る。これにより、電流が流れすぎてノードＮＤ１がＨレ
ベルになりやすくなるのを防止することができる。この
ため、データ線がＨレベルの時に、ノードＮＤ１をＬレ
ベルになりやすくすることができる。その結果、より回
路動作の安定性を向上させることができる。
２〜第４実施形態と同様、データ取り込み部１のｐチャ
ネルトランジスタＰＴ１と、ｎチャネルトランジスタＮ
Ｔ１との間にｐチャネルトランジスタＰＴ２を追加する
ことによって、データ線（Ｄａｔａ線）がＨレベルの時
に、ｐチャネルトランジスタＰＴ２の活性化の度合いが
低くなる（抵抗が大きく）なるので、ｐチャネルトラン
ジスタＰＴ１からノードＮＤ１への電荷供給が抑制され
る。これにより、電流が流れすぎてノードＮＤ１がＨレ
ベルになりやすくなるのを防止することができる。この
ため、データ線がＨレベルの時に、ノードＮＤ１をＬレ
ベルになりやすくすることができる。その結果、より回
路動作の安定性を向上させることができる。
【００６１】また、この第６実施形態では、上記第３〜
第５実施形態と同様、データ取り込み部１に、ｎチャネ
ルトランジスタＮＴ１のゲート電位を制御するためのｐ
チャネルトランジスタＰＴ３およびＰＴ４を設けること
によって、ｎチャネルトランジスタＮＴ１のゲート端子
への電圧が、電源電圧ＶＤＤ（９Ｖ）から供給されると
ともに、データ線がＨレベルの時に、ｐチャネルトラン
ジスタＰＴ４の活性化の度合いが低くなる（抵抗が大き
く）なるので、ｎチャネルトランジスタＮＴ１のゲート
電位が高くなる。これにより、上記した第１実施形態お
よび第２実施形態に比べて、ｎチャネルトランジスタＮ
Ｔ１がオンしやすくなる。その結果、データの取り込み
を高速かつ確実に行うことができる。
第５実施形態と同様、データ取り込み部１に、ｎチャネ
ルトランジスタＮＴ１のゲート電位を制御するためのｐ
チャネルトランジスタＰＴ３およびＰＴ４を設けること
によって、ｎチャネルトランジスタＮＴ１のゲート端子
への電圧が、電源電圧ＶＤＤ（９Ｖ）から供給されると
ともに、データ線がＨレベルの時に、ｐチャネルトラン
ジスタＰＴ４の活性化の度合いが低くなる（抵抗が大き
く）なるので、ｎチャネルトランジスタＮＴ１のゲート
電位が高くなる。これにより、上記した第１実施形態お
よび第２実施形態に比べて、ｎチャネルトランジスタＮ
Ｔ１がオンしやすくなる。その結果、データの取り込み
を高速かつ確実に行うことができる。
【００６２】（第７実施形態）図８は、本発明の第７実
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図８を参照して、この第７
実施形態では、図７に示した第６実施形態の構成におい
て、サンプリングパルスの極性を変更した場合の回路構
成例である。このように構成することによっても、上記
した第６実施形態と同様の効果を得ることができる。
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図８を参照して、この第７
実施形態では、図７に示した第６実施形態の構成におい
て、サンプリングパルスの極性を変更した場合の回路構
成例である。このように構成することによっても、上記
した第６実施形態と同様の効果を得ることができる。
【００６３】（第８実施形態）図９は、本発明の第８実
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図９を参照して、この第８
実施形態では、図７に示した第６実施形態の構成を基本
に、データ取り込み部と制御部とを２組用いることも
に、データラッチ部を１組用いた回路構成例である。す
なわち、この第８実施形態では、同様の構成を有する２
つのデータ取り込み部１ａおよび１ｂと、ｎチャネルト
ランジスタＮＴ２およびＮＴ３を２組含む制御部２と、
１組のデータラッチ部３とを備えている。なお、データ
取り込み部１ｂにおけるノードＮＤ３およびノードＮＤ
４は、それぞれ、本発明の「第１ノード」および「第２
ノード」の一例である。
施形態によるデータ取り込み回路（半導体装置）の回路
構成を示した回路図である。図９を参照して、この第８
実施形態では、図７に示した第６実施形態の構成を基本
に、データ取り込み部と制御部とを２組用いることも
に、データラッチ部を１組用いた回路構成例である。す
なわち、この第８実施形態では、同様の構成を有する２
つのデータ取り込み部１ａおよび１ｂと、ｎチャネルト
ランジスタＮＴ２およびＮＴ３を２組含む制御部２と、
１組のデータラッチ部３とを備えている。なお、データ
取り込み部１ｂにおけるノードＮＤ３およびノードＮＤ
４は、それぞれ、本発明の「第１ノード」および「第２
ノード」の一例である。
【００６４】すなわち、第８実施形態では、Ｄａｔａが
Ｈレベルである場合には、データ取り込み部１ａのノー
ドＮＤ１はＬレベルになるとともに、ノードＮＤ２はＨ
レベルになる。この場合、データ取り込み部１ｂのノー
ドＮＤ３はＨレベルになるとともに、ノードＮＤ４はＬ
レベルになる。このように、ノードＮＤ２とノードＮＤ
４とを互いに異なる電位（ＨレベルまたはＬレベル）に
なるように構成することによって、データ取り込みの安
定性を増加させることができる。つまり、２組のデータ
取り込み部１ａ、１ｂを設けることによって、データ取
り込み部が１組である場合に比べて、データ判定の誤り
が発生しにくくなるので、データの取り込みおよび判定
の安定性を増加させることができる。これにより、この
第８実施形態の回路構成では、電源電圧を下げていった
場合やプロセスのバラツキが大きい場合のように回路動
作が不安定になりやすい条件下においても、安定した動
作を行うことができる。
Ｈレベルである場合には、データ取り込み部１ａのノー
ドＮＤ１はＬレベルになるとともに、ノードＮＤ２はＨ
レベルになる。この場合、データ取り込み部１ｂのノー
ドＮＤ３はＨレベルになるとともに、ノードＮＤ４はＬ
レベルになる。このように、ノードＮＤ２とノードＮＤ
４とを互いに異なる電位（ＨレベルまたはＬレベル）に
なるように構成することによって、データ取り込みの安
定性を増加させることができる。つまり、２組のデータ
取り込み部１ａ、１ｂを設けることによって、データ取
り込み部が１組である場合に比べて、データ判定の誤り
が発生しにくくなるので、データの取り込みおよび判定
の安定性を増加させることができる。これにより、この
第８実施形態の回路構成では、電源電圧を下げていった
場合やプロセスのバラツキが大きい場合のように回路動
作が不安定になりやすい条件下においても、安定した動
作を行うことができる。
【００６５】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
【００６６】たとえば、上記第８実施形態では、第６実
施形態の回路構成を基本としてデータ取り込み部と制御
部を２組、データラッチ部を１組設けた回路構成を示し
たが、本発明はこれに限らず、他の実施形態（たとえば
第５実施形態）の回路構成を基本として、データ取り込
み部と制御部とを２組、データラッチ部を１組設けた回
路構成にしてもよい。
施形態の回路構成を基本としてデータ取り込み部と制御
部を２組、データラッチ部を１組設けた回路構成を示し
たが、本発明はこれに限らず、他の実施形態（たとえば
第５実施形態）の回路構成を基本として、データ取り込
み部と制御部とを２組、データラッチ部を１組設けた回
路構成にしてもよい。
【００６７】また、上記実施形態では、本発明の半導体
装置を液晶表示装置（ＬＣＤ）におけるビデオ信号の取
り込み回路に適用した場合について説明したが、本発明
はこれに限らず、本発明の半導体装置を、低振幅信号を
ある起動信号によって取り込み、信号電圧のレベル変換
とそのデータを保持する機能を持つ回路を必要とする部
分に広く適用可能である。たとえば、メモリにおけるア
ドレスやデータの取り込みなどの回路として用いてもよ
いし、有機ＥＬ表示装置におけるビデオ信号の取り込み
回路として用いてもよい。
装置を液晶表示装置（ＬＣＤ）におけるビデオ信号の取
り込み回路に適用した場合について説明したが、本発明
はこれに限らず、本発明の半導体装置を、低振幅信号を
ある起動信号によって取り込み、信号電圧のレベル変換
とそのデータを保持する機能を持つ回路を必要とする部
分に広く適用可能である。たとえば、メモリにおけるア
ドレスやデータの取り込みなどの回路として用いてもよ
いし、有機ＥＬ表示装置におけるビデオ信号の取り込み
回路として用いてもよい。
【００６８】また、上記実施形態では、データ信号の取
り込み時およびデータ判定時に、データ取り込み部１を
内部の電源電圧ＶＤＤと接続するように構成したが、外
部の電源に接続するようにしてもよい。
り込み時およびデータ判定時に、データ取り込み部１を
内部の電源電圧ＶＤＤと接続するように構成したが、外
部の電源に接続するようにしてもよい。
【００６９】
【発明の効果】以上のように、本発明によれば、データ
の取り込みおよびデータの保持を安定して行うことが可
能な半導体装置を提供することができる。
の取り込みおよびデータの保持を安定して行うことが可
能な半導体装置を提供することができる。
【図１】本発明の第１実施形態による半導体装置（デー
タ取り込み回路）の回路構成を示した回路図である。
タ取り込み回路）の回路構成を示した回路図である。
【図２】図１に示した第１実施形態の半導体装置の動作
タイミングと動作波形とを示した図である。
タイミングと動作波形とを示した図である。
【図３】本発明の第２実施形態による半導体装置（デー
タ取り込み回路）の回路構成を示した回路図である。
タ取り込み回路）の回路構成を示した回路図である。
【図４】本発明の第３実施形態による半導体装置（デー
タ取り込み回路）の回路構成を示した回路図である。
タ取り込み回路）の回路構成を示した回路図である。
【図５】本発明の第４実施形態による半導体装置（デー
タ取り込み回路）の回路構成を示した回路図である。
タ取り込み回路）の回路構成を示した回路図である。
【図６】本発明の第５実施形態による半導体装置（デー
タ取り込み回路）の回路構成を示した回路図である。
タ取り込み回路）の回路構成を示した回路図である。
【図７】本発明の第６実施形態による半導体装置（デー
タ取り込み回路）の回路構成を示した回路図である。
タ取り込み回路）の回路構成を示した回路図である。
【図８】本発明の第７実施形態による半導体装置（デー
タ取り込み回路）の回路構成を示した回路図である。
タ取り込み回路）の回路構成を示した回路図である。
【図９】本発明の第８実施形態による半導体装置（デー
タ取り込み回路）の回路構成を示した回路図である。
タ取り込み回路）の回路構成を示した回路図である。
【図１０】従来の半導体装置（データ取り込み回路）の
回路構成を示した回路図である。
回路構成を示した回路図である。
【図１１】図１０に示した従来の半導体装置の動作タイ
ミングと動作波形とを示した図である。
ミングと動作波形とを示した図である。
１、１ａ、１ｂ データ取り込み部 ２ 制御部 ３ データラッチ部（ラッチ部） ２１ トランスファゲート ２２ インバータ回路 ３１ インバータ回路（第１インバータ回路） ３２ インバータ回路（第２インバータ回路） ＰＴ１ ｐチャネルトランジスタ（第１ｐチャネルトラ
ンジスタ） ＰＴ２ ｐチャネルトランジスタ（第２ｐチャネルトラ
ンジスタ） ＰＴ３ ｐチャネルトランジスタ（第３ｐチャネルトラ
ンジスタ） ＰＴ４ ｐチャネルトランジスタ（第４ｐチャネルトラ
ンジスタ） ＮＴ１ ｎチャネルトランジスタ（第１ｎチャネルトラ
ンジスタ） ＮＴ２、ＮＴ３ ｎチャネルトランジスタ（第１スイッ
チング素子） ＮＤ１、ＮＤ３ ノード（第１ノード） ＮＤ２、ＮＤ４ ノード（第２ノード）
ンジスタ） ＰＴ２ ｐチャネルトランジスタ（第２ｐチャネルトラ
ンジスタ） ＰＴ３ ｐチャネルトランジスタ（第３ｐチャネルトラ
ンジスタ） ＰＴ４ ｐチャネルトランジスタ（第４ｐチャネルトラ
ンジスタ） ＮＴ１ ｎチャネルトランジスタ（第１ｎチャネルトラ
ンジスタ） ＮＴ２、ＮＴ３ ｎチャネルトランジスタ（第１スイッ
チング素子） ＮＤ１、ＮＤ３ ノード（第１ノード） ＮＤ２、ＮＤ４ ノード（第２ノード）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｈ０３Ｋ 19/0185 Ｈ０３Ｋ 19/00 １０１Ｂ Ｆターム(参考） 2H093 NA16 NC24 NC26 ND39 ND42 ND48 5C006 AA16 AC11 AF42 BB16 BC12 BF24 BF27 BF34 FA42 5C080 AA06 AA10 BB05 DD23 EE29 FF11 GG12 JJ03 JJ04 5J056 AA00 AA32 BB17 BB51 CC14 CC21 DD13 DD28 FF01 FF08 GG09 KK01
Claims (8)
- 【請求項１】 所定の振幅のデータ信号を入力するため
のデータ入力部と、 前記データ信号を取り込むための同期信号を供給する制
御部と、 前記制御部からの同期信号に応答して、前記所定の振幅
のデータ信号を取り込んで前記データ信号を判定すると
ともに、前記所定の振幅のデータ信号を前記所定の振幅
とは異なる振幅にレベル変換するためのデータ取り込み
部と、 前記データ取り込み部とは別個に設けられ、前記データ
取り込み部に取り込んだデータ信号を保持するためのラ
ッチ部とを備え、 前記データ取り込み部は、少なくとも前記データ信号の
取り込み時および前記データの判定時に実質的に電源と
接続されている、半導体装置。 - 【請求項２】 前記データ入力部と前記制御部と前記デ
ータ取り込み部とをそれぞれ２組含み、前記ラッチ部を
１組含む、請求項１に記載の半導体装置。 - 【請求項３】 前記データ取り込み部は、前記データ入
力部からみて、非対称な回路構成を有する、請求項１ま
たは２に記載の半導体装置。 - 【請求項４】 前記データ入力部は、 データ線と反転データ線とを含み、 前記データ取り込み部は、 ソース端子およびドレイン端子の一方が前記電源に接続
されるとともに、他方が第１ノードに電気的に接続さ
れ、ゲート端子が前記制御部に接続される第１ｐチャネ
ルトランジスタと、 ソース端子およびドレイン端子の一方が前記第１ノード
に接続されるとともに、他方が前記反転データ線に電気
的に接続され、かつ、ゲート端子が前記データ線に電気
的に接続される第１ｎチャネルトランジスタとを含み、 前記ラッチ部は、前記第１ノードの電位を反転するため
の第１インバータ回路と、前記第１インバータ回路の出
力端子に接続された第２ノードと、前記第１インバータ
回路の出力端子および入力端子に接続された第２インバ
ータ回路とを含み、 前記データ線がＬレベルの時には、前記第１ｐチャネル
トランジスタがオン状態になるとともに、前記第１ｎチ
ャネルトランジスタがオフ状態になることによって、前
記第１ノードがＨレベルの電位になるとともに、前記第
２ノードがＬレベルになり、 前記データ線がＨレベルの時には、前記第１ｐチャネル
トランジスタがオン状態になるとともに、前記第１ｎチ
ャネルトランジスタがオン状態になることによって、前
記第１ノードがＬレベルの電位になるとともに、前記第
２ノードがＨレベルになる、請求項１〜３のいずれか１
項に記載の半導体装置。 - 【請求項５】 前記データ取り込み部は、 前記第１ｐチャネルトランジスタと、前記第１ノードと
の間に配置され、ゲート端子が前記データ線に接続され
る第２ｐチャネルトランジスタをさらに含む、請求項４
に記載の半導体装置。 - 【請求項６】 前記データ取り込み部は、 ソース端子およびドレイン端子の一方が前記電源に接続
されるとともに、他方が前記第１ｎチャネルトランジス
タのゲート端子に接続され、ゲート端子が前記制御部に
接続される第３ｐチャネルトランジスタと、 ソース端子およびドレイン端子の一方が前記第３ｐチャ
ネルトランジスタに接続されるとともに、他方が前記デ
ータ線に電気的に接続され、かつ、ゲート端子が前記デ
ータ線に電気的に接続される第４ｐチャネルトランジス
タとをさらに含む、請求項４または５に記載の半導体装
置。 - 【請求項７】 前記制御部は、前記データ入力部と前記
データ取り込み部との間に配置され、データの取り込み
時に、前記同期信号に応答してオンする第１スイッチン
グ素子を含む、請求項１〜６のいずれか１項に記載の半
導体装置。 - 【請求項８】 請求項１〜７のいずれか１項に記載の半
導体装置を備えた表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098151A JP3631160B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置およびそれを備えた表示装置 |
| US10/091,428 US6842163B2 (en) | 2001-03-30 | 2002-03-07 | Semiconductor device and display comprising the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098151A JP3631160B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置およびそれを備えた表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002297081A true JP2002297081A (ja) | 2002-10-09 |
| JP3631160B2 JP3631160B2 (ja) | 2005-03-23 |
Family
ID=18951829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001098151A Expired - Fee Related JP3631160B2 (ja) | 2001-03-30 | 2001-03-30 | 半導体装置およびそれを備えた表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6842163B2 (ja) |
| JP (1) | JP3631160B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1717783B1 (en) * | 2005-04-28 | 2015-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit, driving method of the data latch circuit, and display device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3098930B2 (ja) * | 1995-04-14 | 2000-10-16 | シャープ株式会社 | 表示装置 |
| JPH09244585A (ja) | 1996-03-04 | 1997-09-19 | Toppan Printing Co Ltd | ラッチ機能付きレベルシフタ回路 |
| JPH1185111A (ja) | 1997-09-10 | 1999-03-30 | Sony Corp | 液晶表示素子 |
| JPH11249621A (ja) | 1998-02-27 | 1999-09-17 | Sanyo Electric Co Ltd | 表示装置の駆動回路 |
| JP4016163B2 (ja) | 1998-08-31 | 2007-12-05 | ソニー株式会社 | 液晶表示装置およびそのデータ線駆動回路 |
| JP2000221929A (ja) | 1999-02-01 | 2000-08-11 | Sony Corp | サンプリングラッチ回路およびこれを搭載した液晶表示装置 |
| JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
-
2001
- 2001-03-30 JP JP2001098151A patent/JP3631160B2/ja not_active Expired - Fee Related
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2002
- 2002-03-07 US US10/091,428 patent/US6842163B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020140663A1 (en) | 2002-10-03 |
| US6842163B2 (en) | 2005-01-11 |
| JP3631160B2 (ja) | 2005-03-23 |
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