JP2002175033A - アクティブマトリクス型表示装置およびこれを用いた携帯端末 - Google Patents
アクティブマトリクス型表示装置およびこれを用いた携帯端末Info
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Abstract
(57)【要約】
【課題】 駆動回路一体型のポリシリコンＴＦＴ−液晶
表示装置では、出力部において消費電力を低減するとい
う手法を採ることができない。 【解決手段】 アクティブマトリクス型表示装置の水平
駆動回路（データ線駆動回路）を構成する例えばサンプ
リングラッチ回路において、１ｂｉｔモード（２階調モ
ード）の設定時に、１ｂｉｔモード制御回路１６から
“Ｈ”レベルの制御信号Ａと“Ｌ”レベル（低レベル）
の制御信号Ｂを出力し、最上位ｂｉｔ（ＭＳＢ）に対応
したＡＮＤ回路３１−２，３２−２のみを通過可能状態
とすることにより、ＭＳＢのラッチ回路３５−２，３６
−２のみをデータの書き換え可能な状態（アクティブ状
態）とし、残りのラッチ回路３５−０，３５−１，３６
−０，３６−１についてはデータの書き換え禁止状態
（非アクティブ状態）とする。
表示装置では、出力部において消費電力を低減するとい
う手法を採ることができない。 【解決手段】 アクティブマトリクス型表示装置の水平
駆動回路（データ線駆動回路）を構成する例えばサンプ
リングラッチ回路において、１ｂｉｔモード（２階調モ
ード）の設定時に、１ｂｉｔモード制御回路１６から
“Ｈ”レベルの制御信号Ａと“Ｌ”レベル（低レベル）
の制御信号Ｂを出力し、最上位ｂｉｔ（ＭＳＢ）に対応
したＡＮＤ回路３１−２，３２−２のみを通過可能状態
とすることにより、ＭＳＢのラッチ回路３５−２，３６
−２のみをデータの書き換え可能な状態（アクティブ状
態）とし、残りのラッチ回路３５−０，３５−１，３６
−０，３６−１についてはデータの書き換え禁止状態
（非アクティブ状態）とする。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型表示装置およびこれを用いた携帯端末に関し、特
に画素のスイッチング素子としてポリシリコンＴＦＴ(T
hin Film Transistor；薄膜トランジスタ)を用いてなる
アクティブマトリクス型表示装置およびこれを表示部と
して用いた携帯端末に関する。
クス型表示装置およびこれを用いた携帯端末に関し、特
に画素のスイッチング素子としてポリシリコンＴＦＴ(T
hin Film Transistor；薄膜トランジスタ)を用いてなる
アクティブマトリクス型表示装置およびこれを表示部と
して用いた携帯端末に関する。
【０００２】
【従来の技術】近年、携帯電話機やＰＤＡ(Personal Di
gital Assistants)などの携帯端末の普及がめざまし
い。これら携帯端末の急速な普及の要因の一つとして、
その出力表示部として搭載されている液晶表示装置が挙
げられる。その理由は、液晶表示装置が原理的に駆動す
るための電力を要しない特性を持ち、低消費電力の表示
デバイスであるためである。
gital Assistants)などの携帯端末の普及がめざまし
い。これら携帯端末の急速な普及の要因の一つとして、
その出力表示部として搭載されている液晶表示装置が挙
げられる。その理由は、液晶表示装置が原理的に駆動す
るための電力を要しない特性を持ち、低消費電力の表示
デバイスであるためである。
【０００３】これら携帯端末では、その急速な普及に伴
って表示装置に対するさらなる低消費電力化の要求が強
くなってきている。特に、スタンバイ期間における低消
費電力化は、バッテリの持続時間を増やすための重要な
ポイントとなるため、特に要求の強い項目の一つとなっ
ている。このような要求に対して、様々な省電力化技術
が提案されている。その一つとして、スタンバイ時に画
像表示の階調数を各色ごとに“２”（１ｂｉｔ）に制限
するいわゆる１ｂｉｔモード（２階調モード）が知られ
ている。この１ｂｉｔモードでは、各色１ｂｉｔでの階
調表現であるため、計８色での画像表示が行われること
になる。
って表示装置に対するさらなる低消費電力化の要求が強
くなってきている。特に、スタンバイ期間における低消
費電力化は、バッテリの持続時間を増やすための重要な
ポイントとなるため、特に要求の強い項目の一つとなっ
ている。このような要求に対して、様々な省電力化技術
が提案されている。その一つとして、スタンバイ時に画
像表示の階調数を各色ごとに“２”（１ｂｉｔ）に制限
するいわゆる１ｂｉｔモード（２階調モード）が知られ
ている。この１ｂｉｔモードでは、各色１ｂｉｔでの階
調表現であるため、計８色での画像表示が行われること
になる。
【０００４】ところで、マトリクス状に多数配置される
画素のスイッチング素子としてアモルファスシリコンＴ
ＦＴを用いてなるアクティブマトリクス型液晶表示装置
において、そのデータ線駆動回路（水平駆動回路）で
は、その出力部にアナログ回路（バッファ回路）が出力
数分だけ配置されており、このバッファ回路には常に一
定のバイアス電流を流さなければならないことから、こ
れが多大な電力を消費する大きな要素となっている。
画素のスイッチング素子としてアモルファスシリコンＴ
ＦＴを用いてなるアクティブマトリクス型液晶表示装置
において、そのデータ線駆動回路（水平駆動回路）で
は、その出力部にアナログ回路（バッファ回路）が出力
数分だけ配置されており、このバッファ回路には常に一
定のバイアス電流を流さなければならないことから、こ
れが多大な電力を消費する大きな要素となっている。
【０００５】このアモルファスシリコンＴＦＴ−液晶表
示装置のデータ線駆動回路では、従来、先述した１ｂｉ
ｔモードに対応できるようにするために、出力部のバッ
ファ回路の各々に対してＣＭＯＳインバータを並列的に
配置し、１ｂｉｔモードの設定によって階調数を“２”
に制限する場合に、バッファ回路に代えてＣＭＯＳイン
バータを使用する構成を採っていた。ＣＭＯＳインバー
タは直流電流を流さなくても良く、データ線駆動回路の
出力部における直流電流を大きく低減できるため、低消
費電力化が可能となるのである。
示装置のデータ線駆動回路では、従来、先述した１ｂｉ
ｔモードに対応できるようにするために、出力部のバッ
ファ回路の各々に対してＣＭＯＳインバータを並列的に
配置し、１ｂｉｔモードの設定によって階調数を“２”
に制限する場合に、バッファ回路に代えてＣＭＯＳイン
バータを使用する構成を採っていた。ＣＭＯＳインバー
タは直流電流を流さなくても良く、データ線駆動回路の
出力部における直流電流を大きく低減できるため、低消
費電力化が可能となるのである。
【０００６】一方、近年、画素のスイッチング素子とし
てポリシリコンＴＦＴを用いてなるアクティブマトリク
ス型液晶表示装置において、画素がマトリクス状に配置
されてなる表示エリア部と同一基板上にディジタルイン
ターフェース駆動回路を一体的に形成する傾向にある。
この駆動回路一体型のポリシリコンＴＦＴ−液晶表示装
置は、表示エリア部の周辺部（額縁）に水平駆動系や垂
直駆動系が配され、これら駆動系がポリシリコンＴＦＴ
を用いて画素エリア部と共に同一基板上に一体的に形成
されることになる。
てポリシリコンＴＦＴを用いてなるアクティブマトリク
ス型液晶表示装置において、画素がマトリクス状に配置
されてなる表示エリア部と同一基板上にディジタルイン
ターフェース駆動回路を一体的に形成する傾向にある。
この駆動回路一体型のポリシリコンＴＦＴ−液晶表示装
置は、表示エリア部の周辺部（額縁）に水平駆動系や垂
直駆動系が配され、これら駆動系がポリシリコンＴＦＴ
を用いて画素エリア部と共に同一基板上に一体的に形成
されることになる。
【０００７】
【発明が解決しようとする課題】しかしながら、駆動回
路一体型のポリシリコンＴＦＴ−液晶表示装置では、ア
モルファスシリコンＴＦＴ−液晶表示装置の場合と異な
り、出力部にバッファ回路が配されることがない。した
がって、アモルファスシリコンＴＦＴ−液晶表示装置の
場合のように、出力部において消費電力を低減するとい
う手法を採ることができなく、当然のことながら、１ｂ
ｉｔモードによる低消費電力化に対応できるものではな
かった。
路一体型のポリシリコンＴＦＴ−液晶表示装置では、ア
モルファスシリコンＴＦＴ−液晶表示装置の場合と異な
り、出力部にバッファ回路が配されることがない。した
がって、アモルファスシリコンＴＦＴ−液晶表示装置の
場合のように、出力部において消費電力を低減するとい
う手法を採ることができなく、当然のことながら、１ｂ
ｉｔモードによる低消費電力化に対応できるものではな
かった。
【０００８】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、駆動回路一体型のポ
リシリコンＴＦＴ構造において、１ｂｉｔモードによる
低消費電力化に対応でき、より低消費電力化が可能なア
クティブマトリクス型表示装置およびこれを表示部とし
て用いた携帯端末を提供することにある。
であり、その目的とするところは、駆動回路一体型のポ
リシリコンＴＦＴ構造において、１ｂｉｔモードによる
低消費電力化に対応でき、より低消費電力化が可能なア
クティブマトリクス型表示装置およびこれを表示部とし
て用いた携帯端末を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、電気光学素子を有する画素がマトリク
ス状に配置されてなる表示エリア部と、この表示エリア
部の各画素を行単位で選択する垂直駆動回路と、ディジ
タル画像データを入力とし、このディジタル画像データ
をアナログ画像信号として垂直駆動回路によって選択さ
れた行の各画素に対して供給する水平駆動回路とを具備
するアクティブマトリクス型表示装置において、通常モ
ードよりも階調数の少ない低階調モードの設定時に水平
駆動回路に対して階調数に対応した回路部分のみをアク
ティブ状態とする構成を採っている。そして、このアク
ティブマトリクス型表示装置は、携帯端末の表示部とし
て用いられる。
に、本発明では、電気光学素子を有する画素がマトリク
ス状に配置されてなる表示エリア部と、この表示エリア
部の各画素を行単位で選択する垂直駆動回路と、ディジ
タル画像データを入力とし、このディジタル画像データ
をアナログ画像信号として垂直駆動回路によって選択さ
れた行の各画素に対して供給する水平駆動回路とを具備
するアクティブマトリクス型表示装置において、通常モ
ードよりも階調数の少ない低階調モードの設定時に水平
駆動回路に対して階調数に対応した回路部分のみをアク
ティブ状態とする構成を採っている。そして、このアク
ティブマトリクス型表示装置は、携帯端末の表示部とし
て用いられる。
【００１０】上記構成のアクティブマトリクス型表示装
置あるいはこれを用いた携帯端末において、通常モード
よりも階調数の少ない低階調モードの設定時に水平駆動
回路に対して階調数に対応した回路部分のみをアクティ
ブ状態とすることで、残りの回路部分が非アクティブ状
態となり、その回路部分では電力が消費されない。した
がって、その分だけ低消費電力化が図れる。
置あるいはこれを用いた携帯端末において、通常モード
よりも階調数の少ない低階調モードの設定時に水平駆動
回路に対して階調数に対応した回路部分のみをアクティ
ブ状態とすることで、残りの回路部分が非アクティブ状
態となり、その回路部分では電力が消費されない。した
がって、その分だけ低消費電力化が図れる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明に係
る表示装置の構成例を示す概略構成図である。ここで
は、例えば、各画素の電気光学素子として液晶セルを用
いたアクティブマトリクス型液晶表示装置に適用した場
合を例に採って説明するものとする。
て図面を参照して詳細に説明する。図１は、本発明に係
る表示装置の構成例を示す概略構成図である。ここで
は、例えば、各画素の電気光学素子として液晶セルを用
いたアクティブマトリクス型液晶表示装置に適用した場
合を例に採って説明するものとする。
【００１２】図１において、透明絶縁基板、例えばガラ
ス基板１１上には、液晶セルを含む画素がマトリクス状
に多数配置されてなる表示エリア部１２、上下一対のＨ
ドライバ（水平駆動回路）１３Ｕ，１３ＤおよびＶドラ
イバ（垂直駆動回路）１４とともに、複数の基準電圧を
発生する基準電圧発生回路１５および１ｂｉｔモード制
御回路１６が集積されている。ガラス基板１１は、能動
素子（例えば、トランジスタ）を含む多数の画素回路が
マトリクス状に配置形成される第１の基板と、この第１
の基板と所定の間隙をもって対向して配置される第２の
基板とによって構成される。そして、これら第１，第２
の基板間に液晶が封入される。
ス基板１１上には、液晶セルを含む画素がマトリクス状
に多数配置されてなる表示エリア部１２、上下一対のＨ
ドライバ（水平駆動回路）１３Ｕ，１３ＤおよびＶドラ
イバ（垂直駆動回路）１４とともに、複数の基準電圧を
発生する基準電圧発生回路１５および１ｂｉｔモード制
御回路１６が集積されている。ガラス基板１１は、能動
素子（例えば、トランジスタ）を含む多数の画素回路が
マトリクス状に配置形成される第１の基板と、この第１
の基板と所定の間隙をもって対向して配置される第２の
基板とによって構成される。そして、これら第１，第２
の基板間に液晶が封入される。
【００１３】図２に、表示エリア部１２の具体的な構成
の一例を示す。ここでは、図面の簡略化のために、３行
（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の
画素配列の場合を例に採って示している。図２におい
て、表示エリア部１２には、垂直走査ライン…，２１ｎ
−１，２１ｎ，２１ｎ＋１，…と、データライン…，２
２ｍ−２，２２ｍ−１，２２ｍ，２２ｍ＋１，…とがマ
トリクス状に配線され、それらの交点部分に単位画素２
３が配置されている。
の一例を示す。ここでは、図面の簡略化のために、３行
（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の
画素配列の場合を例に採って示している。図２におい
て、表示エリア部１２には、垂直走査ライン…，２１ｎ
−１，２１ｎ，２１ｎ＋１，…と、データライン…，２
２ｍ−２，２２ｍ−１，２２ｍ，２２ｍ＋１，…とがマ
トリクス状に配線され、それらの交点部分に単位画素２
３が配置されている。
【００１４】単位画素２３は、画素トランジスタである
薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量
Ｃｓを有する構成となっている。ここで、液晶セルＬＣ
は、薄膜トランジスタＴＦＴで形成される画素電極（一
方の電極）とこれに対向して形成される対向電極（他方
の電極）との間で発生する容量を意味する。
薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量
Ｃｓを有する構成となっている。ここで、液晶セルＬＣ
は、薄膜トランジスタＴＦＴで形成される画素電極（一
方の電極）とこれに対向して形成される対向電極（他方
の電極）との間で発生する容量を意味する。
【００１５】薄膜トランジスタＴＦＴは、ゲート電極が
垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，
…に接続され、ソース電極がデータライン…，２２ｍ−
２，２２ｍ−１，２２ｍ，２２ｍ＋１，…に接続されて
いる。液晶セルＬＣは、画素電極が薄膜トランジスタＴ
ＦＴのドレイン電極に接続され、対向電極が共通ライン
２４に接続されている。保持容量Ｃｓは、薄膜トランジ
スタＴＦＴのドレイン電極と共通ライン２４との間に接
続されている。共通ライン２４には、所定の直流電圧が
コモン電圧Ｖｃｏｍとして与えられる。
垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，
…に接続され、ソース電極がデータライン…，２２ｍ−
２，２２ｍ−１，２２ｍ，２２ｍ＋１，…に接続されて
いる。液晶セルＬＣは、画素電極が薄膜トランジスタＴ
ＦＴのドレイン電極に接続され、対向電極が共通ライン
２４に接続されている。保持容量Ｃｓは、薄膜トランジ
スタＴＦＴのドレイン電極と共通ライン２４との間に接
続されている。共通ライン２４には、所定の直流電圧が
コモン電圧Ｖｃｏｍとして与えられる。
【００１６】垂直走査ライン…，２１ｎ−１，２１ｎ，
２１ｎ＋１，…の各一端は、図１に示すＶドライバ１４
の対応する行の各出力端にそれぞれ接続される。Ｖドラ
イバ１４は、例えばシフトレジスタによって構成され、
垂直転送クロックＶＣＫ（図示せず）に同期して順次垂
直選択パルスを発生して垂直走査ライン…，２１ｎ−
１，２１ｎ，２１ｎ＋１，…に与えることによって垂直
走査を行う。
２１ｎ＋１，…の各一端は、図１に示すＶドライバ１４
の対応する行の各出力端にそれぞれ接続される。Ｖドラ
イバ１４は、例えばシフトレジスタによって構成され、
垂直転送クロックＶＣＫ（図示せず）に同期して順次垂
直選択パルスを発生して垂直走査ライン…，２１ｎ−
１，２１ｎ，２１ｎ＋１，…に与えることによって垂直
走査を行う。
【００１７】一方、表示エリア部１２において、例え
ば、奇数番目のデータライン…，２２ｍ−１，２２ｍ＋
１，…の各一端が図１に示すＨドライバ１３Ｕの対応す
る列の各出力端に、偶数番目のデータライン…，２２ｍ
−２，２２ｍ，…の各他端が図１に示すＨドライバ１３
Ｄの対応する列の各出力端にそれぞれ接続される。
ば、奇数番目のデータライン…，２２ｍ−１，２２ｍ＋
１，…の各一端が図１に示すＨドライバ１３Ｕの対応す
る列の各出力端に、偶数番目のデータライン…，２２ｍ
−２，２２ｍ，…の各他端が図１に示すＨドライバ１３
Ｄの対応する列の各出力端にそれぞれ接続される。
【００１８】図３は、ガラス基板１１上の各構成要素の
相互関係を具体的に示すブロック図である。ここでは、
図面の簡略化のために、水平駆動系については、上側の
Ｈドライバ１３Ｕのみを示しているが、下側のＨドライ
バ１３Ｄについても、上側のＨドライバ１３Ｕと全く同
様の構成となっている。なお、本例に係るアクティブマ
トリクス型液晶表示装置では、表示エリア部１２の上下
にＨドライバ１３Ｕ，１３Ｄを配する構成を採ったが、
これに限定されるものではなく、上下のいずれか一方の
みに配する構成を採ることも可能である。
相互関係を具体的に示すブロック図である。ここでは、
図面の簡略化のために、水平駆動系については、上側の
Ｈドライバ１３Ｕのみを示しているが、下側のＨドライ
バ１３Ｄについても、上側のＨドライバ１３Ｕと全く同
様の構成となっている。なお、本例に係るアクティブマ
トリクス型液晶表示装置では、表示エリア部１２の上下
にＨドライバ１３Ｕ，１３Ｄを配する構成を採ったが、
これに限定されるものではなく、上下のいずれか一方の
みに配する構成を採ることも可能である。
【００１９】図３に示すように、Ｈドライバ１３Ｕは、
シフトレジスタ２５Ｕ、サンプリングラッチ回路（デー
タ信号入力回路）２６Ｕ、線順次化ラッチ回路２７Ｕお
よびＤＡ変換回路２８Ｕを有する構成となっている。シ
フトレジスタ２５Ｕは、水平転送クロックＨＣＫ（図示
せず）に同期して各転送段から順次シフトパルスを出力
することによって水平走査を行う。サンプリングラッチ
回路２６Ｕは、シフトレジスタ２５Ｕから与えられるシ
フトパルスに応答して、入力される所定ビットのディジ
タル画像データを点順次にてサンプリングしてラッチす
る。
シフトレジスタ２５Ｕ、サンプリングラッチ回路（デー
タ信号入力回路）２６Ｕ、線順次化ラッチ回路２７Ｕお
よびＤＡ変換回路２８Ｕを有する構成となっている。シ
フトレジスタ２５Ｕは、水平転送クロックＨＣＫ（図示
せず）に同期して各転送段から順次シフトパルスを出力
することによって水平走査を行う。サンプリングラッチ
回路２６Ｕは、シフトレジスタ２５Ｕから与えられるシ
フトパルスに応答して、入力される所定ビットのディジ
タル画像データを点順次にてサンプリングしてラッチす
る。
【００２０】線順次化ラッチ回路２７Ｕは、サンプリン
グラッチ回路２６Ｕで点順次にてラッチされたディジタ
ル画像データを１ライン単位で再度ラッチすることによ
って線順次化し、この１ライン分のディジタル画像デー
タを一斉に出力する。ＤＡ変換回路２８Ｕは例えば基準
電圧選択型の回路構成をとり、線順次化ラッチ回路２７
Ｕから出力される１ライン分のディジタル画像データを
アナログ画像信号に変換して先述した画素エリア部１２
のデータライン…，２２ｍ−２，２２ｍ−１，２２ｍ，
２２ｍ＋１，…に与える。
グラッチ回路２６Ｕで点順次にてラッチされたディジタ
ル画像データを１ライン単位で再度ラッチすることによ
って線順次化し、この１ライン分のディジタル画像デー
タを一斉に出力する。ＤＡ変換回路２８Ｕは例えば基準
電圧選択型の回路構成をとり、線順次化ラッチ回路２７
Ｕから出力される１ライン分のディジタル画像データを
アナログ画像信号に変換して先述した画素エリア部１２
のデータライン…，２２ｍ−２，２２ｍ−１，２２ｍ，
２２ｍ＋１，…に与える。
【００２１】基準電圧発生回路１５は、基準電圧選択型
ＤＡ変換回路２８Ｕに付随する回路であり、入力画像デ
ータのビット数に対応した階調数分の基準電圧を発生
し、基準電圧選択型ＤＡ変換回路２８Ｕに与える。１ｂ
ｉｔモード制御回路１６は、省電力モードの一つである
低階調モード、例えば２階調モード（１ｂｉｔモード）
が指定されたときに、基準電圧発生回路１５を含む水平
駆動系（Hドライバ１３Ｕ，１３Ｄ）に対して階調数
（本例では、２階調）に対応した回路部分のみをアクテ
ィブ状態とする制御を行う。
ＤＡ変換回路２８Ｕに付随する回路であり、入力画像デ
ータのビット数に対応した階調数分の基準電圧を発生
し、基準電圧選択型ＤＡ変換回路２８Ｕに与える。１ｂ
ｉｔモード制御回路１６は、省電力モードの一つである
低階調モード、例えば２階調モード（１ｂｉｔモード）
が指定されたときに、基準電圧発生回路１５を含む水平
駆動系（Hドライバ１３Ｕ，１３Ｄ）に対して階調数
（本例では、２階調）に対応した回路部分のみをアクテ
ィブ状態とする制御を行う。
【００２２】なお、本例に係るアクティブマトリクス型
液晶表示装置では、水平駆動系の全ての構成要素、即ち
図３に示すシフトレジスタ２５Ｕ、サンプリングラッチ
回路２６Ｕ、線順次化ラッチ回路２７ＵおよびＤＡ変換
回路２８Ｕの全てを、表示エリア部１２と共に同一ガラ
ス基板１１上に一体形成するとしたが、それらのうちの
いずれか一つのみを一体形成するようにしても良い。
液晶表示装置では、水平駆動系の全ての構成要素、即ち
図３に示すシフトレジスタ２５Ｕ、サンプリングラッチ
回路２６Ｕ、線順次化ラッチ回路２７ＵおよびＤＡ変換
回路２８Ｕの全てを、表示エリア部１２と共に同一ガラ
ス基板１１上に一体形成するとしたが、それらのうちの
いずれか一つのみを一体形成するようにしても良い。
【００２３】また、基準電圧発生回路１６および１ｂｉ
ｔモード制御回路１６についても、表示エリア部１２と
共に同一ガラス基板１１上に一体形成するに当たって
は、例えば表示エリア部１２の上下にＨドライバ１３
Ｕ，１３Ｄを配する構成を採るアクティブマトリクス型
液晶表示装置の場合には、Ｈドライバ１３Ｕ，１３Ｄが
搭載されていない辺の額縁エリア（表示エリア部１２の
周辺エリア）に配置するのが好ましい。
ｔモード制御回路１６についても、表示エリア部１２と
共に同一ガラス基板１１上に一体形成するに当たって
は、例えば表示エリア部１２の上下にＨドライバ１３
Ｕ，１３Ｄを配する構成を採るアクティブマトリクス型
液晶表示装置の場合には、Ｈドライバ１３Ｕ，１３Ｄが
搭載されていない辺の額縁エリア（表示エリア部１２の
周辺エリア）に配置するのが好ましい。
【００２４】何故ならば、Ｈドライバ１３Ｕ，１３Ｄ
は、上述した如くＶドライバ１４に比べて構成要素が多
く、その回路面積が非常に大きくなる場合が多いことか
ら、Ｈドライバ１３Ｕ，１３Ｄが搭載されていない辺の
額縁エリアに搭載することで、有効画面率（ガラス基板
１１に対する有効エリア部１２の面積率）を低下させる
ことなく、基準電圧発生回路１５および１ｂｉｔモード
制御回路１６を表示エリア部１２と同一ガラス基板１１
上に集積できるからである。
は、上述した如くＶドライバ１４に比べて構成要素が多
く、その回路面積が非常に大きくなる場合が多いことか
ら、Ｈドライバ１３Ｕ，１３Ｄが搭載されていない辺の
額縁エリアに搭載することで、有効画面率（ガラス基板
１１に対する有効エリア部１２の面積率）を低下させる
ことなく、基準電圧発生回路１５および１ｂｉｔモード
制御回路１６を表示エリア部１２と同一ガラス基板１１
上に集積できるからである。
【００２５】なお、本例に係るアクティブマトリクス型
液晶表示装置においては、Ｈドライバ１３Ｕ，１３Ｄが
搭載されていない辺の額縁エリアの一方側にはＶドライ
バ１４が集積されていることから、その反対側の辺の額
縁エリアに基準電圧発生回路１５および１ｂｉｔモード
制御回路１６を集積する構成を採っている。
液晶表示装置においては、Ｈドライバ１３Ｕ，１３Ｄが
搭載されていない辺の額縁エリアの一方側にはＶドライ
バ１４が集積されていることから、その反対側の辺の額
縁エリアに基準電圧発生回路１５および１ｂｉｔモード
制御回路１６を集積する構成を採っている。
【００２６】また、Ｈドライバ１３Ｕ，１３Ｄ、Ｖドラ
イバ１４、タイミング発生回路１５および１ｂｉｔモー
ド制御回路１６の集積に際しては、表示エリア部１２の
各画素トランジスタとしてポリシリコン薄膜トランジス
タＴＦＴを用いていることから、それらを構成するトラ
ンジスタとしてもポリシリコン薄膜トランジスタを用
い、少なくともこれらトランジスタ回路を表示エリア部
１２と共に同一のガラス基板１１上に作成することによ
り、その製造が容易になるとともに、低コストにて実現
できる。
イバ１４、タイミング発生回路１５および１ｂｉｔモー
ド制御回路１６の集積に際しては、表示エリア部１２の
各画素トランジスタとしてポリシリコン薄膜トランジス
タＴＦＴを用いていることから、それらを構成するトラ
ンジスタとしてもポリシリコン薄膜トランジスタを用
い、少なくともこれらトランジスタ回路を表示エリア部
１２と共に同一のガラス基板１１上に作成することによ
り、その製造が容易になるとともに、低コストにて実現
できる。
【００２７】薄膜トランジスタＴＦＴについては、近年
の性能向上や消費電力の低下に伴って集積化が容易にな
っているのが現状である。したがって、Ｈドライバ１３
Ｕ，１３Ｄ、Ｖドライバ１４、タイミング発生回路１５
および１ｂｉｔモード制御回路１６、特にそれらを構成
する少なくともトランジスタ回路を表示エリア部１２の
画素トランジスタと同じ薄膜トランジスタを用いて同一
のガラス基板１１上に同一プロセスにて形成すること
で、製造プロセスの簡略化に伴う低コスト化、さらには
集積化に伴う薄型化、コンパクト化を図ることができ
る。
の性能向上や消費電力の低下に伴って集積化が容易にな
っているのが現状である。したがって、Ｈドライバ１３
Ｕ，１３Ｄ、Ｖドライバ１４、タイミング発生回路１５
および１ｂｉｔモード制御回路１６、特にそれらを構成
する少なくともトランジスタ回路を表示エリア部１２の
画素トランジスタと同じ薄膜トランジスタを用いて同一
のガラス基板１１上に同一プロセスにて形成すること
で、製造プロセスの簡略化に伴う低コスト化、さらには
集積化に伴う薄型化、コンパクト化を図ることができ
る。
【００２８】以下、水平駆動系の各構成要素の具体的な
構成例および動作について、各構成要素ごとに説明す
る。なお、各構成例では、ディジタル画像データが３ｂ
ｉｔの場合を例にとり、また図面の簡略化のために、シ
フトレジスタ２５Ｕのｋ段目、ｋ＋１段目の各転送段２
５Ｕｋ，２５Ｕｋ＋１に対応した回路部分のみの構成を
示して説明するものとする。
構成例および動作について、各構成要素ごとに説明す
る。なお、各構成例では、ディジタル画像データが３ｂ
ｉｔの場合を例にとり、また図面の簡略化のために、シ
フトレジスタ２５Ｕのｋ段目、ｋ＋１段目の各転送段２
５Ｕｋ，２５Ｕｋ＋１に対応した回路部分のみの構成を
示して説明するものとする。
【００２９】図４は、サンプリングラッチ回路２６Ｕの
具体的な構成例を示すブロック図である。図４におい
て、シフトレジスタ２５Ｕのｋ段目の転送段２５Ｕｋに
対応して３個のＡＮＤ回路３１−０，３１−１，３１−
２が、シフトレジスタ２５Ｕのｋ＋１段目の転送段２５
Ｕｋ＋１に対応して３個のＡＮＤ回路３２−０，３２−
１，３２−２がそれぞれ設けられている。これらＡＮＤ
回路の個数は、ディジタル画像データのビット数“３”
に対応した数である。
具体的な構成例を示すブロック図である。図４におい
て、シフトレジスタ２５Ｕのｋ段目の転送段２５Ｕｋに
対応して３個のＡＮＤ回路３１−０，３１−１，３１−
２が、シフトレジスタ２５Ｕのｋ＋１段目の転送段２５
Ｕｋ＋１に対応して３個のＡＮＤ回路３２−０，３２−
１，３２−２がそれぞれ設けられている。これらＡＮＤ
回路の個数は、ディジタル画像データのビット数“３”
に対応した数である。
【００３０】ＡＮＤ回路３１−０，３１−１，３１−
２，３２−０，３２−１，３２−２の各一方の入力端に
は、シフトレジスタ２５Ｕの転送段２５Ｕｋ，２５Ｕｋ
＋１の各シフトパルスがサンプリングパルスＳＰｋ，Ｓ
Ｐｋ＋１として与えられる。ＡＮＤ回路３１−２，３２
−２の各他方の入力端には、１ｂｉｔモード制御回路１
６から制御線３３Ａを介して制御信号Ａが与えられる。
一方、ＡＮＤ回路３１−０，３１−１，３２−０，３２
−１の各他方の入力端には、１ｂｉｔモード制御回路１
６から制御線３３Ｂを介して制御信号Ｂが与えられる。
２，３２−０，３２−１，３２−２の各一方の入力端に
は、シフトレジスタ２５Ｕの転送段２５Ｕｋ，２５Ｕｋ
＋１の各シフトパルスがサンプリングパルスＳＰｋ，Ｓ
Ｐｋ＋１として与えられる。ＡＮＤ回路３１−２，３２
−２の各他方の入力端には、１ｂｉｔモード制御回路１
６から制御線３３Ａを介して制御信号Ａが与えられる。
一方、ＡＮＤ回路３１−０，３１−１，３２−０，３２
−１の各他方の入力端には、１ｂｉｔモード制御回路１
６から制御線３３Ｂを介して制御信号Ｂが与えられる。
【００３１】本サンプリングラッチ回路２６Ｕには、例
えば３ｂｉｔ（ｂ０，ｂ１，ｂ２）のディジタル画像デ
ータがビット線３４−０，３４−１．３４−２を通して
入力される。この３ｂｉｔのディジタル画像データを、
シフトレジスタ２５Ｕの転送段２５Ｕｋ，２５Ｕｋ＋１
から順に出力されるサンプリングパルスＳＰｋ，ＳＰｋ
＋１に応答してラッチするためのラッチ回路３５−０，
３５−１，３５−２およびラッチ回路３６−０，３６−
１，３６−２が設けられている。
えば３ｂｉｔ（ｂ０，ｂ１，ｂ２）のディジタル画像デ
ータがビット線３４−０，３４−１．３４−２を通して
入力される。この３ｂｉｔのディジタル画像データを、
シフトレジスタ２５Ｕの転送段２５Ｕｋ，２５Ｕｋ＋１
から順に出力されるサンプリングパルスＳＰｋ，ＳＰｋ
＋１に応答してラッチするためのラッチ回路３５−０，
３５−１，３５−２およびラッチ回路３６−０，３６−
１，３６−２が設けられている。
【００３２】ラッチ回路３５−０，３５−１，３５−２
の各入力端とビット線３４−０，３４−１．３４−２と
の間にはスイッチ３７−０，３７−１，３７−２が、ラ
ッチ回路３６−０，３６−１，３６−２の各入力端とビ
ット線３４−０，３４−１．３４−２との間にはスイッ
チ３８−０，３８−１，３８−２がそれぞれ接続されて
いる。そして、これらスイッチ３７−０，３７−１，３
７−２，３８−０，３８−１，３８−２は、ＡＮＤ回路
３１−０，３１−１，３１−２，３２−０，３２−１，
３２−２の各出力によってオン（閉）／オフ（開）制御
が行われる。
の各入力端とビット線３４−０，３４−１．３４−２と
の間にはスイッチ３７−０，３７−１，３７−２が、ラ
ッチ回路３６−０，３６−１，３６−２の各入力端とビ
ット線３４−０，３４−１．３４−２との間にはスイッ
チ３８−０，３８−１，３８−２がそれぞれ接続されて
いる。そして、これらスイッチ３７−０，３７−１，３
７−２，３８−０，３８−１，３８−２は、ＡＮＤ回路
３１−０，３１−１，３１−２，３２−０，３２−１，
３２−２の各出力によってオン（閉）／オフ（開）制御
が行われる。
【００３３】続いて、上記構成のサンプリングラッチ回
路２６Ｕの回路動作について説明する。
路２６Ｕの回路動作について説明する。
【００３４】先ず、通常モード（３ｂｉｔモード）時に
は、１ｂｉｔモード制御回路１６から共に“Ｈ”レベル
（高レベル）の制御信号Ａ，Ｂが出力される。これによ
り、スイッチ３７−０〜３７−２，３８−０〜３８−２
の全てに対して、シフトレジスタ２５Ｕの各転送段２５
Ｕｋ，２５Ｕｋ＋１から順に出力されるサンプリングパ
ルスＳＰｋ，ＳＰｋ＋１が、ＡＮＤ回路３１−０〜３１
−２，３２−０〜３２−２を通して供給される。その結
果、ラッチ回路３５−０〜３５−２，３６−０〜３６−
２の全てが、アクティブ状態、即ちデータの書き込み
（ラッチ）が可能な状態となる。
は、１ｂｉｔモード制御回路１６から共に“Ｈ”レベル
（高レベル）の制御信号Ａ，Ｂが出力される。これによ
り、スイッチ３７−０〜３７−２，３８−０〜３８−２
の全てに対して、シフトレジスタ２５Ｕの各転送段２５
Ｕｋ，２５Ｕｋ＋１から順に出力されるサンプリングパ
ルスＳＰｋ，ＳＰｋ＋１が、ＡＮＤ回路３１−０〜３１
−２，３２−０〜３２−２を通して供給される。その結
果、ラッチ回路３５−０〜３５−２，３６−０〜３６−
２の全てが、アクティブ状態、即ちデータの書き込み
（ラッチ）が可能な状態となる。
【００３５】一方、１ｂｉｔモードの設定時には、１ｂ
ｉｔモード制御回路１６から“Ｈ”レベルの制御信号Ａ
と“Ｌ”レベル（低レベル）の制御信号Ｂが出力され
る。これにより、最上位ｂｉｔ（ＭＳＢ）に対応したＡ
ＮＤ回路３１−２，３２−２のみが通過可能状態となる
ため、シフトレジスタ２５Ｕの転送段２５Ｕｋ，２５Ｕ
ｋ＋１から順に出力されるサンプリングパルスＳＰｋ，
ＳＰｋ＋１が、ＡＮＤ回路３１−２，３２−２を通して
スイッチ３７−２，３８−２にのみ供給される。
ｉｔモード制御回路１６から“Ｈ”レベルの制御信号Ａ
と“Ｌ”レベル（低レベル）の制御信号Ｂが出力され
る。これにより、最上位ｂｉｔ（ＭＳＢ）に対応したＡ
ＮＤ回路３１−２，３２−２のみが通過可能状態となる
ため、シフトレジスタ２５Ｕの転送段２５Ｕｋ，２５Ｕ
ｋ＋１から順に出力されるサンプリングパルスＳＰｋ，
ＳＰｋ＋１が、ＡＮＤ回路３１−２，３２−２を通して
スイッチ３７−２，３８−２にのみ供給される。
【００３６】その結果、ＭＳＢのラッチ回路３５−２，
３６−２のみがデータの書き換え可能な状態（アクティ
ブ状態）となり、残りのラッチ回路３５−０，３５−
１，３６−０，３６−１についてはデータの書き換え禁
止の状態（非アクティブ状態）となる。これにより、１
ｂｉｔモードの設定時には、ラッチ書き換え時の書き込
み電流が少なくなるため、その分だけ低消費電力化が可
能となる。
３６−２のみがデータの書き換え可能な状態（アクティ
ブ状態）となり、残りのラッチ回路３５−０，３５−
１，３６−０，３６−１についてはデータの書き換え禁
止の状態（非アクティブ状態）となる。これにより、１
ｂｉｔモードの設定時には、ラッチ書き換え時の書き込
み電流が少なくなるため、その分だけ低消費電力化が可
能となる。
【００３７】図５は、線順次化ラッチ回路２７Ｕの具体
的な構成例を示すブロック図である。図５において、サ
ンプリングラッチ回路２６Ｕのラッチ回路３５−０，３
５−１，３５−２，３６−０，３６−１，３６−２に対
応して、ラッチ回路４１−０，４１−１，４１−２，４
２−０，４２−１，４２−２がそれぞれ設けられ、また
両者の入出力端間にはスイッチ４３−０，４３−１，４
３−２，４４−０，４４−１，４４−２がそれぞれ接続
されている。
的な構成例を示すブロック図である。図５において、サ
ンプリングラッチ回路２６Ｕのラッチ回路３５−０，３
５−１，３５−２，３６−０，３６−１，３６−２に対
応して、ラッチ回路４１−０，４１−１，４１−２，４
２−０，４２−１，４２−２がそれぞれ設けられ、また
両者の入出力端間にはスイッチ４３−０，４３−１，４
３−２，４４−０，４４−１，４４−２がそれぞれ接続
されている。
【００３８】これらのスイッチのうち、ＭＳＢのスイッ
チ４３−２，４４−２は、ラッチコントロール回路４５
で発生され、制御線４６Ａを通して与えられるラッチ制
御パルスＣによってオン／オフ制御が行われる。それ以
外のスイッチ４３−０，４３−１，４４−０，４４−１
は、ラッチコントロール回路４５で発生され、制御線４
６Ｂを通して与えられるラッチ制御パルスＤによってオ
ン／オフ制御が行われる。
チ４３−２，４４−２は、ラッチコントロール回路４５
で発生され、制御線４６Ａを通して与えられるラッチ制
御パルスＣによってオン／オフ制御が行われる。それ以
外のスイッチ４３−０，４３−１，４４−０，４４−１
は、ラッチコントロール回路４５で発生され、制御線４
６Ｂを通して与えられるラッチ制御パルスＤによってオ
ン／オフ制御が行われる。
【００３９】続いて、上記構成の線順次化ラッチ回路２
７Ｕの回路動作について説明する。
７Ｕの回路動作について説明する。
【００４０】先ず、通常モード（３ｂｉｔモード）時に
は、ラッチコントロール回路４５からラッチ制御パルス
Ｃ，Ｄが共に出力される。これにより、スイッチ４３−
０〜４３−２，４４−０〜４４−２の全てが、ラッチ制
御パルスＣ，Ｄに応答してオン／オフ可能となること
で、ラッチ回路４１−０〜４１−２，４２−０〜４２−
２の全てが、アクティブ状態、即ちデータの書き込み
（ラッチ）が可能な状態となる。
は、ラッチコントロール回路４５からラッチ制御パルス
Ｃ，Ｄが共に出力される。これにより、スイッチ４３−
０〜４３−２，４４−０〜４４−２の全てが、ラッチ制
御パルスＣ，Ｄに応答してオン／オフ可能となること
で、ラッチ回路４１−０〜４１−２，４２−０〜４２−
２の全てが、アクティブ状態、即ちデータの書き込み
（ラッチ）が可能な状態となる。
【００４１】一方、１ｂｉｔモードの設定時には、ラッ
チコントロール回路４５からラッチ制御パルスＣが出力
されるのに対し、ラッチ制御パルスＤは“Ｌ”レベルに
固定となる。これにより、ＭＳＢのスイッチ４３−２，
４４−２のみがラッチ制御パルスＣに応答してオン／オ
フ可能となることで、ＭＳＢのラッチ回路４１−２，４
２−２のみがデータの書き換え可能な状態（アクティブ
状態）となり、残りのラッチ回路４１−０，４１−１，
４２−０，４２−１についてはデータの書き換え禁止の
状態（非アクティブ状態）となる。
チコントロール回路４５からラッチ制御パルスＣが出力
されるのに対し、ラッチ制御パルスＤは“Ｌ”レベルに
固定となる。これにより、ＭＳＢのスイッチ４３−２，
４４−２のみがラッチ制御パルスＣに応答してオン／オ
フ可能となることで、ＭＳＢのラッチ回路４１−２，４
２−２のみがデータの書き換え可能な状態（アクティブ
状態）となり、残りのラッチ回路４１−０，４１−１，
４２−０，４２−１についてはデータの書き換え禁止の
状態（非アクティブ状態）となる。
【００４２】その結果、１ｂｉｔモードの設定時には、
ラッチ書き換え時の書き込み電流が少なくなるため、そ
の分だけ低消費電力化が可能となる。なお、上記の回路
動作に加えて、ＭＳＢ以外のラッチ回路４１−０，４１
−１，４２−０，４２−１の各値を、書き換え禁止状態
になる直前に論理“０”もしくは論理“１"に強制的に
セットするようにしておくと、以下に説明するＤＡ変換
回路２８Ｕの回路動作と整合のとれたシステムを構築す
ることができる。
ラッチ書き換え時の書き込み電流が少なくなるため、そ
の分だけ低消費電力化が可能となる。なお、上記の回路
動作に加えて、ＭＳＢ以外のラッチ回路４１−０，４１
−１，４２−０，４２−１の各値を、書き換え禁止状態
になる直前に論理“０”もしくは論理“１"に強制的に
セットするようにしておくと、以下に説明するＤＡ変換
回路２８Ｕの回路動作と整合のとれたシステムを構築す
ることができる。
【００４３】図６は、基準電圧選択型ＤＡ変換回路２８
Ｕの単位回路の構成例を示す回路図である。ここでは、
３ｂｉｔ（ｂ０，ｂ１，ｂ２）のディジタル画像データ
に対して８（＝２3 ）個の基準電圧Ｖ０〜Ｖ７が用意さ
れることになる。この単位回路が、画素エリア部１２の
データライン…，２２ｍ−２，２２ｍ−１，２２ｍ，２
２ｍ＋１，…ごとに１個ずつ配置されることになる。
Ｕの単位回路の構成例を示す回路図である。ここでは、
３ｂｉｔ（ｂ０，ｂ１，ｂ２）のディジタル画像データ
に対して８（＝２3 ）個の基準電圧Ｖ０〜Ｖ７が用意さ
れることになる。この単位回路が、画素エリア部１２の
データライン…，２２ｍ−２，２２ｍ−１，２２ｍ，２
２ｍ＋１，…ごとに１個ずつ配置されることになる。
【００４４】上記構成の基準電圧選択型ＤＡ変換回路２
８Ｕにおいて、通常モード（３ｂｉｔモード）時には、
基準電圧Ｖ０として黒レベルを、基準電圧Ｖ７として白
レベルをそれぞれ与え、基準電圧Ｖ０〜基準電圧Ｖ７の
うちのいずれか１つの基準電圧を、３ｂｉｔ（ｂ０，ｂ
１，ｂ２）のデータに基づいて選択する動作が行われる
ことになる。
８Ｕにおいて、通常モード（３ｂｉｔモード）時には、
基準電圧Ｖ０として黒レベルを、基準電圧Ｖ７として白
レベルをそれぞれ与え、基準電圧Ｖ０〜基準電圧Ｖ７の
うちのいずれか１つの基準電圧を、３ｂｉｔ（ｂ０，ｂ
１，ｂ２）のデータに基づいて選択する動作が行われる
ことになる。
【００４５】これに対して、１ｂｉｔモード時には、例
えば、基準電圧Ｖ０として黒レベルを、基準電圧Ｖ４と
して白レベルをそれぞれ与えるようにするとともに、入
力制御線３９−０，３９−１，３９−２のうち、ＭＳＢ
の入力制御線３９−２のみを使用し、ＭＳＢ（ｂ２）の
データのみで基準電圧を選択して白黒を表現するように
する。このとき、ＬＳＢ側の入力制御線３９−０，３９
−１についてはそれらの電位を強制的に論理“０”に固
定する。
えば、基準電圧Ｖ０として黒レベルを、基準電圧Ｖ４と
して白レベルをそれぞれ与えるようにするとともに、入
力制御線３９−０，３９−１，３９−２のうち、ＭＳＢ
の入力制御線３９−２のみを使用し、ＭＳＢ（ｂ２）の
データのみで基準電圧を選択して白黒を表現するように
する。このとき、ＬＳＢ側の入力制御線３９−０，３９
−１についてはそれらの電位を強制的に論理“０”に固
定する。
【００４６】このように、１ｂｉｔモード時には、入力
制御線３９−０，３９−１の各電位を強制的に論理
“０”に固定した状態において、ＭＳＢの入力制御線３
９−２のみを使用して基準電圧の選択を行うようにする
ことにより、入力制御線３９−０，３９−１，３９−２
の大容量負荷の充放電電流を入力制御線３９−０，３９
−１について節約できるため、低消費電力化が可能にな
る。
制御線３９−０，３９−１の各電位を強制的に論理
“０”に固定した状態において、ＭＳＢの入力制御線３
９−２のみを使用して基準電圧の選択を行うようにする
ことにより、入力制御線３９−０，３９−１，３９−２
の大容量負荷の充放電電流を入力制御線３９−０，３９
−１について節約できるため、低消費電力化が可能にな
る。
【００４７】なお、ここでは、最上位ビット（ＭＳＢ）
の入力制御線３９−２を使用するとしたが、これに限ら
れるものではなく、任意の入力制御線を使用することが
可能であり、その使用する入力制御線に応じて残りの入
力制御線の電位を論理“０”あるいは論理“１”に固定
するようにすれば良い。
の入力制御線３９−２を使用するとしたが、これに限ら
れるものではなく、任意の入力制御線を使用することが
可能であり、その使用する入力制御線に応じて残りの入
力制御線の電位を論理“０”あるいは論理“１”に固定
するようにすれば良い。
【００４８】図７は、基準電圧発生回路１５の一構成例
を示す回路図である。ここでは、３ｂｉｔのディジタル
画像データに対応して８個の基準電圧Ｖ０〜Ｖ７を発生
する場合を例に採って説明するものとする。
を示す回路図である。ここでは、３ｂｉｔのディジタル
画像データに対応して８個の基準電圧Ｖ０〜Ｖ７を発生
する場合を例に採って説明するものとする。
【００４９】本構成例に係る基準電圧発生回路１５は、
正電源電圧ＶＣＣと負電源電圧ＶＳＳとを一定の周期で
互いに逆相でスイッチングするスイッチＳＷ１，ＳＷ２
からなるスイッチ回路４１およびスイッチＳＷ３，ＳＷ
４からなるスイッチ回路４２と、これらスイッチ回路４
１，４２の各出力端Ａ，Ｂ間にスイッチＳＷ５，ＳＷ６
を介して直列に接続された７個の分割抵抗Ｒ１〜Ｒ７と
からなる構成となっている。ここで、正電源電圧ＶＣＣ
と負電源電圧ＶＳＳとを一定の周期、例えば１Ｈ（Ｈは
水平走査期間）周期で互いに逆相でスイッチングするの
は、液晶の劣化防止を目的として、液晶を交流駆動する
ためである。
正電源電圧ＶＣＣと負電源電圧ＶＳＳとを一定の周期で
互いに逆相でスイッチングするスイッチＳＷ１，ＳＷ２
からなるスイッチ回路４１およびスイッチＳＷ３，ＳＷ
４からなるスイッチ回路４２と、これらスイッチ回路４
１，４２の各出力端Ａ，Ｂ間にスイッチＳＷ５，ＳＷ６
を介して直列に接続された７個の分割抵抗Ｒ１〜Ｒ７と
からなる構成となっている。ここで、正電源電圧ＶＣＣ
と負電源電圧ＶＳＳとを一定の周期、例えば１Ｈ（Ｈは
水平走査期間）周期で互いに逆相でスイッチングするの
は、液晶の劣化防止を目的として、液晶を交流駆動する
ためである。
【００５０】上記構成の基準電圧発生回路１５におい
て、黒信号用基準電圧Ｖ０および白信号用基準電圧Ｖ７
は共に、図８のタイミングチャートに示すように、正電
源電圧ＶＣＣと負電源電圧ＶＣＣを、制御パルスφ１，
φ２に基づいてスイッチ回路４１，４２によって一定の
周期でスイッチングすることで作成される。また、中間
調用の基準電圧Ｖ１〜Ｖ６は、黒信号用基準電圧Ｖ０と
色信号用基準電圧Ｖ７を分割抵抗Ｒ１〜Ｒ７による抵抗
分割によって作成される。
て、黒信号用基準電圧Ｖ０および白信号用基準電圧Ｖ７
は共に、図８のタイミングチャートに示すように、正電
源電圧ＶＣＣと負電源電圧ＶＣＣを、制御パルスφ１，
φ２に基づいてスイッチ回路４１，４２によって一定の
周期でスイッチングすることで作成される。また、中間
調用の基準電圧Ｖ１〜Ｖ６は、黒信号用基準電圧Ｖ０と
色信号用基準電圧Ｖ７を分割抵抗Ｒ１〜Ｒ７による抵抗
分割によって作成される。
【００５１】これに対して、１ｂｉｔモードにおいて
は、スイッチＳＷ５，ＳＷ６をオープン（オフ）にし、
分割抵抗Ｒ１〜Ｒ７への電流供給を停止するようにす
る。これにより、分割抵抗Ｒ１〜Ｒ７には電流が流れな
くなり、これら分割抵抗Ｒ１〜Ｒ７での電力消費がなく
なるため、低消費電力化が可能になる。
は、スイッチＳＷ５，ＳＷ６をオープン（オフ）にし、
分割抵抗Ｒ１〜Ｒ７への電流供給を停止するようにす
る。これにより、分割抵抗Ｒ１〜Ｒ７には電流が流れな
くなり、これら分割抵抗Ｒ１〜Ｒ７での電力消費がなく
なるため、低消費電力化が可能になる。
【００５２】図９は、基準電圧発生回路１５の他の構成
例を示す回路図であり、図中、図７と同等部分には同一
符号を付して示している。なお、本構成例に係る基準電
圧発生回路１５は、図６の基準電圧選択型ＤＡ変換回路
に対応したものである。
例を示す回路図であり、図中、図７と同等部分には同一
符号を付して示している。なお、本構成例に係る基準電
圧発生回路１５は、図６の基準電圧選択型ＤＡ変換回路
に対応したものである。
【００５３】本構成例に係る基準電圧発生回路１５で
は、図６の基準電圧選択型ＤＡ変換回路に対応させるた
めに、基準電圧Ｖ４を与える電圧ライン４３とスイッチ
回路４１の出力端Ａおよび基準電圧Ｖ４の分圧点Ｃとの
間にスイッチＳＷ７，ＳＷ８を接続し、これらスイッチ
ＳＷ７，ＳＷ８を１ｂｉｔモードのモード信号に基づい
てオン／オフ制御する構成とする。
は、図６の基準電圧選択型ＤＡ変換回路に対応させるた
めに、基準電圧Ｖ４を与える電圧ライン４３とスイッチ
回路４１の出力端Ａおよび基準電圧Ｖ４の分圧点Ｃとの
間にスイッチＳＷ７，ＳＷ８を接続し、これらスイッチ
ＳＷ７，ＳＷ８を１ｂｉｔモードのモード信号に基づい
てオン／オフ制御する構成とする。
【００５４】ここで、スイッチＳＷ７は通常モード（３
ｂｉｔモード）時にオン（閉）状態となり、１ｂｉｔモ
ード時にオフ(開)状態となるスイッチである。逆に、ス
イッチＳＷ８は通常モード時にオフ状態となり、１ｂｉ
ｔモード時にオン状態となるスイッチである。これによ
り、１ｂｉｔモード時には、図１０のタイミングチャー
トから明らかなように、先の構成例の場合と同様に、ス
イッチＳＷ５，ＳＷ６がオフ状態となって中間調の基準
電圧V１〜Ｖ６を作り出す分割抵抗Ｒ１〜Ｒ７に電流が
流れなくなる同時に、基準電圧Ｖ４を与える電圧ライン
４３に白信号用基準電圧Ｖ７が出力されるようになる。
ｂｉｔモード）時にオン（閉）状態となり、１ｂｉｔモ
ード時にオフ(開)状態となるスイッチである。逆に、ス
イッチＳＷ８は通常モード時にオフ状態となり、１ｂｉ
ｔモード時にオン状態となるスイッチである。これによ
り、１ｂｉｔモード時には、図１０のタイミングチャー
トから明らかなように、先の構成例の場合と同様に、ス
イッチＳＷ５，ＳＷ６がオフ状態となって中間調の基準
電圧V１〜Ｖ６を作り出す分割抵抗Ｒ１〜Ｒ７に電流が
流れなくなる同時に、基準電圧Ｖ４を与える電圧ライン
４３に白信号用基準電圧Ｖ７が出力されるようになる。
【００５５】その結果、１ｂｉｔモードでは、分割抵抗
Ｒ１〜Ｒ７での電力消費がなくなるため、低消費電力化
が図れ、また基準電圧選択型ＤＡ変換回路２８Ｕにおい
て、先述したように、１本の入力制御線のみを使用して
白／黒の基準電圧の選択を行うことができる。
Ｒ１〜Ｒ７での電力消費がなくなるため、低消費電力化
が図れ、また基準電圧選択型ＤＡ変換回路２８Ｕにおい
て、先述したように、１本の入力制御線のみを使用して
白／黒の基準電圧の選択を行うことができる。
【００５６】なお、上記実施形態では、アクティブマト
リクス型液晶表示装置に適用した場合を例に採って説明
したが、これに限定されるものではなく、エレクトロル
ミネッセンス（ＥＬ）素子を各画素の電気光学素子とし
て用いたＥＬ表示装置などの他のアクティブマトリクス
型表示装置にも同様に適用可能である。
リクス型液晶表示装置に適用した場合を例に採って説明
したが、これに限定されるものではなく、エレクトロル
ミネッセンス（ＥＬ）素子を各画素の電気光学素子とし
て用いたＥＬ表示装置などの他のアクティブマトリクス
型表示装置にも同様に適用可能である。
【００５７】また、上記実施形態においては、省電力モ
ードの一つである低階調モードとして１ｂｉｔモード
（２階調モード）を例に挙げて説明したが、これに限定
されるものではなく、通常モードよりも階調数の少ない
階調モードであれば、それ相応に低消費電力化が図れる
ことになる。
ードの一つである低階調モードとして１ｂｉｔモード
（２階調モード）を例に挙げて説明したが、これに限定
されるものではなく、通常モードよりも階調数の少ない
階調モードであれば、それ相応に低消費電力化が図れる
ことになる。
【００５８】またさらに、上記実施形態に係るアクティ
ブマトリクス型液晶表示装置に代表されるアクティブマ
トリクス型表示装置は、パーソナルコンピュータ、ワー
ドプロセッサ等のＯＡ機器やテレビジョン受像機などの
ディスプレイとして用いられる外、特に装置本体の小型
化、コンパクト化が進められている携帯電話機やＰＤＡ
などの携帯端末の表示部として用いて好適なものであ
る。
ブマトリクス型液晶表示装置に代表されるアクティブマ
トリクス型表示装置は、パーソナルコンピュータ、ワー
ドプロセッサ等のＯＡ機器やテレビジョン受像機などの
ディスプレイとして用いられる外、特に装置本体の小型
化、コンパクト化が進められている携帯電話機やＰＤＡ
などの携帯端末の表示部として用いて好適なものであ
る。
【００５９】図１１は、本発明が適用される携帯端末、
例えば携帯電話機の構成の概略を示す外観図である。
例えば携帯電話機の構成の概略を示す外観図である。
【００６０】本例に係る携帯電話機は、装置筐体５１の
前面側に、スピーカ部５２、表示部５３、操作部５４お
よびマイク部５５が上部側から順に配置された構成とな
っている。かかる構成の携帯電話機において、表示部５
３には例えば液晶表示装置が用いられ、この液晶表示装
置として、先述した実施形態に係るアクティブマトリク
ス型液晶表示装置が用いられる。
前面側に、スピーカ部５２、表示部５３、操作部５４お
よびマイク部５５が上部側から順に配置された構成とな
っている。かかる構成の携帯電話機において、表示部５
３には例えば液晶表示装置が用いられ、この液晶表示装
置として、先述した実施形態に係るアクティブマトリク
ス型液晶表示装置が用いられる。
【００６１】このように、携帯電話機などの携帯端末に
おいて、先述した実施形態に係るアクティブマトリクス
型液晶表示装置を表示部５３として用いることにより、
当該液晶表示装置に搭載される各回路において、省電力
モードの一つである１ｂｉｔモード時に確実に消費電力
を低減できるため、表示装置の低消費電力化を図ること
ができ、よって端末本体の低消費電力化が可能になる。
おいて、先述した実施形態に係るアクティブマトリクス
型液晶表示装置を表示部５３として用いることにより、
当該液晶表示装置に搭載される各回路において、省電力
モードの一つである１ｂｉｔモード時に確実に消費電力
を低減できるため、表示装置の低消費電力化を図ること
ができ、よって端末本体の低消費電力化が可能になる。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
アクティブマトリクス型表示装置あるいはこれを表示部
として用いた携帯端末において、通常モードよりも階調
数の少ない低階調モードの設定時に水平駆動回路に対し
て階調数に対応した回路部分のみをアクティブ状態とす
ることにより、残りの回路部分が非アクティブ状態とな
り、その回路部分では電力が消費されないため、その分
だけ低消費電力化が図れることになる。
アクティブマトリクス型表示装置あるいはこれを表示部
として用いた携帯端末において、通常モードよりも階調
数の少ない低階調モードの設定時に水平駆動回路に対し
て階調数に対応した回路部分のみをアクティブ状態とす
ることにより、残りの回路部分が非アクティブ状態とな
り、その回路部分では電力が消費されないため、その分
だけ低消費電力化が図れることになる。
【図１】本発明の一実施形態に係るアクティブマトリク
ス型表示装置の構成例を示す概略構成図である。
ス型表示装置の構成例を示す概略構成図である。
【図２】液晶表示装置の表示エリア部の構成例を示す回
路図である。
路図である。
【図３】ガラス基板上の各構成要素の相互関係を具体的
に示すブロック図である。
に示すブロック図である。
【図４】サンプリングラッチ回路の具体的な構成例を示
すブロック図である。
すブロック図である。
【図５】線順次化ラッチ回路の具体的な構成例を示すブ
ロック図である。
ロック図である。
【図６】基準電圧選択型ＤＡ変換回路の単位回路の構成
例を示す回路図である。
例を示す回路図である。
【図７】基準電圧発生回路の一構成例を示す回路図であ
る。
る。
【図８】一構成例に係る基準電圧発生回路の動作説明の
ためのタイミングチャートである。
ためのタイミングチャートである。
【図９】基準電圧発生回路の他の構成例を示す回路図で
ある。
ある。
【図１０】他の構成例に係る基準電圧発生回路の動作説
明のためのタイミングチャートである。
明のためのタイミングチャートである。
【図１１】本発明に係る携帯端末である携帯電話機の構
成の概略を示す外観図である。
成の概略を示す外観図である。
１１…ガラス基板、１２…表示エリア部、１３Ｕ，１３
Ｄ…Ｈドライバ（水平駆動回路）、１４…Ｖドライバ
（垂直駆動回路）、１５…基準電圧発生回路、１６…１
ｂｉｔモード制御回路、２３…単位画素、２５Ｕ…シフ
トレジスタ、２６Ｕ…サンプリングラッチ回路、２７Ｕ
…線順次化ラッチ回路、２８Ｕ…基準電圧選択型ＤＡ変
換回路
Ｄ…Ｈドライバ（水平駆動回路）、１４…Ｖドライバ
（垂直駆動回路）、１５…基準電圧発生回路、１６…１
ｂｉｔモード制御回路、２３…単位画素、２５Ｕ…シフ
トレジスタ、２６Ｕ…サンプリングラッチ回路、２７Ｕ
…線順次化ラッチ回路、２８Ｕ…基準電圧選択型ＤＡ変
換回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６８０ Ｇ０９Ｇ 3/20 ６８０Ｓ Ｇ０２Ｆ 1/133 ５５０ Ｇ０２Ｆ 1/133 ５５０ Ｇ０９Ｇ 3/30 Ｇ０９Ｇ 3/30 Ｊ 3/36 3/36 Ｆターム(参考） 2H093 NA16 NA80 NC13 NC22 NC23 NC24 NC26 NC34 ND39 NG20 5C006 AA01 AA16 AC02 AC09 AF31 AF51 AF68 AF83 BB16 BC12 BC20 BF03 BF04 BF11 BF26 BF43 EB05 FA47 5C080 AA10 BB05 DD26 EE29 FF11 JJ02 JJ04 JJ06 KK07
Claims (22)
- 【請求項１】 電気光学素子を有する画素がマトリクス
状に配置されてなる表示エリア部と、 前記表示エリア部の各画素を行単位で選択する垂直駆動
回路と、 ディジタル画像データを入力とし、このディジタル画像
データをアナログ画像信号として前記垂直駆動回路によ
って選択された行の各画素に対して供給する水平駆動回
路と、 通常モードよりも階調数の少ない低階調モードを選択的
にとり、この低階調モードの設定時に前記水平駆動回路
に対して階調数に対応した回路部分のみをアクティブ状
態とする制御回路とを備えたことを特徴とするアクティ
ブマトリクス型表示装置。 - 【請求項２】 前記水平駆動回路は、前記ディジタル画
像データを順次サンプリングしてラッチするサンプリン
グラッチ回路と、前記サンプリングラッチ回路の各ラッ
チデータを線順次化する線順次化ラッチ回路と、前記線
順次化ラッチ回路で線順次化されたディジタル画像デー
タをアナログ画像信号に変換するＤＡ変換回路とを有す
ることを特徴とする請求項１記載のアクティブマトリク
ス型表示装置。 - 【請求項３】 前記制御回路は、前記低階調モードの設
定時に前記サンプリングラッチ回路に対して階調数に対
応した回路部分のみデータの書き換えを可能とし、残り
の回路部分をデータの書き換え禁止とすることを特徴と
する請求項２記載のアクティブマトリクス型表示装置。 - 【請求項４】 前記制御回路は、前記低階調モードの設
定時に前記線順次化ラッチ回路に対して階調数に対応し
た回路部分のみデータの書き換えを可能とし、残りの回
路部分をデータの書き換え禁止とすることを特徴とする
請求項２記載のアクティブマトリクス型表示装置。 - 【請求項５】 前記制御回路は、前記低階調モードの設
定時に前記ＤＡ変換回路の入力制御線のうち、階調数に
対応した入力制御線のみを使用し、残りの入力制御線の
電位を論理“０”もしくは論理“１”に固定することを
特徴とする請求項２記載のアクティブマトリクス型表示
装置。 - 【請求項６】 前記ＤＡ変換回路が基準電圧選択型ＤＡ
変換回路で、かつ前記低階調モードがｎ階調での表示を
行うｎ階調モードであり、 前記制御回路は、ｎ階調モードの設定時に選択可能なｎ
個の基準電圧を、これに対応する基準電圧に入れ替える
ことを特徴とする請求項５記載のアクティブマトリクス
型表示装置。 - 【請求項７】 前記ＤＡ変換回路が基準電圧選択型ＤＡ
変換回路で、かつ抵抗分割によって複数の基準電圧を発
生する基準電圧発生回路を含み、 前記制御回路は、前記低階調モードの設定時に前記基準
電圧発生回路の分割抵抗への電流供給を停止することを
特徴とする請求項５記載のアクティブマトリクス型表示
装置。 - 【請求項８】 前記サンプリングラッチ回路、前記線順
次化ラッチ回路および前記ＤＡ変換回路の少なくとも一
つが、前記表示エリアと共に同一基板上に一体的に形成
されることを特徴とする請求項２記載のアクティブマト
リクス型表示装置。 - 【請求項９】 前記表示エリア部の各画素において、前
記電気光学素子を駆動する能動素子が薄膜トランジスタ
からなり、 前記サンプリングラッチ回路、前記線順次化ラッチ回路
および前記ＤＡ変換回路の少なくとも一つが薄膜トラン
ジスタを用いて構成されることを特徴とする請求項８記
載のアクティブマトリクス型表示装置。 - 【請求項１０】 前記電気光学素子が液晶セルであるこ
とを特徴とする請求項１記載のアクティブマトリクス型
表示装置。 - 【請求項１１】 前記電気光学素子がエレクトロルミネ
ッセンス素子であることを特徴とする請求項１記載のア
クティブマトリクス型表示装置。 - 【請求項１２】 表示部として、 電気光学素子を有する画素がマトリクス状に配置されて
なる表示エリア部と、 前記表示エリア部の各画素を行単位で選択する垂直駆動
回路と、 ディジタル画像データを入力とし、このディジタル画像
データをアナログ画像信号として前記垂直駆動回路によ
って選択された行の各画素に対して供給する水平駆動回
路と、 通常モードよりも階調数の少ない低階調モードを選択的
にとり、この低階調モードの設定時に前記水平駆動回路
に対して階調数に対応した回路部分のみをアクティブ状
態とする制御回路とを備えたアクティブマトリクス型表
示装置を用いたことを特徴とする携帯端末。 - 【請求項１３】 前記水平駆動回路は、前記ディジタル
画像データを順次サンプリングしてラッチするサンプリ
ングラッチ回路と、前記サンプリングラッチ回路の各ラ
ッチデータを線順次化する線順次化ラッチ回路と、前記
線順次化ラッチ回路で線順次化されたディジタル画像デ
ータをアナログ画像信号に変換するＤＡ変換回路とを有
することを特徴とする請求項１２記載の携帯端末。 - 【請求項１４】 前記制御回路は、前記低階調モードの
設定時に前記サンプリングラッチ回路に対して階調数に
対応した回路部分のみデータの書き換えを可能とし、残
りの回路部分をデータの書き換えを禁止とすることを特
徴とする請求項１３記載の携帯端末。 - 【請求項１５】 前記制御回路は、前記低階調モードの
設定時に前記線順次化ラッチ回路に対して階調数に対応
した回路部分のみデータの書き換えを可能とし、残りの
回路部分をデータの書き換え禁止とすることを特徴とす
る請求項１３記載の携帯端末。 - 【請求項１６】 前記制御回路は、前記低階調モードの
設定時に前記ＤＡ変換回路の入力制御線のうち、階調数
に対応した入力制御線のみを使用し、残りの入力制御線
の電位を論理“０”もしくは論理“１”に固定すること
を特徴とする請求項１３記載の携帯端末。 - 【請求項１７】 前記ＤＡ変換回路が基準電圧選択型Ｄ
Ａ変換回路で、かつ前記低階調モードがｎ階調での表示
を行うｎ階調モードであり、 前記制御回路は、ｎ階調モードの設定時に選択可能なｎ
個の基準電圧を、これに対応する基準電圧に入れ替える
ことを特徴とする請求項１６記載の携帯端末。 - 【請求項１８】 前記ＤＡ変換回路が基準電圧選択型Ｄ
Ａ変換回路で、かつ抵抗分割によって複数の基準電圧を
発生する基準電圧発生回路を含み、 前記制御回路は、前記低階調モードの設定時に前記基準
電圧発生回路の分割抵抗への電流供給を停止することを
特徴とする請求項１６記載の携帯端末。 - 【請求項１９】 前記サンプリングラッチ回路、前記線
順次化ラッチ回路および前記ＤＡ変換回路の少なくとも
一つが、前記表示エリアと共に同一基板上に一体的に形
成されることを特徴とする請求項１３記載の携帯端末。 - 【請求項２０】 前記表示エリア部の各画素において、
前記電気光学素子を駆動する能動素子が薄膜トランジス
タからなり、 前記サンプリングラッチ回路、前記線順次化ラッチ回路
および前記ＤＡ変換回路の少なくとも一つが薄膜トラン
ジスタを用いて構成されることを特徴とする請求項１９
記載の携帯端末。 - 【請求項２１】 前記アクティブマトリクス型表示装置
は、前記電気光学素子として液晶セルを用いた液晶表示
装置であることを特徴とする請求項１２記載の携帯端
末。 - 【請求項２２】 前記アクティブマトリクス型表示装置
は、前記電気光学素子としてエレクトロルミネッセンス
素子を用いたエレクトロルミネッセンス表示装置である
ことを特徴とする請求項１２記載の携帯端末。
Priority Applications (7)
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|---|---|---|---|
| JP2000371046A JP4062876B2 (ja) | 2000-12-06 | 2000-12-06 | アクティブマトリクス型表示装置およびこれを用いた携帯端末 |
| TW090129993A TW533388B (en) | 2000-12-06 | 2001-12-04 | Active matrix display device and mobile terminal using the device |
| PCT/JP2001/010630 WO2002047060A1 (fr) | 2000-12-06 | 2001-12-05 | Dispositif d'affichage a matrice active et terminal mobile utilisant ce dispositif |
| EP01999935.8A EP1288900B1 (en) | 2000-12-06 | 2001-12-05 | Active matrix display device and mobile terminal using the device |
| KR1020027009681A KR100860632B1 (ko) | 2000-12-06 | 2001-12-05 | 액티브 매트릭스형 표시장치 및 이것을 이용한 휴대단말 |
| US10/182,053 US6839043B2 (en) | 2000-12-06 | 2001-12-05 | Active matrix display device and mobile terminal using the device |
| CNB018077552A CN1252671C (zh) | 2000-12-06 | 2001-12-05 | 有源矩阵型显示装置和使用它的便携式终端 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371046A JP4062876B2 (ja) | 2000-12-06 | 2000-12-06 | アクティブマトリクス型表示装置およびこれを用いた携帯端末 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002175033A true JP2002175033A (ja) | 2002-06-21 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000371046A Expired - Fee Related JP4062876B2 (ja) | 2000-12-06 | 2000-12-06 | アクティブマトリクス型表示装置およびこれを用いた携帯端末 |
Country Status (7)
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|---|---|
| US (1) | US6839043B2 (ja) |
| EP (1) | EP1288900B1 (ja) |
| JP (1) | JP4062876B2 (ja) |
| KR (1) | KR100860632B1 (ja) |
| CN (1) | CN1252671C (ja) |
| TW (1) | TW533388B (ja) |
| WO (1) | WO2002047060A1 (ja) |
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| US7973783B2 (en) | 2006-08-10 | 2011-07-05 | Sony Corporation | Power circuit, display device and mobile terminal implementing a boosting circuit |
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