JP2009009123A - ガンマ制御を有するビデオディスプレイドライバ - Google Patents
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Abstract
【解決手段】第一、第二電圧を入力する入力電極に基準電圧を入力する。前記基準電圧間電圧は抵抗分圧器回路からなる入力電圧分割回路により分割される。前記第一、第二の電圧はそれぞれ最大、及び最小の入力電圧の大きさである。分割電圧は複数の制御信号により選択され出力される出力電圧選択回路により構成されている。
【選択図】図15A
Description
1ビットパッキング:シリアルインターフェースを介して送られる各バイトは6個のピクセルを包含している。
SPIプロトコル:伝統的なSPIのようなシリアルインターフェースプロトコルであり、それは読取/書込ビット、7ビットアドレスフィールド、8ビットデータフィールドを包含している。コマンドモードトランズアクションにおいて使用される場合には、R/Wビット+アドレスフィールドが8ビットコマンドにより置換され且つデータフィールドはオプションである。
一般的には、ディスプレイドライバ36は直接的なコマンドとして又はレジスタ74への書込みとしてのいずれかによりLoSSIインターフェース78によりデコードされる低速シリアル接続44を介して送られるトランズアクションによって制御することが可能であるが、ディスプレイドライバ36はレジスタ74の内容によって制御される。レジスタ74の状態に依存して、又は直接コマンドに応答して、ディスプレイドライバ36は、パーシャルモードデータをRAM82内に格納するか、幾つかの動作モードのうちの1つにエンターするか、又は低速シリアル接続44を介してホストプロセッサへステータスデータを供給する等のその他の雑多なアクションを実施するかのいずれかを行う。
LoSSIインターフェース78内へのシリアルデータがRAM82内へ書き込まれるべき場合には、該データはPMデータパッカーへ転送されそこで該シリアルデータは構文解析され且つ図3におけるステップ174において(「LOSSIデータのフォーマットに従って入力データを構文解析し且つ構文解析したデータをRAM内に格納」)シリアルデータにおけるRAMデータのフォーマットに依存して、RAM82へ送られる。図5は該シリアルデータの各ワードにおけるRAMデータの5個の異なるコンフィギュレーション即ち形態の模式図である。図5において、左側のビットはLoSSIインターフェース78に到着する最初のシリアルビットである。これら5個のコンフィギュレーション即ち形態は、ピクセル当たり1ビットのコンフィギュレーション180、ピクセル当たり3ビットの標準のコンフィギュレーション182、ピクセル当たり3ビットの効率的パッキングコンフィギュレーション184、ピクセル当たり12ビットのコンフィギュレーション186、及びピクセル当たり18ビットのコンフィギュレーション188である。RAM82がコンフィギュレーション180に示したピクセル当たりビットのデータで充填される場合には、最初の2個のビットは無視され、且つ次の6個のビットが6個のピクセルに対するデータである。RAM82がピクセル当たり3ビットのデータでロードされるべき場合には、該ピクセルデータは2個のコンフィギュレーション、即ち各シリアルデータワードが2個のピクセルに対するデータを保持するコンフィギュレーション182、及び3個のシリアルデータワードが8個のピクセルに対するピクセルデータを供給する効率的パッキングコンフィギュレーション184のうちの1つにおいてディスプレイドライバ36へ送ることが可能である。従って、効率的パッキングコンフィギュレーションは、3個のシリアルデータワードの各々において8乃至6の係数だけコンフィギュレーション182よりもRAM82内へピクセル当たり3ビットのデータのより速い転送を提供する。このデータのより速い転送は、パーシャルメモリ画像をより速くアップデートさせることを可能とし、そのことは、3ビットピクセルをRAM82内へ配置させるためにコンフィギュレーション182が使用された場合よりも一層アニメーションされたものとしてパーシャルメモリ画像を知覚させることを可能とする。ピクセル当たり12ビットのコンフィギュレーション186は、12ビットのピクセルをRAM82内へロードさせるために2個のシリアルワードを使用し、且つピクセル当たり18ビットのコンフィギュレーション188は、RAM82内に18ビットのピクセルをロードするために3個のシリアルワードを使用する。
図6はRAM82から出力チャンネル100へのパーシャルメモリデータの転送及びビデオ入力線40,42,54,56から出力チャンネル100へのビデオ又は通常のRGBデータの転送のフローチャート200である。RAM82から出力チャンネル100へのピクセルデータの流れは図6の左側にあり、それは、ステップ202において示されているように(「ディスプレイドライバはパーシャルモードにあるか又はアルファモードにあるか?」)、ディスプレイドライバ36が、RAM82内の画像が表示されるべきであることを意味するパーシャルモードにあるか、又はRAM82内の画像が通常のビデオデータと結合されるべきであることを意味するアルファモードにあるかのいずれかであることの決定によって開始する。ディスプレイドライバ36がパーシャルモード又はアルファモードにある場合には、パーシャル画像データはステップ204において示されているように(「RAM内に格納されているデータのフォーマットによって決定されるレートにおいて且つディスプレイドライバが通常のパワーにあるか又は低いパワーにあるかによってRAMからデータを読取る」)、パーシャル画像データはパーシャルモードコンフィギュレーションに依存する一定のレートでRAM82から読取られる。パーシャルモードコンフィギュレーションは、ディスプレイドライバ36がアルファモードにあり、その場合にはRAM82からのデータの読取りのタイミングがPclkによって設定され、又はアルファモードにはなく、その場合にはディスプレイドライバ36のタイミングは約13.0MHzの周波数を有している場合がある内部オシレータによって設定されるかのいずれかを包含している。RAM読取レートに影響を与えるその他のパーシャルモードコンフィギュレーションは、パーシャルモード動作が通常のパワー又は低いパワーにあるか否か、且つ画像が画像寸法において2×増加に対しアップスケールされるべきであるか否かである。これらのその他のパーシャルモードコンフィギュレーションについては以下により詳細に説明する。
図6のフローチャートにおいて、パーシャルモードが通常電力モードにあるか又はパーシャルモードにあるかがステップ206(「低電力モードにあるか?」)において決定がなされる。通常電力モードにある場合には、RAM82データはステップ208(「必要である場合には、2ピクセルグループを形成するために2個の18ビットピクセルの組にデータをフォーマット」)において、必要である場合には、最小桁ビット位置にゼロを配置させることにより18ビットピクセルにフォーマットさせる。RAM82内のデータがピクセル当たり1ビット又はピクセル当たり3ビットである場合にのみホストプロセッサ30によって選択することが可能な低電力モードにある場合には、出力チャンネル100へ送られるデータの各18ビットは4個のピクセルに対するデータを有しており、そのことはパーシャルモードオシレータクロック(不図示)を4で割算することを可能とし、従ってディスプレイドライバ36によって消費される電力を基本的に通常の電力の4分の1に減少させる。ディスプレイドライバ36が低電力モードにある場合には、18ビットピクセルの2個の組が一度に出力チャンネル100へ転送され、8個のピクセルに対するデータがステップ210(「アドレス線を第一線ラッチへ設定し、従って同一の36ビットを使用して4個の2ピクセルグループを一度にロードさせる」)において示されているように、一度に出力チャンネル100の4個のラッチへ転送され、尚用語「ラッチの最初の行」とは本願に対する添付資料Bにおいて示され且つ記載されているラッチ110の行のことを意味している。
図6に示されているように、パーシャルモードが通常電力モードにある場合には、パーシャルメモリRAM82データはステップ212(「PMデータをアップスケール?」)において、アップスケールさせることが可能である。アップスケールモードにおいては、各ピクセルは隣接する列において及び隣接するラインにおいて複製されるので、列ラッチ内へのデータのローディングが修正され、従って2ピクセルデータの組、即ち36個のピクセルビットは、ステップ214(「両方のピクセルが同一のデータ値を有するように最初のラインラッチをロード」)において示されているように、両方のピクセル位置を充填するために複製された1個のピクセルに対するデータから構成されている。更に、同一のピクセルデータでディスプレイの2個の隣接するラインを与えるために、ステップ216(「2本のライン出力毎に対し最初のラインラッチを一度ロード」)において、ディスプレイの1本おきのラインが書込まれた後に最初のラインラッチをロードさせる。パーシャルモードが低電力モード又はアップスケールモードにあるか否かに拘わらず、結果的に得られるパーシャルデータはアルファブレンドブロック218(「アルファブレンド」)へパスされ、該ブロックは通常電力パーシャルデータを通常のビデオデータとブレンドさせるか又はブレンドさせない場合があり且つ結果的に得られるデータはステップ220(「ピクセルデータをソースドライバへ送る」)において示されているように、ソースドライバ100へパスされる。2ピクセルデータが出力チャンネル100へ書込まれた後に、ディスプレイドライバ36は、図6におけるステップ222(「パーシャルモードであるか?」)において決定されるように、ディスプレイドライバ36がパーシャルモードにあるか又は通常モードにあるかに依存して、再度該サイクルを開始させる。
通常のビデオモードにおいては、データは、夫々、ステップ230(「ディスプレイドライバはRGBビデオモードにあるか?」)及び232(「ディスプレイドライバはMPLモードにあるか?」)において、RGB24ビットビデオ又はMPLビデオとしてディスプレイドライバ36へ入力される。受取られた通常のビデオデータがRGB24ビットデータである場合には、該データは直接的にビデオインターフェース90へ送られ、そこで、それは、必要である場合には、24ビットピクセルへフォーマットされ、DEパルスが遅延され、且つDEパルスにおける遷移はステップ234(「全ての非24ビット入力データを24ビット/ピクセルへ変換し、遅延させ且つDEと同期させる」)において、Pclkと同期させる。受取られた通常のビデオデータがMPLデータである場合には、それはステップ236(「MPLデータをデコード」)において並列データへデコードされる。通常のビデオデータがステップ234におけるプロセスによって正規化された後に、通常のビデオデータはDEラーニング92へパスされ且つステップ238(「DE入力における余分な遷移を除去」)において示されるようにデジタル的にフィルタされる。DEラーニングブロックの動作について以下のDEラーニングセクションにおいて説明する。
DEラーニング(Learning)ブロック92において、DE信号が低であるPclk期間の数が各DEパルス期間中にカウントされ、且つ2つの相次ぐカウントが同じである場合には、そのカウントは学習された(Learned)DE低カウントのラベルが付けられる。このカウントは、前の学習済DE低カウントと異なるものであるが同じものであるその後の2つの相次ぐDE低カウントまで変化することはない。同じ原理がDE期間に適用され、即ち、DE信号の相次ぐ下降端間のPclk期間の数がカウントされ、且つ2つの相次ぐDE期間カウントが同じである場合には、そのカウントは学習済DE期間カウントとなる。学習済DE低カウント及び学習済DE期間カウントを発生させることにより、DE低時間又はDE期間における1回の変動は、夫々、学習済DE低カウント又は学習済DE期間カウントを変化させることはない。DEパルスは、ディスプレイの垂直ブランキング期間の間に存在するものではなく、且つ垂直ブランキング期間の開始においてDEパルスの不存在及びDCパルスが再度表われるまでそれらが存在及び不存在である全時間を検知することにより、有効なラインの数及び全体的なラインの数を学習することが可能である。
図10は図2におけるアルファブレンドブロック98の動作を示した処理フローチャート320である。図10に示したように、円Cにおけるパーシャルモードデータは、ディスプレイドライバ36がステップ322(「低電力モードにあるか?」)において低電力モードにある場合には、アルファブレンドブロック98の円Eにおける出力へパスされ、というのは、低電力モードはブレンド用RAM82データ及び通常のビデオデータと互換性がないからである。次に、ディスプレイドライバ36がステップ324(「アルファブレンドモードにあるか?」)においてアルファブレンドモードにあるか否かの判別がなされ、そうでない場合には、パーシャルモードデータが円Eにおける出力へパスされる。次に、通常の2ピクセル組がステップ326(「通常のビデオ2ピクセルが定義されたパーシャルウインドウの外側に設定されているか?」)において定義されたパーシャルウインドウの外側にあるか否かの判別がなされる。そうである場合には、該パーシャルモードデータは、定義されたパーシャルウインドウ内側の通常の2ピクセル組が現在処理中であるまで保持され、該定義されたパーシャルウインドウは、ホストプロセッサ30がパーシャルメモリウインドウをディスプレイ34上の所望の位置に配置させるために変化させることが可能なレジスタ内に設定されているパーシャルメモリ開始及び終了行及びパーシャルメモリ開始及び終了列によって定義される。表示される通常のピクセルデータが少なくとも部分的に定義されたパーシャルウインドウ内にある場合には、該2ピクセル組の各ピクセルは別々に且つ並列に処理され且つ後にアルファブレンドブロック98の出力円Eを介して出力チャンネル100へパスされる前に再結合される。
図11を参照すると、通常のビデオ画像又はディスプレイドライバ36がパーシャルモードにある場合に発生される画像とすることが可能なウインドウ640内のディスプレイ画像(DI)602を担持するディスプレイ600が示されている。このDI602はディスプレイ上の1組の座標により提示されている。これらの座標は開始列606、終了列608、開始行610及び終了行612である。DI602を取囲むディスプレイ600の残部はボーダー614である。DI602は、例えば、該装置自身、又は該装置によって提供されるサービスと関連している商標又はロゴ領域618を取囲むバックグラウンドカラー領域616を包含することが可能である。画像602は、該装置がパーシャル動作モードにエンターする場合に自動的に表示される。該装置は、何等ユーザの入力無しで予め設定した時間の後に低電力にエンターすることが可能である。低電力モード及び減少されたディスプレイへの遷移は、又、バッテリ充電状態に制限することが可能である。
図13を参照すると、ソースドライバ回路(SDC)100がデジタル画像データをパストランジスタのソースへ結合されている出力チャンネル200へ供給する。ガンマ発生器回路(GGC)ブロック300は入力デジタル画像データをガラス上のソース線を駆動するのに必要なアナログ電圧へ変換する。該デジタル画像データは、ストリーミングビデオインターフェース又はレジスタ、フルフレームメモリ又はパーシャルディスプレイメモリ等の別の供給源から来ることが可能である。SDCは所定数の出力チャンネル200を有している。好適実施例においては、320個の出力チャンネルが存在している。各出力チャンネルは1個のピクセルに対しRGBデータを受取り且つガラスデマルチプレクサセレクト信号(CKH1−3)に対して同期されている時間多重シーケンスにおいて赤、緑及び青データのデジタル・アナログ変換を実施する。各ライン時間内のRGBデータの変換シーケンスは第一レジスタに対する設定によって決定される。
ソースドライバ回路(SDC)100は2個の主要な回路ブロックを有している。1つは各ピクセルに対するデジタル画像データを担持する出力チャンネルブロック200である。各列は1つのチャンネルである。他方はガンマ発生器回路ブロック300である。
図14に示したように、SDC100は出力チャンネル200に対して一度に36ビットのデータを出力する。該データは2個のバス202,204を介して供給される。通常モードにおいて、各バスは1個のピクセルに対し18ビットのデータを担持し且つ一緒になってバス202,204は2個の隣接する(偶数及び奇数)列に対するデータを担持する。ピクセルアドレスブロック208は1つのバスからのデータを行110内の偶数ラッチへ指向させ、且つ他の列に対するデータは行110内の奇数ラッチへ指向される。各ピクセルに対して1個のラッチが存在している。各ラッチ内には3個の6ビットレジスタが存在しており、それらは各ピクセルに対して18ビットのRGBデータを保持する。第一行110が完全にロードされた後に、そのイネーブル信号101は高となり且つその内容は第二行120へ転送する。その結果、行110内の列400は、将来のピクセルに対するデータでロードさせることが可能である。ローディングが完了すると、全体の行のピクセルに対するデータが第二ラッチ120内へロードされる。
行120に対するデータは、ディスプレイ上の薄膜トランジスタのソース線を駆動するために、一度に1つのカラーづつデジタルからアナログへ変換される。行120の出力はトライステートバッファ50によって列デコーダ60に対して多重化される。任意の1つの時間において、赤、又は青又は緑を表わす単一カラーの6ビットワードがイネーブルされ且つデコーダ60へパスされる。換言すると、各ラッチにおけるレジスタ13.1、13.2及び13.3におけるデータは逐次的にデジタルからアナログ電圧へ変換される。変換は各ラッチにおける各レジスタ131(赤)に関して同時的に行われ且つ最初に赤、次いで青及び最後に緑を変換させるために繰り返される。
GGCブロック300が図15に示されている。それは80個のレンジ抵抗390、5個のレンジデコーダ370、5個のレンジ増幅器350、64個の基準(参照)電圧出力310.00−310.63を具備する基準抵抗ストリング330及び64個の4対1アナログマルチプレクサ320からなるネットワークである。ヒューリスティックな目的のために、図15は単に4個の出力マルチプレクサを示しているに過ぎない。64個のマルチプレクサ320の出力は64ビット出力バス250上に配置され、出力チャンネルのDAC60に対する64個の基準電圧の選択を与える。GGCは、正及び負の両方の電圧で各カラーに対する別個のガンマ値を発生することが可能である。GGCはルックアップテーブルの問題を解消しており且つその代わりにLCDディスプレイに対する実時間アナログ電圧発生器である。GGCは、又、ディスプレイが各カラーに対して異なるガンマを有することを可能とするために1つのガンマ曲線から別のガンマ曲線へオンザフライでスイッチングすることが可能である。GGCは異なるディスプレイに対するガンマと互換性があるように調節可能である。各ガンマ値は異なるディスプレイを収容するために変更することが可能である。
低電力モードは1ビット又は3ビットを使用することが可能である。1ビットモードにおいては、ユーザは、しばしば、黒及び白を使用することを好む。然しながら、図15AにおけるDAC375及び371によって供給することが可能な電圧のレンジ即ち範囲を使用して形成することが可能な任意のカラーを使用することが可能である。1つのカラーは、バックグラウンドカラーとすることが可能であり、且つ他方のカラーはフォアグラウンドカラーとすることが可能である。1つのフォアグラウンドカラーから別のフォアグラウンドカラーへスイッチすることも可能である。例えば、バッテリ電力が低い場合には、製造業者は、フォアグラウンドカラーを白から赤へスイッチさせ従ってテキストメッセージ又は低電力画像に加えて低電力であることを警告するカラーを使用するためにガンマ発生器回路を設定することが可能である。3ビットモードにおいては、サブピクセルがカラーを供給するために異なってスイッチする。1ビットモードにおいては、サブピクセルが典型的に黒及び白である単に2つのカラーを供給するために同じにスイッチする(即ち、同一の値を有する)。
64個のガンママルチプレクサ320は、製造業者が基準抵抗ストリング330の個々のタップ点を調節することを可能とする。各マルチプレクサは4個又はそれ以上の入力タップ点を有している。該マルチプレクサ上のセレクト信号が、ユーザが所望のタップ点を選択することを可能とする。各ガンマ基準電圧に対して1つづつ64個のDACが存在していない理由は、基準電圧0及び63は、常に、該曲線の端点であり且つ、常に、基準抵抗ストリングの端部に接続されているからである。
Claims (7)
- ビデオ信号のガンマ補償において使用する複数個の電圧を供給するための電圧発生器回路を包含している装置において、
第一及び第二入力電圧を伝達するための第一及び第二入力電極、
前記第一及び第二入力電極間に結合されており且つ複数個の分割された入力電圧を供給することにより前記第一及び第二入力電圧に応答する入力電圧分割回路、
前記入力電圧分割回路に結合されており且つ前記複数個の分割された入力電圧及び複数個の入力制御信号に応答して、各々が、前記複数個の入力制御信号に従って、前記複数個の分割された入力電圧の選択した部分の夫々の1つと関連している複数個の選択した入力電圧を供給する入力電圧選択回路、
前記入力電圧選択回路へ結合されており且つ前記複数個の選択された入力電圧の少なくとも1部に応答して複数個の分割された出力電圧を供給する出力電圧分割回路、及び
前記出力電圧分割回路へ結合されており且つ前記複数個の分割された出力電圧及び複数個の出力制御信号に応答して、各々が、前記複数個の出力制御信号に従って、前記複数個の分割された出力電圧の選択した部分の夫々の1つと関連している複数個の選択した出力電圧を供給する出力電圧選択回路、
を有している装置。 - 請求項1において、
前記第一及び第二入力電圧が、夫々、最大及び最小入力大きさを有しており、
前記複数個の分割された入力電圧の最大及び最小のものが、夫々、前記最大入力大きさより大きくなく且つ前記最小入力大きさよりも小さくない最大及び最小の分割された入力大きさを有しており、
前記複数個の分割された入力電圧のうちの各残りのものは前記最大及び最小の分割された入力大きさの中間の夫々の大きさを有しており、
前記複数個の分割した出力電圧の最大及び最小のものは、夫々、前記最大の分割した入力大きさよりも大きくなく且つ前記最小の分割した入力大きさよりも小さくない最大及び最小の分割した出力大きさを有しており、且つ
前記複数個の分割した出力電圧の各残りのものは、前記最大及び最小の分割された出力大きさの中間の夫々の大きさを有している、
装置。 - 請求項1において、前記入力電圧分割回路が抵抗分圧器回路を有している装置。
- 請求項1において、
前記入力電圧選択回路がデジタル・アナログ変換回路を有しており、
前記複数個の分割された入力電圧が複数個のアナログ基準電圧を有しており、
前記複数個の入力制御信号が複数個のデジタル信号を有しており、且つ
前記複数個の選択された入力電圧が前記複数個のデジタル信号に従って前記複数個のアナログ基準電圧の選択した部分と関連している複数個の選択したアナログ電圧を有している、
装置。 - 請求項1において、
前記入力電圧選択回路がアナログ信号マルチプレクサ回路を有しており、
前記複数個の分割された入力電圧が複数個のアナログ入力電圧を有しており、
前記複数個の入力制御信号が複数個のデジタル信号を有しており、且つ
前記複数個の選択した入力電圧が前記複数個のデジタル信号に従って前記複数個のアナログ入力電圧の選択した部分に対応する複数個の多重化させたアナログ電圧を有している、
装置。 - ビデオ信号のガンマ補償において使用するための複数個の電圧を供給する電圧発生器回路を包含している装置において、
第一及び第二入力電圧を伝達するための第一及び第二入力電極、
前記第一及び第二入力電極間に結合されており且つ前記第一及び第二入力電圧に応答して複数個の分割された入力電圧を供給する入力電圧分割回路、
前記入力電圧分割回路に結合されており且つ前記複数個の分割された入力電圧及び複数個の入力制御信号に応答して各々が、前記複数個の入力制御信号に従って、前記複数個の分割された入力電圧の選択した部分の夫々のものと関連している複数個の選択した入力電圧を供給し、前記複数個の選択した入力電圧が、
最大及び最小の選択した入力大きさを有している最大及び最小の選択した入力電圧、及び
前記最大及び最小の選択した入力大きさの中間の夫々の大きさを有している1個又はそれ以上の中間の選択した入力電圧、
を包含している入力電圧選択回路、及び
前記入力電圧選択回路へ結合されており且つ前記複数個の選択した入力電圧に応答して複数個の分割された出力電圧を供給する出力電圧分割回路、
を有している装置。 - 複数の色深さを有するビデオ信号のガンマ補償において使用するマルチ複数個の電圧を供給する電圧発生器回路を包含する装置において、
第一及び第二入力電圧を伝達するための第一及び第二入力電極、
前記第一及び第二入力電極間に結合されており且つ前記第一及び第二入力電圧に応答して複数個の分割された入力電圧を供給する入力電圧分割回路、
前記入力電圧分割回路に結合されており且つ前記複数個の分割された入力電圧及び複数個の入力制御信号に応答して各々が、夫々、前記複数個の分割された入力電圧の第一及び第二の選択した部分の夫々のものと関連している第一及び第二複数個の選択された入力電圧を、前記複数個の入力制御信号に従って相互に排他的に、供給し、その際に、
前記第一複数個の選択した入力電圧が、夫々最大及び最小の選択した入力大きさを有している最大及び最小の選択した入力電圧、及び前記最大及び最小の選択した入力大きさの中間の夫々の大きさを有している1個又はそれ以上の中間の選択した入力電圧を包含しており、且つ
前記第二複数個の選択した入力電圧が、前記最大、最小及び1個又はそれ以上の中間の選択した入力電圧のうちの第一及び第二のものを包含している、
入力電圧選択回路、及び
前記入力電圧選択回路へ結合されており且つ前記第一及び第二複数個の選択した入力電圧に応答して夫々第一及び第二複数個の分割された出力電圧を供給する出力電圧分割回路、
を有している装置。
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