JP3049579B2 - 差動ゲートによるタイミング調整回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、縦続接続された差動
ゲートの遅延時間を利用するタイミング調整回路につい
てのものである。

【０００２】

【従来の技術】ＩＣテスタでは、テストパターンを試験
されるＩＣに加え、その応答信号によりＩＣの良否を判
定する。次に、ＩＣテスタの構成を図７により説明す
る。図７の２１はテストパターンを発生するパターン発
生器、２２と２３はタイミング調整回路、２４と２５は
ドライバ、２６は試験されるＩＣ、２７と２８は線路で
ある。ドライバ２４・２５から線路２７・２８を通り、
テストパターンを送るとき、線路２７・２８により伝送
遅延が生じるので、タイミング調整回路２２・２３でテ
ストパターンのタイミングを調節する。

【０００３】パターン発生器２１からドライバ２４・２
５までは、後述の差動信号によりテストパターンが送ら
れ、ドライバ２４・２５からは通常のオンオフ信号がＩ
Ｃに加えられる。線路２７・２８による伝送遅延はタイ
ミング調整回路２２・２３で補正される。

【０００４】次に、従来技術によるタイミング調整回路
の構成を図５により説明する。図５の１Ａと１Ｂは入力
端子、２Ａ〜２Ｄは差動ゲート、３Ａ〜３ＤはＡＮＤゲ
ート、３Ｅは制御信号発生器、３ＦはＯＲゲート、４は
出力差動ゲート、５Ａと５Ｂは出力端子である。ＡＮＤ
ゲート３Ａ〜３Ｄと制御信号発生器３ＥとＯＲゲート３
Ｆでセレクタ３を構成する。差動ゲートの動作について
は、例えば特開平2-253715号公報にも記載されている。

【０００５】図５の入力端子１Ａ・１Ｂから差動信号が
入力差動ゲート２Ａ〜２Ｄに入力される。差動信号は、
入力差動ゲート２Ａ〜２Ｄを通過するごとに一定時間ず
つ遅延される。図５では、差動ゲート２Ａ〜２Ｄを４段
で構成しているが、４段以外でもよい。

【０００６】入力差動ゲート２Ａ〜２Ｄの第１の出力
は、ＡＮＤゲート３Ａ〜３Ｄにそれぞれ入力される。Ａ
ＮＤゲート３Ａ〜３Ｄの出力は、制御信号発生器３Ｅで
選択され、ＯＲゲート３Ｆに入力される。ＯＲゲート３
Ｆの出力は出力差動ゲート４の第１の入力に入力され、
第２の入力にはＶ_BBが入力される。第１の入力の「Ｈ」
レベルと「Ｌ」レベルが反転するとともに出力端子５Ａ
・５Ｂから遅延された差動信号を出力する。

【０００７】次に、図５の各部の波形を図６により説明
する。図６アは入力信号１Ａの波形であり、「Ｌ」レベ
ルから「Ｈ」レベルに変化する。図６イは入力信号１Ｂ
の波形であり、図６アの反転信号である。図６ウは入力
差動ゲート２Ａの第１の出力の波形であり、図６アの波
形に対し、遅延時間ΔＴ１だけ遅れて出力する。図６エ
は入力差動ゲート２Ａの第２の出力の波形であり、図６
イの波形に対して時間ΔＴ１だけ遅れて出力する。

【０００８】図６オは入力差動ゲート２Ａの入力波形で
ある。入力差動ゲート２Ａの入力には入力信号１１と入
力信号１２で構成される差動信号が同時に入力されるの
で、図６アと図６イの波形を合成した波形図になる。図
６カは入力差動ゲート２Ａの出力波形である。入力差動
ゲート２Ａは差動信号のレベルが反転したときに信号を
出力するので、図６ウと図６エの波形を合成した波形図
になる。

【０００９】図６キは入力差動ゲート２Ｂの出力波形で
あり、図６カよりΔＴ２だけ信号が遅れる。したがっ
て、入力差動ゲート２Ｂの出力は、図６オよりΔＴ１＋
ΔＴ２だけ遅れる。図６クは入力差動ゲート２Ｃの出力
波形であり、図６キよりΔＴ３だけ信号が遅れる。した
がって、入力差動ゲート２Ｃの出力は、図６オよりΔＴ
１＋ΔＴ２＋ΔＴ３だけ信号が遅れる。図６ケは入力差
動ゲート２Ｄの出力波形であり、図６クよりΔＴ４だけ
信号が遅れる。したがって、入力差動ゲート２Ｄの出力
は、図６オよりΔＴ１＋ΔＴ２＋ΔＴ３＋ΔＴ４だけ信
号が遅れる。例えば、遅延時間ΔＴ１〜ΔＴ４を１ｎｓ
とすれば、入力差動ゲート２Ｄの出力は入力端子１Ａ・
１Ｂの差動信号より４ｎｓだけ遅れる。

【００１０】入力差動ゲート２Ａ〜２Ｄの出力を制御信
号発生器３Ｅの出力で選ぶことにより、遅延時間を変え
て差動信号を出力差動ゲート４から出力することができ
る。なお、図５では、ＡＮＤゲート３Ａ〜３ＤとＯＲゲ
ート３Ｆの遅延時間は考慮されていない。

【００１１】

【考案が解決しようとする課題】図５の構成では、入力
差動ゲート２Ａ〜２Ｄの遅延時間で差動信号を遅延させ
るので、タイミング調整の時間幅を遅延時間以下にする
ことができない。また、出力差動ゲート４も第２の入力
のＶ_BBのレベルを上下することにより、出力タイミング
を調整することができるが、この場合は出力のパルス幅
が変化してしまう。この考案は、遅延分解能を差動ゲー
トの遅延時間の１／４の分解能で調整する差動信号のタ
イミング調整回路の提供を目的とする。

【００１２】

【課題を解決するための手段】この目的を達成するた
め、この発明では、入力信号１Ａと入力信号１Ｂで構成
され、入力信号１Ｂは入力信号１Ａの反転信号である差
動信号を入力とし、前記差動信号を第１の出力と第２の
出力とする差動ゲート１と、差動ゲート１の第１の出力
と第２の出力を入力とし、遅延した差動信号を第１の出
力と第２の出力とする差動ゲート２と、差動ゲート１の
第１の出力と第２の出力を入力とし、遅延した差動信号
を第１の出力と第２の出力とする差動ゲート３と、差動
ゲート１の第１の出力と差動ゲート２の第１の出力を入
力とし、遅延した差動信号を第１の出力と第２の出力と
する差動ゲート４と、差動ゲート３の第１の出力と第２
の出力を入力とし、遅延した差動信号を第１の出力とす
る差動ゲート５と、差動ゲート３の第１の出力と差動ゲ
ート４の第１の出力を入力とし、遅延した差動信号を第
１の出力とする差動ゲート６と、差動ゲート５・６の出
力をそれぞれ入力するセレクタ１０とを備え、セレクタ
１０により複数の入力差動ゲートの第１の出力のうちの
一つを選択することによりセレクタ１０の出力のタイミ
ングを調整する。

【００１３】

【作用】この発明によるタイミング調整回路の構成を図
１により説明する。図１の１〜６は差動ゲート、１０は
セレクタであり、差動ゲート１〜６で遅延させた信号を
セレクタ１０で選択し、出力端子１Ｃ及び１Ｄに信号を
出力する。

【００１４】次に、セレクタ１０の入出力を図２により
説明する。図２アは入力差動ゲート５・６の入力波形で
あり、立上りの信号１３は差動ゲート３の第１の出力信
号である。また、立下りの信号１４・１５は入力差動ゲ
ート５・６の第２の入力であり、信号１４・１５の時間
差はΔＴ／２である。図２イは入力差動ゲート５・６の
出力波形である。入力差動ゲート５・６は差動入力信号
のレベルが反転すると、反転して出力信号を出すので、
図２アの信号１３と信号１４・１５の交点で信号を出力
する。この時、交点間の時間差はΔＴ／４となる。した
がって、セレクタ１０が入力差動ゲート５・６の出力を
選択することにより、出力を入力差動ゲートの遅延時間
の１／４の分解能で調整することができる。

【００１５】

【実施例】次に、図１の実施例の構成を図３に示す。図
３は図１の構成に差動ゲート７〜９を接続したものであ
る。差動ゲート７は、差動ゲート２の第２の出力を入力
とし、遅延した信号を出力する。差動ゲート８は差動ゲ
ート４の第１の出力と第２の出力を入力とし、遅延した
信号を出力する。差動ゲート９は差動ゲート４の第２の
出力と差動ゲート７の第１の出力を入力とし、遅延した
信号を出力する。

【００１６】ＡＮＤゲート１０Ａ〜１０Ｄは差動ゲート
５・６・８・９の第１の出力をそれぞれ第１の入力と
し、制御信号発生器１０Ｅの出力を第２の入力として、
ＯＲゲート１０ＦにＡＮＤゲート１０Ａ〜１０Ｄのうち
の一つを出力する。ＡＮＤゲート１０Ａ〜１０Ｄと制御
信号発生器１０ＥとＯＲゲート１０Ｆでセレクタ１０を
構成する。

【００１７】次に、図３のタイムチャートを図４に示
す。図４のアは入力差動ゲート１に入力する入力信号１
１・１２の波形であり、イは入力差動ゲート１の出力信
号の波形である。図４のアとイで、入力差動ゲート１に
入力した信号はΔＴだけ遅延して出力する。入力差動ゲ
ート２の入力は図４のイと同じである。図４のウは入力
差動ゲート２の出力信号の波形であり、図４のイよりΔ
Ｔだけ遅延して出力する。

【００１８】入力差動ゲート３の入力は図４のイと同じ
である。入力差動ゲート３の出力は図４のウと同じであ
る。図４のエは入力差動ゲート５の出力信号の波形であ
り、入力差動ゲート３の出力信号である図４ウの信号を
入力とし、ΔＴだけ遅延して立上り信号を出力する。図
４のオは入力差動ゲート４の入力信号の波形であり、図
４イの立下りの信号と図４ウの立上りの信号である。図
４のカは入力差動ゲート４の出力信号の波形であり、図
４オの交点からΔＴだけ遅延して出力信号を出してい
る。

【００１９】図４のキは入力差動ゲート７の出力信号の
波形であり、図４ウの立下りの信号を入力とし、ΔＴだ
け遅延して信号を出力している。図４のクは入力差動ゲ
ート６の入力信号の波形であり、図４ウの立上りの信号
と図４カの立下りの信号を入力している。図４のケは入
力差動ゲート６の出力信号の波形であり、図４クの交点
からΔＴだけ遅延して出力信号のうち立上りの信号を出
力する。図４のコは入力差動ゲート８の出力信号の波形
であり、入力差動ゲート４の出力信号である図４カの信
号を入力とし、ΔＴだけ遅延して、出力信号のうち立上
りの信号を出力する。

【００２０】図４のサは入力差動ゲート９の入力信号の
波形であり、入力差動ゲート４の出力信号である図４カ
の立上りの信号と入力差動ゲート７の出力信号である図
４キの立下りの信号を入力している。図４のシは入力差
動ゲート９の出力信号の波形であり、図４サの交点から
ΔＴだけ遅延して、出力信号のうち立上りの信号を出力
する。図４のスは入力差動ゲート５・６・８・９の出力
である図４エ・ケ・コ・シを同時に示した波形図であ
る。図４スで、入力差動ゲート５・６・８・９の出力の
時間差はΔＴ／４づつとなる。

【００２１】入力差動ゲート５・６・８・９の出力を制
御信号発生器１０Ｅの出力で選ぶことにより、遅延時間
を変えて差動信号を出力することができる。例えば、入
力差動ゲート１〜９の遅延時間ΔＴを２ｎｓとすると、
制御信号発生器１０Ｅの選択により、出力は 0.5ｎｓの
間隔でタイミング調整することができる。

【００２２】また、図１に示す入力差動ゲートの組み合
わせにより、入力差動ゲートの遅延時間の１／４の時間
でのタイミング調整を可能としているが、入力差動ゲー
トの追加および組み合わせを変えることにより、タイミ
ング調整を入力差動ゲートの遅延時間の１／４以下にす
る事ができる。なお、図３では、ＡＮＤゲート１０Ａ〜
１０ＤとＯＲゲート１０Ｆの遅延時間は考慮されていな
い。

【００２３】

【発明の効果】この発明によれば、縦続接続している入
力差動ゲートの第１の入力端子と第２の入力端子に入力
する信号を、それぞれ異なる入力差動ゲートの出力から
入力し、これを組み合わせてセレクタに入力して選択す
ることにより、出力信号のタイミングを入力差動ゲート
の遅延時間の１／４以下の分解能で調整することができ
る。

【図面の簡単な説明】

【図１】この発明によるタイミング調整回路の構成図で
ある。

【図２】図１のセレクタ１０の入出力波形図である。

【図３】この発明による実施例の構成図である。

【図４】図３の動作を説明する波形図である。

【図５】従来技術によるタイミング調整回路の構成図で
ある。

【図６】図５の動作説明用波形図である。

【図７】ＩＣテスタの構成説明図である。

【符号の説明】

１〜９ 入力差動ゲート １０Ａ〜１０Ｄ ＡＮＤゲート １０Ｅ 制御信号発生器 １０Ｆ ＯＲゲート

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 第１の入力信号(1A)と第２の入力信号(1
   B)で構成され、第２の入力信号(1B)は第１の入力信号(1
   A)の反転信号である差動信号を入力とし、前記差動信号
   を第１の出力と第２の出力とする差動ゲート１と、 差動ゲート１の第１の出力と第２の出力を入力とし、遅
   延した差動信号を第１の出力と第２の出力とする差動ゲ
   ート２と、 差動ゲート１の第１の出力と第２の出力を入力とし、遅
   延した差動信号を第１の出力と第２の出力とする差動ゲ
   ート３と、 差動ゲート１の第１の出力と差動ゲート２の第１の出力
   を入力とし、遅延した差動信号を第１の出力と第２の出
   力とする差動ゲート４と、 差動ゲート３の第１の出力と第２の出力を入力とし、遅
   延した差動信号を第１の出力とする差動ゲート５と、 差動ゲート３の第１の出力と差動ゲート４の第１の出力
   を入力とし、遅延した差動信号を第１の出力とする差動
   ゲート６と、 差動ゲート(5,6) の出力をそれぞれ入力するセレクタ１
   ０とを備え、 セレクタ１０により複数の入力差動ゲートの第１の出力
   のうちの一つを選択することによりセレクタ１０の出力
   のタイミングを調整することを特徴とする差動ゲートに
   よるタイミング調整回路。