JP4632696B2 - 電子装置試験用の試験パルス生成方法とシステム - Google Patents

Description

本発明は一種の電子装置試験用の試験パルス生成方法とシステムに係り、特にプログラムできる試験パルスの生成方法とシステムに関する。

集積回路の試験は以下の三種類に分けられる。即ち、直流電流パラメータ試験（ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ ｐａｒａｍｅｔｒｉｃ ｔｅｓｔ）、動態機能試験（ｄｙｎａｍｉｃ ｆｕｎｃｔｉｏｎａｌ ｔｅｓｔ）、及び交流電流パラメータ試験（ａｌｔｅｒｎａｔｉｎｇ ｃｕｒｒｅｎｔ ｔｅｓｔ）である。そのうち、動態機能試験は比較的複雑で、重要である。ある装置の動態機能を試験するためには、試験装置のパルスを生成するドライバー（ｄｒｉｖｅｒ）と、該装置の出力（ｏｕｔｐｕｔ）を検査するための比較器（ｃｏｍｐａｒａｔｏｒ）と、試験装置に安定した電流を提供する電源供給器（ｐｏｗｅｒ ｓｕｐｐｌｙ）が必要である。ドライバーが生成する試験パルスが被試験装置に送られた後、この試験パルスが試験装置を駆動し、並びに試験装置が対応する出力パルスを生成し、この出力パルスが比較器で予想と同じであるかの検査に供され、装置が正常であるかの判断に供される。

これにより、試験パルスを被試験装置の違いに応じて改変する必要がある時、ドライバーも被試験装置に対応して改変しなければならない。しかし、被試験装置を試験するための試験パルスは往々にして複雑すぎ、並びに被試験装置が異なれば必要とされる試験パルス間の差異も非常に大きくなる。このためドライバーは被試験装置に応じて特別に設計しなければならず、ゆえにほとんどのドライバーはＡＳＩＣの方式により製造され、このために試験前に多くのコストと時間をかけて設計しなければならず、並びに重複使用の特性をあまり具備していない。

一般に、被試験装置の出力と入力信号はパルスと称され、それは三つの主要なエレメント、即ち時間長（ｔｉｍｅ）、電位（ｖｏｌｔａｇｅ）及びロジックデータに分けられる。図１に示されるように、信号１０は連続するパルスであり、ロジックデータ１と０を具え、ロジックデータ１と０はそれぞれ高電位ＶＨと低電位ＶＬに対応する。ロジックデータは非常に多くの異なる表現方式を有し得る。例えば、ロジックデータ１は低電位ＶＬと高電位ＶＨの間で一回起伏する信号とされ得て、即ちこのロジックデータ１に対応する時間は第１時間Ｔ１であり、並びに第２時間Ｔ２を経過後に低電位ＶＬは高電位ＶＨに上昇し、更に第３時間Ｔ３を経過後に、高電位ＶＨより低電位ＶＬに下がる。

一般にタイミングジェネレータＴＧの生成する信号の周期は固定され、このためロジックデータ１のようなパルスを生成する必要があれば、一般にはパターンＰ信号により高電位ＶＨと低電位ＶＬを組み合わせた信号を提供し、更に結合周期は第１時間Ｔ１のメインクロックＭＣ、メインクロックから第２時間Ｔ２を差し引いた第１クロックＣ１、メインクロックから第２時間Ｔ２と第３時間Ｔ３を差し引いた第２クロックＣ２により生成し、そのうち、第１クロックＣ１と第２クロックＣ２はそれぞれ異なる遅延回路（ｄｅｌａｙ ｌｉｎｅ）を利用しメインクロックＭＣを遅延させて生成する。

これにより、一般にドライバーは図２に示されるように、タイミングジェネレータＴＧ、パターンジェネレータＰＧ、プログラマブルデータセレクタＰＤＳ、フォーマットコントローラＦＣと電圧入力器ＶＩを具えている。そのうち、タイミングジェネレータＴＧは上述のメインクロックＭＣ、第１クロックＣ１、及び第２クロックＣ２のようなクロックを生成する。パターンジェネレータＰＧは各種のパターンを生成し、更にプログラマブルデータセレクタＰＤＳが各モードを指定の経路に転向させ、並びにフォーマットコントローラＦＣがパルスを生成し、最後に電圧入力器ＶＩがパルスを適当な電圧に調整した後に出力する。

総合すると、試験パルスの生成は、タイミングジェネレータＴＧの提供する各クロックにパターンジェネレータＰＧのパターンを組合せ、フォーマットコントローラＦＣに渡して完成する必要がある。そのうち各クロックの生成は遅延回路により達成される必要がある。このため被試験装置の作業クロック周波数が高くなると、遅延回路が必要とする遅延の時間が小さくなる。しかし、高周波装置（例えばＲＦ通信チップ）の試験では、デジタル遅延回路（ｄｉｇｉｔａｌ ｄｅｌａｙ ｌｉｎｅ）の提供できる遅延の時間は往々にして十分に小さくはなく、ゆえにほとんどのドライバーはＡＳＩＣの方式で製造され、それはある特定のクロックしか提供できない。被試験装置が異なれば必要とする試験パターンも異なり、ゆえにそれに対応するクロックも調整する必要があり、ＡＳＩＣはこの機能も達成できない。これにより、現在、高周波装置を試験するハードウエアには、コストが高く、重複使用性が欠乏し、余分のアナログ回路が必要となる等の数々の欠点があり、もしこのような問題を解決できれば、大幅に製造コストと時効を増加できる。

前述の高周波装置試験用のハードウエアの欠点に基づき、本発明の主要な目的は、アナログ遅延回路を必要とせず高周波試験パルスを生成できる方法とシステムを提供することにある。

本発明のもう一つの目的は、プログラマブルで重複使用性を有する試験パルスの生成方法とシステムを提供することにある。

本発明は電子装置試験用の試験パルス生成方法を提供し、それは、伝送クロックを決定し、周波数が伝送クロックより小さい試験クロック及び試験クロックに対応する予期連続パルスを決定した後、予期連続パルスと伝送クロックにより複数の連続データビットを生成し、並びにこれらの連続データビットを変換してシリアルデータストリームとなし、最後にこのシリアルデータストリームを伝送クロックにより出力し、試験クロックに対応する連続試験パルスを生成する。

これにより、本発明は更に電子装置試験用の試験パルス生成システムを提供し、それはタイミングジェネレータ、保存ユニット、変換ユニット及び伝送ユニットを具えている。タイミングジェネレータが伝送クロックと周波数が伝送クロックより小さい試験クロックをそれぞれ伝送ユニットと電子装置に送り、保存ユニットに保存した複数の連続データビットを変換ユニットで変換して伝送クロックに対応するシリアルデータストリームとなした後、伝送ユニットに送り、伝送クロックにより出力して試験クロックに対応する連続試験パルスを形成する。

請求項１の発明は、電子装置試験用の試験パルス生成方法において、
被試験電子装置の試験クロックに基づき伝送クロックを決定するステップであって、該伝送クロックの周波数は該試験クロックの周波数の倍数とし、試験実行時に、該伝送クロックを倍数分の１の周期で該試験クロックと同期させる、該伝送クロックを決定するステップと、
生成が望まれる予期連続パルスと該伝送クロックに基づき複数の連続データビットを発生するステップであって、該予期連続パルスはそれぞれロジックデータ１とロジックデータ０に対応するパルスを包含し、該パルスは連続するサブパルスを包含し、該連続するサブパルスは伝送クロックの各周期に一つのデータビットに対応して一つ送出され、且つ一つの周期中に、いずれも同じ電位を維持し、そのパルス巾が前記伝送クロックの周期に一致する、複数の連続データビットを発生するステップと、
該複数の連続データビットを、順に複数のパラレルのデータストリームに間隔を以て分配するステップと、
該複数のパラレルのデータストリームをシリアルデータストリームに変換するステップ、
該シリアルデータストリームを該伝送クロックにより固定周波数、固定ビット数で該被試験電子装置に出力するステップ、
以上のステップを具えたことを特徴とする、電子装置試験用の試験パルス生成方法としている。
請求項２の発明は、請求項１記載の電子装置試験用の試験パルス生成方法において、各サブパルスに対応するロジックデータに基づき、該連続するデータビット中の対応するビットの値を生成することを特徴とする、電子装置試験用の試験パルス生成方法としている。
請求項３の発明は、請求項１記載の電子装置試験用の試験パルス生成方法において、間隔をもって、反復して順に該複数の平行なデータストリームよりデータビットを受信し、全ての該連続するデータビットに、順に該シリアルデータストリームを形成させることを特徴とする、電子装置試験用の試験パルス生成方法としている。
請求項４の発明は、電子装置試験用の試験パルス生成システムにおいて、
被試験電子装置に提供される試験クロックと、該試験クロックの周波数の倍数の周波数の伝送クロックとを提供し、試験実行時に、該伝送クロックの倍数分の１の周期を該試験クロックと同期させるタイミングジェネレータと、
生成が望まれる予期連続パルスと該伝送クロックに基づき発生した該試験クロックに対応する複数の連続データビットを保存する保存ユニットであって、該予期連続パルスはロジックデータ１とロジックデータ０にそれぞれ対応するパルスを包含し、該パルスは連続するサブパルスを包含し、該連続するサブパルスは伝送クロックの各周期に一つのデータビットに対応して一つ送出され、且つ一周期中にいずれも同じ電位を維持し、そのパルス巾が前記伝送クロックの周期に一致する、保存ユニットと、
該保存ユニットより該複数の連続データビットをパラレルに読み取り、シリアルデータストリームに変換する変換ユニットと、
該シリアルデータストリームを、該伝送クロックに基づき、固定周波数、固定ビット数で出力することにより、該予期連続パルスを形成する伝送ユニットと、
を包含することを特徴とする、電子装置試験用の試験パルス生成システムとしている。

本発明は、周知の高周波装置試験用のハードウエアの欠点に基づき、アナログ遅延回路を必要とせず高周波試験パルスを生成できる方法とシステムを提供している。

さらに本発明は、プログラマブルで重複使用性を有する試験パルスの生成方法とシステムを提供している。

本発明の実施例は以下に詳細に説明される。しかし、それ以外に、本発明は広く他の実施例で実行可能であり、且つ本発明の範囲は以下の説明に限定されるものではなく、それは特許請求の範囲の記載に基づく。

更に、本発明を明確に記述し理解しやすくするため、図示される各部は相対寸法により記載されず、ある部分の寸法とその他の関係する寸法は誇張されている。また、図示を簡潔とするため関係のない細かい部分は完全には記載されていない。

周知の技術の高周波装置試験時にデジタル遅延効果を達成するためアナログ遅延回路を必要とする問題を解決し、並びに試験装置の重複使用性を増すため、本発明は高周波を使用するシリアル信号伝送装置のシリアライザー（ｓｅｒｉａｌｉｚｅｒ）を使用して一連の高周波信号を伝送し、この高周波信号を利用して試験に必要なパルスを組合せにより形成する。そのうち、伝送する高周波信号は一組のデータの連続ビットをシリアライザーを通して送出し、これにより異なる試験パルスに対して異なるデータを提供することができるようにしている。

電子装置の機能試験はその試験パルスに基づき、予期連続パルスにより電子装置を駆動し、この予期連続パルスは電子装置の試験パターンとこの試験パターンに対応する試験クロックに対応する。その後、更に電子装置の出力パルスにより、電子装置が正常に運転するか否かを判断する。これにより、図３の本発明の電子装置試験用の試験パルス生成方法によると、まず、ステップ２１０において伝送クロックを決定する。この伝送クロックは電子装置の試験クロックに基づき決定し、またこの伝送クロックの周波数は試験クロックの周波数の倍数とし、並びに試験時に、伝送クロックは同じ倍数の周期で試験クロックと同期する。例えば試験クロックの周期が１００ｎｓであり、伝送クロックの周期が５ｎｓである時、試験クロックが一つの周期を経過すると、伝送クロックは同じ時間内に２０個の周期を経過しなければならない。本発明は更に伝送クロックの周期が１ｎｓより小さい時にも適用可能で、予期連続パルスの制御を更に正確とし、これにより電子装置に適用される試験パルスの周波数も高めることができる。

続いてステップ２２０において、複数の連続データビットを生成する。これらのデータビットは予期連続パルスと伝送クロックにより生成する。図４に示されるように、電子装置に提供する予期連続パルス２２は試験クロックＴＣ１に対応し、それは、ロジックデータ１或いはロジックデータ０に対応する各パルスを具え、各パルスは伝送クロック中の複数のサブパルスで構成され、各一つのサブパルスは各自の周期中でいずれも同じ電位を維持し、これにより各サブパルスが対応するロジックデータを用いて連続データビット中の対応するビットの値を生成することができる。例えば試験クロックＴＣ１と伝送クロックＴＣ２の周期比例が８：１であれば、予期連続パルス２２中の各パルスは８個の連続するサブパルスにより生成可能で、各サブパルスが対応するロジックデータは１或いは０である。これにより、ロジックデータ１のパルスはロジックデータが「００１１１１００」の８個の連続するサブパルスにより生成し、ロジックデータ０のパルスはロジックデータが「１１００００１１」の８個の連続するサブパルスにより生成する。これにより、各パルスの対応するロジックデータを用いて連続データビット２６を生成でき、例えばその生成する連続データビット２６中の予期連続パルス中のロジックデータ１とロジックデータ０に対応するビットは、それぞれ「００１１１１００」と「１１００００１１」である。言い換えると、伝送クロックの各周期に一つのデータビットに対応する一つのサブパルスを送出し、このデータビットをこのサブパルスのロジックデータを表示するのに用い、即ちこのデータビットがこのサブパルスの電位を決定し、且つこのパルスは全体周期において同じ電位を維持する。これにより、連続データビットを用いて対応する予期連続パルスを表示できる。

その後、ステップ２３０において、これらの連続データビットにより複数の平行なデータストリーム（ｐａｒａｌｌｅｌ ｄａｔａ ｓｔｒｅａｍｓ）を生成し、即ち、これらの連続データビットを順に間隔を以て平均してこれらの平行なデータストリームにおいて分配する。例えば、連続して複数の回路で一組の複数のビットを伝送するか、或いは不断に順に一組の複数ビットを読み取って保存媒体（例えばレジスタ、読み取りバッファ領域、メモリ）の複数の保存ユニットに送り、これらの複数の回路或いは複数の保存ユニットにより順に間隔を以てこれらの連続データビットセットを送り、複数の連続データストリームを形成する。

さらに、ステップ２４０において、複数の平行なデータストリームを変換して一つのシリアルデータストリームとなす。このシリアルデータストリームは、間隔方式で反復して順に複数の平行なデータストリームよりデータビットを受け取り、得られた全ての連続するデータビットにより、もとの順序によってシリアルデータストリームを形成する。
最後にステップ２５０において、このシリアルデータストリームを予強調（ｐｒｅ−ｅｍｐｈａｓｉｚｅ）し並びに電子装置に出力する。このシリアルデータストリームは伝送クロックにより順に各周期に１ビットの対応するサブパルスを出力して予期連続パルスを形成し、そのうちサブパルスは複数の連続データビット中の１ビットに対応し、並びにサブパルスの周期中、このビットが対応するロジックデータが代表する電位を維持できる。

このほか、上述のステップ２３０とステップ２４０から分かるように、これらの連続データビットはシリアルデータストリームを形成する前に、まず複数の回路或いは保存ユニット中に保存され、こうすることでこれらの連続データビットが比較的低い周波数のクロックの回路或いは装置に応用されて比較的高い周波数のクロックのシリアル伝送装置を通して伝送される。伝送クロックが高くなるほど、パルスは減衰してロス（ｌｏｓｓ）を生じやすくなり、これにより先に増幅装置で予強調パルスを形成することで、このような問題を減らすことができる。

これにより、本発明の具体的実施例は、電子装置試験用の試験パルス生成システムを提供し、これは図５に示されるとおりである。試験パルスの生成システムは、タイミングジェネレータ４１、保存ユニット４２、変換ユニット４３、及び伝送ユニット４４を具えている。

上述のステップ２１０において述べたように、電子装置４５の試験に用いられる試験クロック４１４により、伝送クロック４１２を決定する。さらに生成することが望まれる予期連続パルス４４４が伝送クロック４１２により複数のデータビット４２２を生成する。試験クロック４１４と伝送クロック４１２はタイミングジェネレータ４１により提供され、並びにこれらの連続データビット４２２は保存ユニット４２に保存される。続いて、ステップ２３０とステップ２４０において述べたように、変換ユニット４３によりこれらの連続データビット４２２を一つのシリアルデータストリーム４４２に変換する。最後に、上述のステップ２５０において述べたように、更に伝送ユニット４４によりこのシリアルデータストリーム４２２を伝送クロック４１２により固定周波数で固定ビット数を以て出力し、電子装置４５の予期連続パルス４４４を提供する。

変換ユニット４３と伝送ユニット４４は連続データビット４２２を伝送クロック４１２により出力するのに用いられ、この機能はシリアライザーにより達成される。シリアライザーの主要な機能は送られてきた比較的定則の平行なデータストリームを高速のシリアルデータストリームに変換することにある。このほか、本実施例は更に連続データビット生成ユニットを具え、これにより予測連続パルスをその他の形式（例えばプログラムコード、文字データ）に変換して入力でき、並びに試験パルスと伝送パルスにより連続データビットを生成する。

これにより、本発明の別の実施例は、電子装置試験用の試験パルスを生成するシリアライザーを具えたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を提供する。このシリアライザーを具えたＦＰＧＡは保存ユニット、シリアライザー及びタイミングジェネレータを具え、並びにプログラマブルゲートアレイが関係する機能を実施するための回路が提供されている。これにより、上述の連続データビットがフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の保存ユニット中に保存され、変換ユニットを通して連続データビットがシリアライザーに伝送され、シリアライザーが伝送クロックによりこれらの連続データビットセットを伝送する。タイミングジェネレータと伝送ユニットはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）中に実施されても、或いは外部回路により提供されてもよく、並びに連続データビット生成ユニットはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）中に実施されてもよい。

以上は本発明の好ましい実施例の説明であって、本発明の請求範囲を制限するものではなく、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。

パルスの主要なエレメントの表示図である。 周知の技術の機能ブロック図である。 本発明の実施例のフローチャートである。 本発明の実施例の出力表示図である。 本発明の別の実施例の機能ブロック図である。

符号の説明

Ｃ１ 第１クロック
Ｃ２ 第２クロック
ＦＣ フォーマットコントローラ
ＭＣ メインクロック
Ｐ 試験パターン
ＰＤＳ プログラマブルデータセレクタ
ＰＧ パターンジェネレータ
Ｔ１ 第１時間
Ｔ２ 第２時間
Ｔ３ 第３時間
ＶＨ 高電位
ＶＩ 電圧入力器
ＶＬ 低電位
０ ロジックデータ０
１ ロジックデータ１
１０ 試験パルス
２２ 予期連続パルス
２４ サブパルス
２６ 連続データビット
４１ タイミングジェネレータ
４１２ 伝送クロック
４１４ 試験クロック
４２ 保存ユニット
４２２ 連続データビット
４３ 変換ユニット
４４ 伝送ユニット
４４４ 予期連続パルス
４５ 電子装置

Claims (4)

1. 電子装置試験用の試験パルス生成方法において、
   被試験電子装置の試験クロックに基づき伝送クロックを決定するステップであって、該伝送クロックの周波数は該試験クロックの周波数の倍数とし、試験実行時に、該伝送クロックを倍数分の１の周期で該試験クロックと同期させる、該伝送クロックを決定するステップと、
   生成が望まれる予期連続パルスと該伝送クロックに基づき複数の連続データビットを発生するステップであって、該予期連続パルスはそれぞれロジックデータ１とロジックデータ０に対応するパルスを包含し、該パルスは連続するサブパルスを包含し、該連続するサブパルスは伝送クロックの各周期に一つのデータビットに対応して一つ送出され、且つ一つの周期中に、いずれも同じ電位を維持し、そのパルス巾が前記伝送クロックの周期に一致する、複数の連続データビットを発生するステップと、
   該複数の連続データビットを、順に複数のパラレルのデータストリームに間隔を以て分配するステップと、
   該複数のパラレルのデータストリームをシリアルデータストリームに変換するステップ、
   該シリアルデータストリームを該伝送クロックにより固定周波数、固定ビット数で該被試験電子装置に出力するステップ、
   以上のステップを具えたことを特徴とする、電子装置試験用の試験パルス生成方法。
2. 請求項１記載の電子装置試験用の試験パルス生成方法において、各サブパルスに対応するロジックデータに基づき、該連続するデータビット中の対応するビットの値を生成することを特徴とする、電子装置試験用の試験パルス生成方法。
3. 請求項１記載の電子装置試験用の試験パルス生成方法において、間隔をもって、反復して順に該複数の平行なデータストリームよりデータビットを受信し、全ての該連続するデータビットに、順に該シリアルデータストリームを形成させることを特徴とする、電子装置試験用の試験パルス生成方法。
4. 電子装置試験用の試験パルス生成システムにおいて、
   被試験電子装置に提供される試験クロックと、該試験クロックの周波数の倍数の周波数の伝送クロックとを提供し、試験実行時に、該伝送クロックの倍数分の１の周期を該試験クロックと同期させるタイミングジェネレータと、
   生成が望まれる予期連続パルスと該伝送クロックに基づき発生した該試験クロックに対応する複数の連続データビットを保存する保存ユニットであって、該予期連続パルスはロジックデータ１とロジックデータ０にそれぞれ対応するパルスを包含し、該パルスは連続するサブパルスを包含し、該連続するサブパルスは伝送クロックの各周期に一つのデータビットに対応して一つ送出され、且つ一周期中にいずれも同じ電位を維持し、そのパルス巾が前記伝送クロックの周期に一致する、保存ユニットと、
   該保存ユニットより該複数の連続データビットをパラレルに読み取り、シリアルデータストリームに変換する変換ユニットと、
   該シリアルデータストリームを、該伝送クロックに基づき、固定周波数、固定ビット数で出力することにより、該予期連続パルスを形成する伝送ユニットと、
   を包含することを特徴とする、電子装置試験用の試験パルス生成システム。

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