JPH0728735Y2 - 遅延発生回路 - Google Patents
遅延発生回路Info
- Publication number
- JPH0728735Y2 JPH0728735Y2 JP1989056300U JP5630089U JPH0728735Y2 JP H0728735 Y2 JPH0728735 Y2 JP H0728735Y2 JP 1989056300 U JP1989056300 U JP 1989056300U JP 5630089 U JP5630089 U JP 5630089U JP H0728735 Y2 JPH0728735 Y2 JP H0728735Y2
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- Japan
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- delay
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- time
- delay time
- weighted
- Prior art date
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- Pulse Circuits (AREA)
Description
【考案の詳細な説明】 「産業上の利用分野」 この考案は例えばメモリのようなロジック回路を試験す
る試験装置に利用することができる遅延発生回路に関す
る。
る試験装置に利用することができる遅延発生回路に関す
る。
「従来の技術」 メモリのようなロジック回路を試験する試験装置では被
試験素子に与える論理信号の立上りのタイミング及び立
下りのタイミングを微細に規定すると共に立上り及び立
下りのタイミングを分解能よく制御できることが要求さ
れる。
試験素子に与える論理信号の立上りのタイミング及び立
下りのタイミングを微細に規定すると共に立上り及び立
下りのタイミングを分解能よく制御できることが要求さ
れる。
このようなことから従来より第６図に示すような遅延発
生回路が用いられ、この遅延発生回路で規定した遅延時
間に従って論理信号の立上り及び立下りのタイミングを
規定することが行なわれている。
生回路が用いられ、この遅延発生回路で規定した遅延時
間に従って論理信号の立上り及び立下りのタイミングを
規定することが行なわれている。
図中1A,1B,…1Nは縦続接続されたマルチプレクサ、2A,2
B,…2Nは遅延素子を示す。
B,…2Nは遅延素子を示す。
マルチプレクサ1A,1B,…1Nは入力端子Ａ及びＢと、出力
端子Ｃを有し、入力端子Ａを前段のマルチプレクサの出
力端子Ｃに直接接続して縦続接続すると共に、各入力端
子Ａに与える信号を遅延素子2A,2B,…2Nを通じて入力端
子Ｂに与える。
端子Ｃを有し、入力端子Ａを前段のマルチプレクサの出
力端子Ｃに直接接続して縦続接続すると共に、各入力端
子Ａに与える信号を遅延素子2A,2B,…2Nを通じて入力端
子Ｂに与える。
各マルチプレクサ1A,1B,…1Nの制御端子ＳにＨ論理を与
えると例えば入力端子Ａが出力端子Ｃに接続された状態
となり、Ｌ論理を与えると入力端子Ｂが出力端子Ｃに接
続された状態になる。
えると例えば入力端子Ａが出力端子Ｃに接続された状態
となり、Ｌ論理を与えると入力端子Ｂが出力端子Ｃに接
続された状態になる。
従って制御端子Ｓに与える制御信号SA，SB，…SNを適当
に組合せることによって所望の数の遅延素子2A,2B,…2N
を縦続接続することができ、遅延素子2A,2B,…2Nの各遅
延時間を例えば1,2,4,8,16,…のように重み付けした値
に設定しておくことによって任意の遅延時間を得ること
ができる。
に組合せることによって所望の数の遅延素子2A,2B,…2N
を縦続接続することができ、遅延素子2A,2B,…2Nの各遅
延時間を例えば1,2,4,8,16,…のように重み付けした値
に設定しておくことによって任意の遅延時間を得ること
ができる。
「考案が解決しようとする課題」 論理回路等を試験する装置ではこの種の遅延発生回路に
よってピコ秒単位（10-12秒）の分解能で遅延時間を規
定しなければならない。このため遅延発生回路を製造す
る段階において遅延素子2A〜2Nの各遅延時間を微細に設
定し、目的の精度の範囲に入るように調整することが要
求され、この調整に時間と手間が掛る欠点がある。
よってピコ秒単位（10-12秒）の分解能で遅延時間を規
定しなければならない。このため遅延発生回路を製造す
る段階において遅延素子2A〜2Nの各遅延時間を微細に設
定し、目的の精度の範囲に入るように調整することが要
求され、この調整に時間と手間が掛る欠点がある。
この考案の目的は調整に手間を掛けることなく、設定遅
延時間を発生する遅延発生回路を短時間に完成すること
ができる遅延発生回路を提案するにある。
延時間を発生する遅延発生回路を短時間に完成すること
ができる遅延発生回路を提案するにある。
「課題を解決するための手段」 この考案では重み付けされた遅延量を持つ複数の遅延素
子を選択的に直列接続して所望の遅延時間を得るように
した遅延発生回路において、最小の重み付けされた遅延
量を与える遅延素子を複数用意し、各設定遅延時間につ
いて、上記最小の重み付けされた遅延量を与える遅延素
子と他の重み付けされた遅延量を与える遅延素子との遅
延量の和の遅延誤差が最小となる組合せが記憶された記
憶器が設けられ、設定遅延時間により記憶器が読出さ
れ、その読出された組合せの遅延素子を接続手段により
直列に接続されて設定された遅延時間を得るように構成
したものである。
子を選択的に直列接続して所望の遅延時間を得るように
した遅延発生回路において、最小の重み付けされた遅延
量を与える遅延素子を複数用意し、各設定遅延時間につ
いて、上記最小の重み付けされた遅延量を与える遅延素
子と他の重み付けされた遅延量を与える遅延素子との遅
延量の和の遅延誤差が最小となる組合せが記憶された記
憶器が設けられ、設定遅延時間により記憶器が読出さ
れ、その読出された組合せの遅延素子を接続手段により
直列に接続されて設定された遅延時間を得るように構成
したものである。
この考案の遅延発生回路によれば遅延素子の数を多く用
意し、この複数の遅延素子の中で必要な遅延時間を得る
ための組合せを設定するだけで済むから調整は容易であ
り、短時間に調整作業を終了することができる。
意し、この複数の遅延素子の中で必要な遅延時間を得る
ための組合せを設定するだけで済むから調整は容易であ
り、短時間に調整作業を終了することができる。
またマルチプレクサと遅延素子を一体に集積回路内に形
成することによって遅延素子の数及びマルチプレクサの
数が多くなったとしても製造コストが大幅に上昇するこ
とはない。
成することによって遅延素子の数及びマルチプレクサの
数が多くなったとしても製造コストが大幅に上昇するこ
とはない。
よって安価で遅延時間を発生させることができる遅延発
生回路を得ることができる。
生回路を得ることができる。
「実施例」 第１図にこの考案の一実施例を示す。第１図において1
A,1B,…1Nはマルチプレクサ、2A,2B,…2Nは遅延素子を
示す点は従来の技術で説明したのと同じである。
A,1B,…1Nはマルチプレクサ、2A,2B,…2Nは遅延素子を
示す点は従来の技術で説明したのと同じである。
この考案において、その作用を判り易く説明するために
第１図に示したｎ個の遅延素子が３個の場合、つまり2
A,2B,2Cの遅延素子がそれぞれ選択されて縦続接続され
る構成とした場合について述べることにする。
第１図に示したｎ個の遅延素子が３個の場合、つまり2
A,2B,2Cの遅延素子がそれぞれ選択されて縦続接続され
る構成とした場合について述べることにする。
遅延素子2A,2B,2Cはそれぞれ重み付けされた遅延量1T,2
T,4Tを有するものとする。そして遅延素子2B,2Cにはそ
れぞれ設計値に対し（＋0.3PS），（−0.5PS）の誤差を
持ち、遅延素子2Aは例えば設計値に対して５個の遅延素
子2A1，2A2，2A3，2A4，2A5が形成され、これら各遅延
素子は同一設計値に対しバラツキを持つのが普通であ
る。従って例えば設計値（10PS）に対し遅延素子2A1，2
A2，2A3，2A4，2A5にはそれぞれ、−0.7PS,−0.3PS,−
0.1PS,＋0.3PS,＋0.4PSのバラツキの誤差を有している
とすると、この考案ではこの最小遅延時間を与える遅延
素子2A1〜2A5他の重み付けられた遅延量を与える素子2
B,2Cとの遅延量の和の調整誤差が最小となる組合せを予
め選定することができる。つまり設定遅延時間1T,2T,3
T,…7Tの７つを設定した場合には上記遅延素子の組合せ
はそれぞれ（2A3），（2B），（2A2,2B），（2C），（2
A5,2C），（2B,2C），（2A4,2B,2C）の７種類とするこ
とにより、設定遅延時間に最も近く誤差がそれぞれ（−
0.1），（＋0.3），（±０），（−0.5），（−0.1），
（−0.2），（−0.1）となり、つまり誤差が最小となる
組合せを選定することができ、その組合せをメモリ３に
記憶させる。メモリ３はROMを用いることができ、遅延
素子の組合せが決まった段階でROMにその組合せに係る
データを書込む。
T,4Tを有するものとする。そして遅延素子2B,2Cにはそ
れぞれ設計値に対し（＋0.3PS），（−0.5PS）の誤差を
持ち、遅延素子2Aは例えば設計値に対して５個の遅延素
子2A1，2A2，2A3，2A4，2A5が形成され、これら各遅延
素子は同一設計値に対しバラツキを持つのが普通であ
る。従って例えば設計値（10PS）に対し遅延素子2A1，2
A2，2A3，2A4，2A5にはそれぞれ、−0.7PS,−0.3PS,−
0.1PS,＋0.3PS,＋0.4PSのバラツキの誤差を有している
とすると、この考案ではこの最小遅延時間を与える遅延
素子2A1〜2A5他の重み付けられた遅延量を与える素子2
B,2Cとの遅延量の和の調整誤差が最小となる組合せを予
め選定することができる。つまり設定遅延時間1T,2T,3
T,…7Tの７つを設定した場合には上記遅延素子の組合せ
はそれぞれ（2A3），（2B），（2A2,2B），（2C），（2
A5,2C），（2B,2C），（2A4,2B,2C）の７種類とするこ
とにより、設定遅延時間に最も近く誤差がそれぞれ（−
0.1），（＋0.3），（±０），（−0.5），（−0.1），
（−0.2），（−0.1）となり、つまり誤差が最小となる
組合せを選定することができ、その組合せをメモリ３に
記憶させる。メモリ３はROMを用いることができ、遅延
素子の組合せが決まった段階でROMにその組合せに係る
データを書込む。
複数用意する遅延素子は最少遅延時間を与える遅延素子
に限らず他の遅延時間を与える遅延素子も複数用意する
ことによって必要とする遅延時間に最も近い値を選択す
る自由度が増し、より精度の高い遅延時間を設定するこ
とができる。
に限らず他の遅延時間を与える遅延素子も複数用意する
ことによって必要とする遅延時間に最も近い値を選択す
る自由度が増し、より精度の高い遅延時間を設定するこ
とができる。
「考案の効果」 上述したようにこの出願の第１考案によれば複数の遅延
素子を選択して必要な遅延時間を得る形式の遅延発生回
路において、最小の重み付けされた遅延量を与える遅延
素子を複数設け、これらの遅延素子の遅延時間のバラツ
キを利用して必要とする遅延時間に最も近い組合せを選
択し、遅延素子を使用する構造としたから必要な遅延時
間に近い遅延時間を容易に得ることができ、精度の高い
遅延時間を発生させることができる。
素子を選択して必要な遅延時間を得る形式の遅延発生回
路において、最小の重み付けされた遅延量を与える遅延
素子を複数設け、これらの遅延素子の遅延時間のバラツ
キを利用して必要とする遅延時間に最も近い組合せを選
択し、遅延素子を使用する構造としたから必要な遅延時
間に近い遅延時間を容易に得ることができ、精度の高い
遅延時間を発生させることができる。
また複数の遅延素子の中で設定遅延時間に対する遅延時
間を得るための組合せを設定するだけで済むから調整は
容易であり、短時間に調整作業を終了できる。更にマル
チプレクサと遅延素子を一体に集積回路内に形成できる
ので安価に作ることができる。
間を得るための組合せを設定するだけで済むから調整は
容易であり、短時間に調整作業を終了できる。更にマル
チプレクサと遅延素子を一体に集積回路内に形成できる
ので安価に作ることができる。
第１図はこの出願考案の実施例を示す接続図、第２図は
従来の技術を説明するための接続図である。 1A〜1N:マルチプレクサ、2A〜2N:遅延素子、3:メモリ。
従来の技術を説明するための接続図である。 1A〜1N:マルチプレクサ、2A〜2N:遅延素子、3:メモリ。
Claims (1)
- 【請求項１】重み付けされた遅延量を持つ複数の遅延素
子を選択的に直列接続し、所望の遅延時間を得るように
構成される遅延発生回路において、 最小の重み付けされた遅延量を与える遅延素子が複数設
けられ、 各設定遅延時間について、上記最小の重み付けされた遅
延量を与える遅延素子と、他の重み付けされた遅延量を
与える遅延素子との遅延量の和の遅延誤差が最小となる
組合せが記憶された記憶器が設けられ、 設定遅延時間により上記記憶器が読出され、その読出さ
れた組合せの遅延素子を直列に接続させる手段を備える
遅延発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989056300U JPH0728735Y2 (ja) | 1989-05-15 | 1989-05-15 | 遅延発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989056300U JPH0728735Y2 (ja) | 1989-05-15 | 1989-05-15 | 遅延発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02145816U JPH02145816U (ja) | 1990-12-11 |
| JPH0728735Y2 true JPH0728735Y2 (ja) | 1995-06-28 |
Family
ID=31579999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989056300U Expired - Lifetime JPH0728735Y2 (ja) | 1989-05-15 | 1989-05-15 | 遅延発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728735Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2689339B1 (fr) * | 1992-03-24 | 1996-12-13 | Bull Sa | Procede et dispositif de reglage de retard a plusieurs gammes. |
| US20080290924A1 (en) * | 2007-05-21 | 2008-11-27 | Qualcomm Incorporated | Method and apparatus for programmable delay having fine delay resolution |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
| JPS595736A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | タイミング作成回路 |
| JPS6356826B2 (ja) * | 1982-09-14 | 1988-11-09 | Trinity Ind Corp |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6356826U (ja) * | 1986-09-30 | 1988-04-15 |
-
1989
- 1989-05-15 JP JP1989056300U patent/JPH0728735Y2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
| JPS595736A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | タイミング作成回路 |
| JPS6356826B2 (ja) * | 1982-09-14 | 1988-11-09 | Trinity Ind Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02145816U (ja) | 1990-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |