JPH0619219Y2 - プログラマブルディレ−回路 - Google Patents
プログラマブルディレ−回路Info
- Publication number
- JPH0619219Y2 JPH0619219Y2 JP1987113031U JP11303187U JPH0619219Y2 JP H0619219 Y2 JPH0619219 Y2 JP H0619219Y2 JP 1987113031 U JP1987113031 U JP 1987113031U JP 11303187 U JP11303187 U JP 11303187U JP H0619219 Y2 JPH0619219 Y2 JP H0619219Y2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- signal
- variable delay
- input signal
- tap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Pulse Circuits (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、遅延量の精度の向上を図ったプログラマブル
ディレー回路に関するものである。
ディレー回路に関するものである。
ＬＳＩテストシステム等、デジタル技術を用いた機器に
おいては高速ロジック信号を所望の時間だけ遅延させた
新たな信号を得て、これを用いて機器の制御を行う場合
がある。このような場合に用いられるのがプログラマブ
ルディレー回路である。
おいては高速ロジック信号を所望の時間だけ遅延させた
新たな信号を得て、これを用いて機器の制御を行う場合
がある。このような場合に用いられるのがプログラマブ
ルディレー回路である。
高速ロジック信号を任意時間遅延させる場合、伝送路や
遅延素子が周波数特性を持っているため、対象となる信
号の周波数変化にともない遅延時間が変化する。また、
遅延素子自身の誤差も存在する。
遅延素子が周波数特性を持っているため、対象となる信
号の周波数変化にともない遅延時間が変化する。また、
遅延素子自身の誤差も存在する。
このため、正確な遅延量を得ることができなかった。第
３図は従来のプログラマブルディレー回路を示す図であ
る。同図において、１と２は可変遅延素子である。この
可変遅延素子１，２は例えば第４図のような構成をして
いる。即ち、各タップ間にインダクタンスが設けられた
遅延線と、各タップにおける信号を選択して取出すこと
ができる制御回路Ｍとで構成される。遅延線は、インダ
クタンスが多数個直列に配列された構成をしているの
で、入力信号Ｓ１の遅延量は通過するインダクタンスの
個数に比例する。したがって、制御回路Ｍにより任意の
タップから所望の遅延量を有する信号を得ることができ
る。
３図は従来のプログラマブルディレー回路を示す図であ
る。同図において、１と２は可変遅延素子である。この
可変遅延素子１，２は例えば第４図のような構成をして
いる。即ち、各タップ間にインダクタンスが設けられた
遅延線と、各タップにおける信号を選択して取出すこと
ができる制御回路Ｍとで構成される。遅延線は、インダ
クタンスが多数個直列に配列された構成をしているの
で、入力信号Ｓ１の遅延量は通過するインダクタンスの
個数に比例する。したがって、制御回路Ｍにより任意の
タップから所望の遅延量を有する信号を得ることができ
る。
第３図で可変遅延素子１は例えば６ビット（63ステッ
プ）の設定信号ＳＡ（可変遅延素子を構成する制御回路
Ｍに加えられどのタップの信号を取出すか指示する信号
である）により制御され、１ＬＳＢが500psの設定分解
能（以下分解能と記す）を持つものとする。可変遅延素
子２も同様に例えば６ビット（63ステップ）の設定信号
ＳＢにより制御され、１ＬＳＢが50psの分解能を持つも
のとする。即ち、第３図の回路は、分解能500psのもの
と、50psのものを重畳した遅延量を得る回路である。
プ）の設定信号ＳＡ（可変遅延素子を構成する制御回路
Ｍに加えられどのタップの信号を取出すか指示する信号
である）により制御され、１ＬＳＢが500psの設定分解
能（以下分解能と記す）を持つものとする。可変遅延素
子２も同様に例えば６ビット（63ステップ）の設定信号
ＳＢにより制御され、１ＬＳＢが50psの分解能を持つも
のとする。即ち、第３図の回路は、分解能500psのもの
と、50psのものを重畳した遅延量を得る回路である。
ここで可変遅延素子１と２はともに、ステップ精度が±
（１／２）ＬＳＢ，設定精度±５％（フルスパン）であ
るとする（市販されている可変遅延素子の精度と同
じ）。
（１／２）ＬＳＢ，設定精度±５％（フルスパン）であ
るとする（市販されている可変遅延素子の精度と同
じ）。
このような精度の可変遅延素子１，２を組合せた第３図
のプログラマブルディレー回路は、最悪値で、±９．35
nsの遅延誤差を有することになる。
のプログラマブルディレー回路は、最悪値で、±９．35
nsの遅延誤差を有することになる。
一方、ＬＳＩテストシステム等の分野では１nsステップ
の精度で遅延時間を設定したい要望があるため、従来の
プログラマブルディレー回路ではこれに応ずることがで
きなかった。
の精度で遅延時間を設定したい要望があるため、従来の
プログラマブルディレー回路ではこれに応ずることがで
きなかった。
本考案の目的は、簡単な構成で高い設定精度を持つプロ
グラマブルディレー回路を提供することである。
グラマブルディレー回路を提供することである。
本考案は、上記問題点を解決するために 設定時間だけ入力信号を遅延させた新たな信号を出力す
る回路において、 前記入力信号が加えられる端子へ多数個の遅延手段が直
列接続され、或る遅延量置きに前記直列接続の途中へタ
ップが設けられ、遅延時間を定める設定信号に応じて、
任意のタップから遅延された新たな信号を取り出す第１
の可変遅延素子と、 前記第１の可変遅延素子と直列に接続され、前記遅延量
と異なる遅延量置きにタップが設けられた第２の可変遅
延素子と、 ２つの可変遅延素子を実装した状態での入力信号の周波
数と各タップにおける実際の遅延時間を基にして、入力
信号の周波数と各可変遅延素子の設定信号との関係がテ
ーブルとして格納され、入力信号の周波数と遅延させる
時間を指示する信号(Sf,SD)を受けて、２つの可変遅延
素子へ設定信号(SA,SD)を出力するメモリと、 を備えるようにしたものである。
る回路において、 前記入力信号が加えられる端子へ多数個の遅延手段が直
列接続され、或る遅延量置きに前記直列接続の途中へタ
ップが設けられ、遅延時間を定める設定信号に応じて、
任意のタップから遅延された新たな信号を取り出す第１
の可変遅延素子と、 前記第１の可変遅延素子と直列に接続され、前記遅延量
と異なる遅延量置きにタップが設けられた第２の可変遅
延素子と、 ２つの可変遅延素子を実装した状態での入力信号の周波
数と各タップにおける実際の遅延時間を基にして、入力
信号の周波数と各可変遅延素子の設定信号との関係がテ
ーブルとして格納され、入力信号の周波数と遅延させる
時間を指示する信号(Sf,SD)を受けて、２つの可変遅延
素子へ設定信号(SA,SD)を出力するメモリと、 を備えるようにしたものである。
本考案では、各可変遅延素子をプリント板に実装した状
態で、入力信号の周波数をパラメータとして、各可変遅
延素子の各タップと遅延量の関係を測定しておく。そし
て、この測定値を基にして入力信号の周波数と、各可変
遅延素子への設定信号（どのタップを選択するかの信
号）との関係をテーブルとしてメモリへ予め格納してお
く。従って、入力信号の周波数と遅延時間を指示する信
号をこのメモリへ加えることにより、最適なタップが選
択され、高い精度の遅延信号を得ることができる。
態で、入力信号の周波数をパラメータとして、各可変遅
延素子の各タップと遅延量の関係を測定しておく。そし
て、この測定値を基にして入力信号の周波数と、各可変
遅延素子への設定信号（どのタップを選択するかの信
号）との関係をテーブルとしてメモリへ予め格納してお
く。従って、入力信号の周波数と遅延時間を指示する信
号をこのメモリへ加えることにより、最適なタップが選
択され、高い精度の遅延信号を得ることができる。
即ち、本考案の装置においては、入力信号の周波数は、
例えば１ＭHZ〜150ＭHZまで１ＭHZステップ幅で選択で
きるものである。そして、メモリ３には、次のようなテ
ーブルを格納しておく。
例えば１ＭHZ〜150ＭHZまで１ＭHZステップ幅で選択で
きるものである。そして、メモリ３には、次のようなテ
ーブルを格納しておく。
従って、例えば入力信号が２ＭHZであって、これを３ns
遅延させたい場合は、その旨の周波数セット信号Ｓｆと
遅延時間セット信号ＳＤをメモリ３へ加えれば、直ちに
適切なタップを選ぶことができる。
遅延させたい場合は、その旨の周波数セット信号Ｓｆと
遅延時間セット信号ＳＤをメモリ３へ加えれば、直ちに
適切なタップを選ぶことができる。
以下、図面を用いて本考案を詳しく説明する。
第１図は、本考案に係るプログラマブルディレー回路の
一実施例を示した図、第２図は第１図回路の設定信号Ｓ
Ａ，ＳＢと遅延時間との関係を説明するための図であ
る。第１図において、１と２は可変遅延素子であり、第
３図，第４図で説明した可変遅延素子と全く同様なもの
である。即ち、公知（市販されている）の可変遅延素子
を使用することができる。なお、この第１図でも可変遅
延素子１の分解能と可変遅延素子２の分解能は異なるも
のとする。そして、この２つの可変遅延素子１，２はそ
れぞれ設定信号ＳＡ，ＳＢにより、どのタップから出力
信号を取出されるか制御される。即ち、設定信号ＳＡ，
ＳＢにより遅延量が制御される。３はメモリであり、本
考案で特徴として備える素子である。本考案では、可変
遅延素子１，２をプリント板に実装した状態で、入力信
号Ｓ１の周波数をパラメータとして、可変遅延素子１，
２の各タップと遅延量の関係を測定しておく。そして、
この測定値を基にして入力信号Ｓ１の周波数と、可変遅
延素子１，２への設定信号（どのタップを選択するかの
信号）との関係をテーブルとしてメモリ３へ予め格納し
ておく。
一実施例を示した図、第２図は第１図回路の設定信号Ｓ
Ａ，ＳＢと遅延時間との関係を説明するための図であ
る。第１図において、１と２は可変遅延素子であり、第
３図，第４図で説明した可変遅延素子と全く同様なもの
である。即ち、公知（市販されている）の可変遅延素子
を使用することができる。なお、この第１図でも可変遅
延素子１の分解能と可変遅延素子２の分解能は異なるも
のとする。そして、この２つの可変遅延素子１，２はそ
れぞれ設定信号ＳＡ，ＳＢにより、どのタップから出力
信号を取出されるか制御される。即ち、設定信号ＳＡ，
ＳＢにより遅延量が制御される。３はメモリであり、本
考案で特徴として備える素子である。本考案では、可変
遅延素子１，２をプリント板に実装した状態で、入力信
号Ｓ１の周波数をパラメータとして、可変遅延素子１，
２の各タップと遅延量の関係を測定しておく。そして、
この測定値を基にして入力信号Ｓ１の周波数と、可変遅
延素子１，２への設定信号（どのタップを選択するかの
信号）との関係をテーブルとしてメモリ３へ予め格納し
ておく。
即ち、入力端子p1に加えられた入力信号Ｓ１に対する、
出力端子p2から取出される出力信号Ｓ０の遅延時間は、
２つの可変遅延素子１，２とこの可変遅延素子をプリン
ト板に実装したパターン状態（伝送系）により決定さ
れ、しかも周波数特性を持っている。そこで、入力信号
Ｓ１の周波数をパラメータとして、可変遅延素子１，２
の各タップと遅延量の関係を測定しておけば、入力信号
の周波数が例えばｆ１の時、遅延量δ１の信号を得たい
場合は、可変遅延素子１，２のどのタップから出力信号
を取出せばよいか簡単に求めることができる。
出力端子p2から取出される出力信号Ｓ０の遅延時間は、
２つの可変遅延素子１，２とこの可変遅延素子をプリン
ト板に実装したパターン状態（伝送系）により決定さ
れ、しかも周波数特性を持っている。そこで、入力信号
Ｓ１の周波数をパラメータとして、可変遅延素子１，２
の各タップと遅延量の関係を測定しておけば、入力信号
の周波数が例えばｆ１の時、遅延量δ１の信号を得たい
場合は、可変遅延素子１，２のどのタップから出力信号
を取出せばよいか簡単に求めることができる。
このようにして入力信号Ｓ１の周波数と、可変遅延素子
１，２への設定信号との関係をテーブル化してメモリ３
へ予め格納とておく。即ち、可変遅延素子や伝送系固有
の誤差を補正した設定データがメモリに格納される。そ
してこのメモリ３へ入力信号Ｓ１の周波数を示す信号Ｓ
ｆと、遅延時間を示す信号ＳＤを加えれば、メモリ３は
格納してあるテーブルから、各可変遅延素子１，２へ設
定信号ＳＡ，ＳＢを出力し、所望の遅延量を持つ信号Ｓ
Ｏを端子p2から得ることができる。
１，２への設定信号との関係をテーブル化してメモリ３
へ予め格納とておく。即ち、可変遅延素子や伝送系固有
の誤差を補正した設定データがメモリに格納される。そ
してこのメモリ３へ入力信号Ｓ１の周波数を示す信号Ｓ
ｆと、遅延時間を示す信号ＳＤを加えれば、メモリ３は
格納してあるテーブルから、各可変遅延素子１，２へ設
定信号ＳＡ，ＳＢを出力し、所望の遅延量を持つ信号Ｓ
Ｏを端子p2から得ることができる。
第２図において、大きなステップの階段状波形10（２点
鎖線）は、入力信号Ｓ１の或る周波数における可変遅延
素子１へ加えられる設定信号ＳＡ（タップ位置と見るこ
ともできる）と遅延量の関係を示す測定データであり、
小さなステップの階段状波形20（実線）は、同じ周波数
における可変遅延素子２へ加えられる設定信号ＳＢと遅
延量の関係を示す測定データである。なお、各可変遅延
素子のタップ間にはインダクタンスが設けられているの
で、タップ位置が移動することに遅延量は階段状に変化
するのである。
鎖線）は、入力信号Ｓ１の或る周波数における可変遅延
素子１へ加えられる設定信号ＳＡ（タップ位置と見るこ
ともできる）と遅延量の関係を示す測定データであり、
小さなステップの階段状波形20（実線）は、同じ周波数
における可変遅延素子２へ加えられる設定信号ＳＢと遅
延量の関係を示す測定データである。なお、各可変遅延
素子のタップ間にはインダクタンスが設けられているの
で、タップ位置が移動することに遅延量は階段状に変化
するのである。
即ち、可変遅延素子１において、設定信号ＳＡによりタ
ップ（ｎ）が選択されると、このタップから遅延量Ｄ１
が得られる。そして、可変遅延素子２において、設定信
号ＳＢによりタップ（７）が選択されると、このタップ
から遅延量Ｄ２が得られる。従って、設定信号ＳＡとＳ
Ｂにより、タップ（ｎ）と（７）が選択されたとすれ
ば、 （Ｄ１＋Ｄ２）の遅延量が得られる。しかも、この遅延
量は予め測定されたものであるため、各可変遅延素子
１，２がもともと有する設定精度±５％の誤差、及び実
装により新たに発生する遅延誤差を含まないものであ
る。しかも、大きな遅延ステップである可変遅延素子１
の遅延量Ｄ１は、小さな遅延ステップである可変遅延素
子２の遅延量Ｄ２と同じ精度で測定されているので、第
１図の回路で得られる遅延量（Ｄ１＋Ｄ２）の精度は、
可変遅延素子２の精度で決定される。
ップ（ｎ）が選択されると、このタップから遅延量Ｄ１
が得られる。そして、可変遅延素子２において、設定信
号ＳＢによりタップ（７）が選択されると、このタップ
から遅延量Ｄ２が得られる。従って、設定信号ＳＡとＳ
Ｂにより、タップ（ｎ）と（７）が選択されたとすれ
ば、 （Ｄ１＋Ｄ２）の遅延量が得られる。しかも、この遅延
量は予め測定されたものであるため、各可変遅延素子
１，２がもともと有する設定精度±５％の誤差、及び実
装により新たに発生する遅延誤差を含まないものであ
る。しかも、大きな遅延ステップである可変遅延素子１
の遅延量Ｄ１は、小さな遅延ステップである可変遅延素
子２の遅延量Ｄ２と同じ精度で測定されているので、第
１図の回路で得られる遅延量（Ｄ１＋Ｄ２）の精度は、
可変遅延素子２の精度で決定される。
従って、本考案における設定誤差δは、可変遅延素子２
に関して δ＝１ＬＳＢ＋（１／２）ＬＳＢ であるから、可変遅延素子２が第３図，第４図で説明し
たものと同じ定数のものであるとすれば、 δ＝50＋25＝75ps となる。即ち±37,5psの設定精度が得られる。このよう
に、従来の誤差である±９，35nsと比較して格段に精度
が改善されている。
に関して δ＝１ＬＳＢ＋（１／２）ＬＳＢ であるから、可変遅延素子２が第３図，第４図で説明し
たものと同じ定数のものであるとすれば、 δ＝50＋25＝75ps となる。即ち±37,5psの設定精度が得られる。このよう
に、従来の誤差である±９，35nsと比較して格段に精度
が改善されている。
以上述べたように本考案によれば、メモリ１個を加える
だけの簡単な構成により、入力信号の各周波数に対して
遅延時間を高精度で得ることができる。しかも、メモリ
には上述したテーブルが格納されており、周波数セット
信号Ｓｆと遅延時間セット信号ＳＤが加えられると直ち
に設定信号ＳＡ，ＳＢを出力することができるので各周
波数に対する各遅延時間を短時間に実現できる。
だけの簡単な構成により、入力信号の各周波数に対して
遅延時間を高精度で得ることができる。しかも、メモリ
には上述したテーブルが格納されており、周波数セット
信号Ｓｆと遅延時間セット信号ＳＤが加えられると直ち
に設定信号ＳＡ，ＳＢを出力することができるので各周
波数に対する各遅延時間を短時間に実現できる。
第１図は本考案に係るプログラマブルディレー回路の一
実施例を示した図、第２図は第１図回路の設定信号
ＳＡ，ＳＢと遅延時間との関係を説明するための図、第
３図は従来のプログラマブルディレー回路の構成例を示
した図、第４図は可変遅延素子の構成例を示した図であ
る。 １，２…可変遅延素子、３…メモリ。
実施例を示した図、第２図は第１図回路の設定信号
ＳＡ，ＳＢと遅延時間との関係を説明するための図、第
３図は従来のプログラマブルディレー回路の構成例を示
した図、第４図は可変遅延素子の構成例を示した図であ
る。 １，２…可変遅延素子、３…メモリ。
Claims (1)
- 【請求項１】設定時間だけ入力信号を遅延させた新たな
信号を出力する回路において、 前記入力信号が加えられる端子へ多数個の遅延手段が直
列接続され、或る遅延量置きに前記直列接続の途中へタ
ップが設けられ、遅延時間を定める設定信号に応じて、
任意のタップから遅延された新たな信号を取り出す第１
の可変遅延素子と、 前記第１の可変遅延素子と直列に接続され、前記遅延量
と異なる遅延量置きにタップが設けられた第２の可変遅
延素子と、 ２つの可変遅延素子を実装した状態での入力信号の周波
数と各タップにおける実際の遅延時間を基にして、入力
信号の周波数と各可変遅延素子の設定信号との関係がテ
ーブルとして格納され、入力信号の周波数と遅延させる
時間を指示する信号(Sf,SD)を受けて、２つの可変遅延
素子へ設定信号(SA,SD)を出力するメモリと、 を備えたプログラマブルディレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987113031U JPH0619219Y2 (ja) | 1987-07-23 | 1987-07-23 | プログラマブルディレ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987113031U JPH0619219Y2 (ja) | 1987-07-23 | 1987-07-23 | プログラマブルディレ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6418836U JPS6418836U (ja) | 1989-01-30 |
| JPH0619219Y2 true JPH0619219Y2 (ja) | 1994-05-18 |
Family
ID=31352510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987113031U Expired - Lifetime JPH0619219Y2 (ja) | 1987-07-23 | 1987-07-23 | プログラマブルディレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619219Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
| JPS58218230A (ja) * | 1982-06-11 | 1983-12-19 | Fujitsu Ltd | 遅延時間選定回路 |
-
1987
- 1987-07-23 JP JP1987113031U patent/JPH0619219Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
| JPS58218230A (ja) * | 1982-06-11 | 1983-12-19 | Fujitsu Ltd | 遅延時間選定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6418836U (ja) | 1989-01-30 |
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