JPS6418836U - - Google Patents
Info
- Publication number
- JPS6418836U JPS6418836U JP1987113031U JP11303187U JPS6418836U JP S6418836 U JPS6418836 U JP S6418836U JP 1987113031 U JP1987113031 U JP 1987113031U JP 11303187 U JP11303187 U JP 11303187U JP S6418836 U JPS6418836 U JP S6418836U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay element
- frequency
- variable delay
- setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Pulse Circuits (AREA)
Description
第１図は本考案に係るプログラマブルデイレー
回路の一実施例を示した図、第２図は第１図回路
の設定信号ＳＡ，ＳＢと遅延時間との関係を説明
するための図、第３図は従来のプログラマブルデ
イレー回路の構成例を示した図、第４図は可変遅
延素子の構成例を示した図である。 １，２…可変遅延素子、３…メモリ。
回路の一実施例を示した図、第２図は第１図回路
の設定信号ＳＡ，ＳＢと遅延時間との関係を説明
するための図、第３図は従来のプログラマブルデ
イレー回路の構成例を示した図、第４図は可変遅
延素子の構成例を示した図である。 １，２…可変遅延素子、３…メモリ。
Claims (1)
- 【実用新案登録請求の範囲】 設定信号を導入し、この設定信号にしたがい遅
延された信号を各タツプから出力する可変遅延素
子であつて、設定分解能が異なる複数個の可変遅
延素子と、 各可変遅延素子を実装した状態での入力信号の
周波数と各タツプにおける遅延量を基にして予め
入力信号の周波数と各可変遅延素子の設定信号と
の関係がテーブルとして格納され、入力信号の周
波数と遅延時間を指示する信号Ｓｆ，ＳＤを受け
て、各可変遅延素子へ設定信号を出力するメモリ
と、 を備えたプログラマブルデイレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987113031U JPH0619219Y2 (ja) | 1987-07-23 | 1987-07-23 | プログラマブルディレ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987113031U JPH0619219Y2 (ja) | 1987-07-23 | 1987-07-23 | プログラマブルディレ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6418836U true JPS6418836U (ja) | 1989-01-30 |
| JPH0619219Y2 JPH0619219Y2 (ja) | 1994-05-18 |
Family
ID=31352510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987113031U Expired - Lifetime JPH0619219Y2 (ja) | 1987-07-23 | 1987-07-23 | プログラマブルディレ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619219Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
| JPS58218230A (ja) * | 1982-06-11 | 1983-12-19 | Fujitsu Ltd | 遅延時間選定回路 |
-
1987
- 1987-07-23 JP JP1987113031U patent/JPH0619219Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
| JPS58218230A (ja) * | 1982-06-11 | 1983-12-19 | Fujitsu Ltd | 遅延時間選定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0619219Y2 (ja) | 1994-05-18 |