JPH0412715U - - Google Patents

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JPH0412715U
JPH0412715U JP1990052748U JP5274890U JPH0412715U JP H0412715 U JPH0412715 U JP H0412715U JP 1990052748 U JP1990052748 U JP 1990052748U JP 5274890 U JP5274890 U JP 5274890U JP H0412715 U JPH0412715 U JP H0412715U
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JP
Japan
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register
rise
pulse signal
circuit
delay
Prior art date
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JP1990052748U
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【図面の簡単な説明】
第1図は本考案の可変デイレイ回路の回路図、
第2図は本考案を説明するタイムチヤート、第3
図は従来の可変デイレイ回路の回路図、第4図は
従来例を説明するタイムチヤートである。 10……プログラマブルデイレイライン、11
……第1のレジスタ、12……第2のレジスタ、
13……マルチプレクサ。

Claims (1)

  1. 【実用新案登録請求の範囲】 プログラマブルデイレイラインに入力されるパ
    ルス信号の立ち上がり/立ち下がりを設定された
    時間遅延する可変デイレイ回路であつて、 前記パルス信号の立ち上がりの遅延時間が設定
    された第1のレジスタと、 前記パルス信号の立ち下りの遅延時間が設定さ
    れた第2のレジスタと、 前記プログラマブルデイレイラインからの出力
    がローレベルの場合には第1のレジスタを選択し
    、出力がハイレベルの場合には第2のレジスタを
    選択して、前記プログラマブルデイレイラインに
    立ち上がり/立ち下がりの遅延時間を出力するマ
    ルチプレクサと、 を有することを特徴とした可変デイレイ回路。
JP1990052748U 1990-05-21 1990-05-21 Pending JPH0412715U (ja)

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JP1990052748U JPH0412715U (ja) 1990-05-21 1990-05-21

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JPH0412715U true JPH0412715U (ja) 1992-01-31

Family

ID=31573320

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JP1990052748U Pending JPH0412715U (ja) 1990-05-21 1990-05-21

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