JPS6168530U - - Google Patents
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- Publication number
- JPS6168530U JPS6168530U JP1984152864U JP15286484U JPS6168530U JP S6168530 U JPS6168530 U JP S6168530U JP 1984152864 U JP1984152864 U JP 1984152864U JP 15286484 U JP15286484 U JP 15286484U JP S6168530 U JPS6168530 U JP S6168530U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- input
- designating
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
Description
第１図は本考案の遅延時間調整装置の一実施例
を示す図、第２図は本考案の具体例を示す回路図
である。 １…遅延素子群、１１〜１ｎ…遅延素子、２…
データセレクタ、３…スイツチ素子群、Ｓ１…入
力信号、Ｓ２…遅延信号。
を示す図、第２図は本考案の具体例を示す回路図
である。 １…遅延素子群、１１〜１ｎ…遅延素子、２…
データセレクタ、３…スイツチ素子群、Ｓ１…入
力信号、Ｓ２…遅延信号。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 入力端子から入力される入力信号に対して
複数の異なる遅延時間を与えて出力する遅延手段
と、 該遅延手段から出力される遅延時間の異なる複
数の出力信号および前記入力信号のうちから１つ
の信号を選択して出力端子に出力する選択手段と
、 該選択手段に選択すべき信号を指定する指定手
段とを備えたことを特徴とする遅延時間調整装置
。 (2) 指定手段はスイツチ素子群から構成された
ことを特徴とする実用新案登録請求の範囲第１項
記載の遅延時間調整装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984152864U JPS6168530U (ja) | 1984-10-09 | 1984-10-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1984152864U JPS6168530U (ja) | 1984-10-09 | 1984-10-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6168530U true JPS6168530U (ja) | 1986-05-10 |
Family
ID=30710910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1984152864U Pending JPS6168530U (ja) | 1984-10-09 | 1984-10-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6168530U (ja) |
-
1984
- 1984-10-09 JP JP1984152864U patent/JPS6168530U/ja active Pending
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