JPS645532U - - Google Patents

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JPS645532U
JPS645532U JP1987099860U JP9986087U JPS645532U JP S645532 U JPS645532 U JP S645532U JP 1987099860 U JP1987099860 U JP 1987099860U JP 9986087 U JP9986087 U JP 9986087U JP S645532 U JPS645532 U JP S645532U
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pulse
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【図面の簡単な説明】
第1図は考案に係るプログラマブル・デイレー
回路の構成例を示す図、第2図は第1図各部の信
号のタイムチヤート、第3図は本考案に係るプロ
グラマブル・デイレー回路の別の構成例を示す図
、第4図はコンパレータの動作を説明するための
図、第5図は従来のプログラマブル・デイレー回
路の構成例を示す図である。 1a…可変遅延線、1b…選択回路、2,3…
固定遅延線、4,5…論理和ゲート、6,7,8
…論理積ゲート。

Claims (1)

  1. 【実用新案登録請求の範囲】 パルス幅△Tの入力信号を導入し分解能τの整
    数倍nで遅延させる可変遅延手段1a,1bと、 導入した前記入力信号が周期tで巡回するよ
    うに発振する第1の発振手段と、 前記可変遅延手段1a,1bで遅延され信号を
    導入し、この遅延された信号が周期t−τで巡
    回するように発振する第2の発振手段と、 第1の発振手段と第2の発振手段の出力信号パ
    ルスを導入し、この2つの信号の位相が一致した
    時にパルス信号を出力するゲート手段8と、 を備えたことを特徴とするプログラマブル・デイ
    レー回路。
JP1987099860U 1987-06-29 1987-06-29 Expired JPH0441629Y2 (ja)

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JPS645532U true JPS645532U (ja) 1989-01-12
JPH0441629Y2 JPH0441629Y2 (ja) 1992-09-30

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Publication number Priority date Publication date Assignee Title
JP4825252B2 (ja) * 2008-10-03 2011-11-30 日本電信電話株式会社 データ伝送方法およびそれに用いる積算器、遅延検波器

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Publication number Publication date
JPH0441629Y2 (ja) 1992-09-30

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