CN114598302A - 时钟占空比校准装置 - Google Patents

Abstract

一种时钟占空比校准装置，该装置包括：粗调控制模块，控制第一粗调延时模块从0档逐档上调，并在上调过程中根据第一粗调延时模块输入的待校准时钟和输出的第一延时时钟生成第一档位控制信号和第二档位控制信号，控制第一粗调延时模块调节到第一档位控制信号对应的档位；控制第二粗调延时模块调节到第二档位控制信号对应的档位；时钟综合模块，对待校准时钟和第一细调延时模块输出的第三延时时钟进行综合，输出校准时钟；细调控制模块，根据校准时钟和第二细调延时模块输出的第四延时时钟确定校准时钟的占空比是否达到设定要求，如果未达到，则控制第二细调延时模块和第一细调延时模块进行校准。本发明可以提高时钟校准的可靠性和可移植性。

Description

时钟占空比校准装置

技术领域

本发明涉及电子电路技术领域，具体涉及一种时钟占空比校准装置。

背景技术

芯片系统中数字模块的性能与时钟有重要的关系，更高速的时钟通常意味着更快的性能，对于某些特定的数字逻辑可能会同时使用时钟上升沿与下降沿来进一步提升性能，因此一个稳定可靠且占空比接近或达到50％的时钟对数字系统可靠运行是重要保障。

在现有技术中，大都采用数字模拟电路混合设计的方式实现时钟占空比的调整，而大部分的模拟电路不仅不利于方案移植，而且可靠性差、实现成本较高。

发明内容

本发明实施例提供一种时钟占空比校准装置，以提高时钟校准的可靠性及可移植性，并降低设计成本。

为此，本发明实施例提供如下技术方案：

一种时钟占空比校准装置，所述装置包括：第一粗调延时模块、第二粗调延时模块、第一细调延时模块、第二细调延时模块、粗调控制模块、细调控制模块、以及时钟综合模块；

所述第一粗调延时模块，用于根据粗调档位对待校准时钟CLKI进行延时，输出第一延时时钟CLKD1；

所述第一细调延时模块，用于根据细调档位对所述第一延时时钟CLKD1进行延时，输出第三延时时钟CLKD3；

所述时钟综合模块，用于对所述待校准时钟CLKI和所述第三延时时钟CLKD3进行综合，输出校准时钟CLKTO；

所述第二粗调延时模块，用于根据粗调档位对所述校准时钟CLKTO进行延时，输出第二延时时钟CLKD2；

所述第二细调延时模块，用于根据细调档位对所述第二延时时钟CLKD2进行延时，输出第四延时时钟CLKD4；

所述粗调控制模块，用于控制所述第一粗调延时模块从0档开始逐档上调，并在上调过程中根据所述待校准时钟CLKI和所述第一延时时钟CLKD1生成第一档位控制信号和第二档位控制信号；控制所述第一粗调延时模块调节到所述第一档位控制信号对应的档位；控制所述第二粗调延时模块调节到所述第二档位控制信号对应的档位；

所述细调控制模块，用于根据所述校准时钟CLKTO和所述第四延时时钟CLKD4确定所述校准时钟CLKTO的占空比是否达到设定要求，如果未达到，则控制所述第二细调延时模块和所述第一细调延时模块进行校准。

可选地，所述粗调控制模块包括：粗调档位控制单元、第一与门、第一高电平检测单元、或非门、第二高电平检测单元、计算控制单元；

所述粗调档位控制单元，用于控制所述第一粗调延时模块从0档开始逐档上调；

所述第一与门和所述或非门分别各自输入所述待校准时钟CLKI和所述第一延时时钟CLKD1；

所述第一高电平检测单元对所述第一与门的输出进行检测，并输出第一检测结果；所述第二高电平检测单元对所述或非门的输出进行检测，并输出第二检测结果；

所述计算控制单元，用于根据所述第一检测结果和所述第二检测结果生成并输出所述第一档位控制信号和所述第二档位控制信号；

所述粗调档位控制单元，还用于控制所述第一粗调延时模块调整到所述第一档位控制信号指示的档位，控制所述第二粗调延时模块调整到所述第二档位控制信号指示的档位。

可选地，所述计算控制单元，用于根据所述第一检测结果和所述第二检测结果确定并记录第一档位LPT和第二档位HPT，根据所述第一档位LPT和所述第二档位HPT生成所述第一档位控制信号和所述第二档位控制信号。

可选地，所述计算控制单元在所述第一检测结果先由高到低的情况下，将此时的粗调档位记为所述第二档位HPT，将所述第一检测结果由低到高时的粗调档位记为所述第一档位LPT；在所述第二检测结果先由高到低的情况下，将此时的粗调档位记为第一档位LPT，将所述第二检测结果由低到高时的粗调档位记为第二档位HPT；计算(HPT+LPT)/2-1的整数部分DZ2并将其作为所述第二档位控制信号；计算(|HPT-LPT|-1)/2的整数部分DZ1并将其作为所述第一档位控制信号。

可选地，所述计算控制单元，还用于根据所述第一档位LPT和所述第二档位HPT生成逻辑信号；所述时钟综合模块，用于根据所述逻辑信号对所述待校准时钟CLKI和所述第三延时时钟CLKD3进行综合，输出校准时钟CLKTO。

可选地，所述计算控制单元在所述第二档位HPT大于所述第一档位LPT时，输出逻辑信号CMP＝0、EQU＝0，在所述第二档位HPT小于所述第一档位LPT时，输出逻辑信号CMP＝1、EQU＝0，在所述第二档位HPT等于所述第一档位LPT时，输出逻辑信号CMP＝1、EQU＝1。

可选地，所述时钟综合模块包括：或门、第二与门、第一选择单元、第二选择单元；

所述第二与门和所述或门分别各自输入所述待校准时钟CLKI和所述第三延时时钟CLKD3；

所述第一选择单元根据所述逻辑信号CMP对所述第二与门的输出信号和所述或门的输出信号进行选择；

所述第二选择单元根据所述逻辑信号EQU对所述第一选择单元的输出信号和待校准时钟CLKI进行选择，输出所述校准时钟CLKTO。

可选地，所述细调控制模块包括：依次信号连接的异或门、低电平检测单元、细调档位控制单元；

所述异或门输入所述校准时钟CLKTO和所述第四延时时钟CLKD4；

所述低电平检测单元，用于检测所述异或门的输出信号中的低电平，并将检测结果传送给所述细调档位控制单元；

所述细调档位控制单元，用于根据所述检测结果判断在两个以上时钟周期内是否有低电平产生，如果没有，则控制所述第二细调延时模块和所述第一细调延时模块进行档位调节。

可选地，所述细调档位控制单元，具体用于控制所述第二细调延时模块的档位从0档开始逐档上调，直至根据所述检测结果判断在两个以上时钟周期内有低电平产生；如果所述第二细调延时模块的档位达到最高档位后仍没有低电平产生，则控制所述第一细调延时模块上调一个档位，并控制所述第二细调延时模块的档位从0档开始逐档上调，直至根据所述检测结果判断在两个以上时钟周期内有低电平产生。

可选地，所述第一粗调延时模块和所述第二粗调延时模块的结构相同，并且每档的延时为1～4ns；所述第一细调延时模块和所述第二细调延时模块的结构相同，并且每档的延时为0.5～1ns。

本发明实施例提供的时钟占空比校准装置，分别设置粗调延时模块和细调延时模块依次对待校准时钟CLKI进行延时，输出第三延时时钟CLKD3，由时钟综合模块对待校准时钟CLKI和第三延时时钟CLKD3进行综合，输出校准时钟CLKTO。在校准过程中，由粗调控制模块控制第一粗调延时模块从0档逐档上调，并在上调过程中根据第一粗调延时模块输入的待校准时钟CLKI和输出的第一延时时钟CLKD1生成第一档位控制信号和第二档位控制信号，分别向第一粗调延时模块和第二粗调延时模块输出第一档位控制信号和第二档位控制信号；细调控制模块根据校准时钟CLKTO和第二细调延时模块输出的第四延时时钟CLKD4确定校准时钟的占空比是否达到设定要求，如果未达到，则控制第二细调延时模块和第一细调延时模块进行校准。

本发明实施例提供的时钟占空比校准装置，可采用基于标准单元库的全数字逻辑来实现，相较于现有技术中采用数字模拟电路混合设计的方式，不仅可靠稳定，具有较佳的可移植性；而且，成本更低。

附图说明

图1是本发明实施例时钟占空比校准装置的结构示意图。

图2是本发明实施例中粗调延时模块的结构示意图。

图3是本发明实施例中细调延时模块的结构示意图。

图4是本发明实施例中粗调控制模块的结构示意图。

图5是图4中的计算控制单元的一种结构示意图。

图6是本发明实施例中时钟综合模块的结构示意图。

图7是本发明实施例中细调控制模块的结构示意图。

图8是本发明实施例中细调过程中输出时钟的变化示意图。

具体实施方式

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

占空比是指在一个脉冲信号周期内，高脉冲宽度与周期之比，理想的时钟模型是一个占空比为50％且周期固定的方波。为此，本发明实施例提供一种时钟占空比校准装置，通过纯数字电路设计实现时钟占空比50％的自校准功能。

如图1所示，是本发明实施例时钟占空比校准装置的结构示意图。该时钟占空比校准装置包括以下各模块：第一粗调延时模块T11、第二粗调延时模块T12、第一细调延时模块T21、第二细调延时模块T22、粗调控制模块C1、细调控制模块C2、以及时钟综合模块M0。其中：

第一粗调延时模块T11用于根据粗调档位对待校准时钟CLKI进行延时，输出第一延时时钟CLKD1；

第一细调延时模块T21用于根据细调档位对第一延时时钟CLKD1进行延时，输出第三延时时钟CLKD3；

时钟综合模块M0用于对待校准时钟CLKI和第三延时时钟CLKD3进行综合，输出校准时钟CLKTO；

第二粗调延时模块T12用于根据粗调档位对校准时钟CLKTO进行延时，输出第二延时时钟CLKD2；

第二细调延时模块T22用于根据细调档位对第二延时时钟CLKD2进行延时，输出第四延时时钟CLKD4；

粗调控制模块C1用于控制第一粗调延时模块T11从0档开始逐档上调，并在上调过程中根据待校准时钟CLKI和第一延时时钟CLKD1生成第一档位控制信号和第二档位控制信号；控制第一粗调延时模块T11调节到所述第一档位控制信号对应的档位；控制第二粗调延时模块T12调节到所述第二档位控制信号对应的档位；

细调控制模块C2用于根据校准时钟CLKTO和第四延时时钟CLKD4确定校准时钟CLKTO的占空比是否达到设定要求，如果未达到，则控制第二细调延时模块T22和第一细调延时模块T21进行校准。

进一步地，粗调控制模块C1还用于在控制第一粗调延时模块T11从0档开始逐档上调过程中，根据待校准时钟CLKI和第一延时时钟CLKD1生成并输出逻辑信号，以控制时钟综合模块M0对待校准时钟CLKI和第三延时时钟CLKD3的综合，也就是说，时钟综合模块M0可根据所述逻辑信号对待校准时钟CLKI和第三延时时钟CLKD3进行综合，输出校准时钟CLKTO。

需要说明的是，粗调控制模块C1控制第一粗调延时模块T11从0档开始逐档上调过程中，每调一次档位需维持若干个(比如至少两个)CLKI时钟周期，也就是说调档间隔为若干个CLKI时钟周期。另外，每次调档的时间间隔相同或者不同，但至少应为两个CLKI时钟周期。

需要说明的是，在本发明实施例中，第一粗调延时模块T11和第二粗调延时模块T12的结构相同，在后面的描述中，所述的粗调延时模块是指第一粗调延时模块T11和第二粗调延时模块T12。

如图2所示，是本发明实施例中粗调延时模块的结构示意图。

所述粗调延时模块包括：n-1个延时单元，即图2中的D1～Dn-1，还包括与各延时单元对应的MUX(数据选择器)，每档可以是1～4ns的延时。输入时钟为CLKIN，通过设置sel0～seln-1来设定延时档位，最后输出延时后时钟CLKOUT。

在实际应用中，第一粗调延时模块T11和第二粗调延时模块T12的每档范围(延时步长)可根据应用需求定制，如100MHz时钟(周期10ns)，粗调延时模块的档位步长最大可为0.5～1ns。

同样地，在本发明实施例中，第一细调延时模块T21和第二细调延时模块T22的结构相同，在后面的描述中，所述的细调延时模块是指第一细调延时模块T21和第二细调延时模块T22。

如图3所示，是本发明实施例中细调延时模块的结构示意图。

所述细调延时模块包括：n-1个延时单元，即图3中的D1～Dn-1，考虑需精细档位，这里的延时单元可直接使用缓存BUF，每档可以是0.05～0.2ns的延时，输入时钟为CLKIN，通过设置sel0～seln-1来设定延时档位，最后输出延时后时钟CLKOUT。

因MUX自身延时较大，故此处使用三态BUF代替MUX，将每个三态BUF的输出直接一起作为最后延时后的时钟输出CLKOUT。

在实际应用中，第一细调延时模块T21和第二细调延时模块T22的每档范围(延时步长)可根据应用需求定制，如100MHz时钟(周期10ns)，细调延时模块的档位步长最大250ps。

如图4所示，是本发明实施例中粗调控制模块的结构示意图。

该粗调控制模块C1包括：粗调档位控制单元20、第一与门23、第一高电平检测单元21、或非门24、第二高电平检测单元22、计算控制单元25。其中：

粗调档位控制单元20用于控制第一粗调延时模块T11从0档开始逐档上调；

第一与门23输入待校准时钟CLKI和第一延时时钟CLKD1；

或非门24同样输入待校准时钟CLKI和第一延时时钟CLKD1；

第一高电平检测单元21对第一与门23的输出进行检测，并输出第一检测结果；

第二高电平检测单元22对或非门24的输出进行检测，并输出第二检测结果；

计算控制单元25用于根据所述第一检测结果和所述第二检测结果生成并输出第一档位控制信号和第二档位控制信号。

相应地，粗调档位控制单元20在控制第一粗调延时模块T11从0档开始逐档上调过程中，根据计算控制单元25输出的信号控制第一粗调延时模块T11调整到所述第一档位控制信号指示的档位，控制第二粗调延时模块T12调整到所述第二档位控制信号指示的档位。

在第一粗调延时模块T11从0档开始逐档上调的过程中，将发生如下三种情况之一：

(1)在初始状态，待校准时钟CLKI与第一延时时钟CLKD1几乎同相，此时延时档位是0，故第一高电平检测单元21和第二高电平检测单元22都能检测到高电平。其后，如果第一高电平检测单元21首先不能检测出高电平，则将此时的延时档位记为第二档位HPT；然后，随着延时档位的增加会重新检测出高电平，此时的延时档位记为第一档位LPT；

(2)在初始状态，待校准时钟CLKI与第一延时时钟CLKD1几乎同相，此时延时档位是0，故第一高电平检测单元21和第二高电平检测单元22都能检测到高电平。其后，如果第二高电平检测单元22首先不能检测出高电平，则将此时的延时档位记为第一档位LPT；然后随着延时档位的增加会重新检测出高电平，此时的延时档位记为第二档位HPT，并输出逻辑信号CMP＝0、EQU＝0；

(3)第一高电平检测单元21与第二高电平检测单元22同时不能检测出高电平，则表明当前输入时钟占空比已经接近或达到50％，并输出逻辑信号CMP＝1、EQU＝1，无需再校准。

当然，在待校准时钟CLKI发生异常时，如待校准时钟CLKI只有低电平或只有高电平，则上述(1)～(3)的情况都不会发生。待校准时钟CLKI是否出现异常的检测可由上层系统完成，在检测到异常时，可通知本发明实施例的时钟占空比校准装置。相应地，所述时钟占空比校准装置可复位内部逻辑功能并关闭所有延时校准功能，待待校准时钟CLKI恢复正常后再重新启动相应的校准功能。

相应地，在本发明实施例中，计算控制单元25可以根据所述第一检测结果和所述第二检测结果确定并记录第一档位LPT和第二档位HPT，根据所述第一档位LPT和所述第二档位HPT生成所述第一档位控制信号和所述第二档位控制信号。

具体地，计算控制单元25在所述第一检测结果先由高到低的情况下，将此时的粗调档位记为第二档位HPT，将所述第一检测结果由低到高时的粗调档位记为所述第一档位LPT；在所述第二检测结果先由高到低的情况下，将此时的粗调档位记为第一档位LPT，将所述第二检测结果由低到高时的粗调档位记为第二档位HPT。进一步地，计算控制单元25计算(HPT+LPT)/2-1的整数部分DZ2，将DZ2作为第二档位控制信号；计算(|HPT-LPT|-1)/2的整数部分DZ1，将DZ1作为第一档位控制信号。

需要说明的是，第一检测结果为高是指第一高电平检测单元21在两个或两个以上的时钟周期内检测到输入信号出现高电平，则第一检测结果为高；第一检测结果为低是指第一高电平检测单元21在两个或两个以上的时钟周期内未检测到输入信号出现高电平，即在该时钟周期内输入信号一直为低，则第一检测结果为低。类似地，第二检测结果为高是指第二高电平检测单元22在两个或两个以上的时钟周期内检测到输入信号出现高电平，则第二检测结果为高；第二检测结果为低是指第二高电平检测单元22在两个或两个以上的时钟周期内未检测到输入信号出现高电平，即在该时钟周期内输入信号一直为低，则第二检测结果为低。

进一步地，计算控制单元25还用于根据所述第一档位LPT和所述第二档位HPT生成逻辑信号。具体地，在第二档位HPT大于第一档位LPT(即上述第(1)种情况)时，输出逻辑信号CMP＝0、EQU＝0；在第二档位HPT小于第一档位LPT(即上述第(2)种情况)时，输出逻辑信号CMP＝1、EQU＝0；在所述第二档位HPT等于所述第一档位LPT(即上述第(3)种情况)时，输出逻辑信号CMP＝1、EQU＝1。

为了使逻辑关系更清楚，可以通过下述表1来描述上述逻辑信号。

表1

比较条件	CMP	EQU
			HPT大于LPT	1	0
HPT小于LPT	0	0
			HPT等于LPT	1	1

图4中计算控制单元25用于计算DZ1、DZ2、CMP与EQU，计算控制单元25的一种结构示意图如图5所示。

参照图5，在该示例中，计算控制单元25包括加法模块、两个减法模块、选择模块、以及对应上述不同运算的减1模块和除2模块，利用这些模块，完成上述第一档位控制信号DZ1和第二档位控制信号DZ2的计算，并输出相应的信号。具体地，上述加法模块、两个减法模块均输入第一档位LPT和第二档位HPT对应的数值，通过对应的加法模块、除2模块、减1模块，最终输出第二档位控制信号DZ2；第一减法模块进行HPT-LPT计算并输出计算结果，第二减法模块进行LPT-HPT计算并输出计算结果，由选择模块对第一减法模块和第二减法模块输出的计算结果进行选择，选择其中大于0的值，即输出|HPT-LPT|，然后再经过对应的减1模块和除2模块，最终输出第一档位控制信号DZ1。

继续参照图5，其中，比较模块输入第一档位LPT和第二档位HPT对应的数值，根据上述表1所示的逻辑关系，输出相应的逻辑信号CMP和EQU。

相应地，图1中的时钟综合模块M0可以根据所述逻辑信号对待校准时钟CLKI和第三延时时钟CLKD3进行综合，输出校准时钟CLKTO。

如图6所示，是本发明实施例中时钟综合模块的结构示意图。

该时钟综合模块M0包括：或门31、第二与门32、第一选择单元33、第二选择单元34。其中：

或门31和第二与门32的输入相同，分别输入待校准时钟CLKI和第三延时时钟CLKD3；

第一选择单元33根据所述逻辑信号CMP对第二与门32的输出信号和或门31的输出信号进行选择。具体地，若CMP为0，第一选择单元33将选通输出第二与门32的输出信号；若CMP为1，第一选择单元33将选通输出或门31的输出信号；

第二选择单元34根据所述逻辑信号EQU对第一选择单元33的输出信号和待校准时钟CLKI进行选择，输出校准时钟CLKTO。具体地，若EQU为0，第二选择单元34将选通输出第一选择单元33的输出信号；若EQU为1，第第二选择单元34将选通输出待校准时钟CLKI。

如图7所示，是本发明实施例中细调控制模块的结构示意图。

该细调控制模块C2包括：依次信号连接的异或门41、低电平检测单元42、细调档位控制单元43。其中：

异或门41输入校准时钟CLKTO和第四延时时钟CLKD4；

低电平检测单元42用于检测异或门41的输出信号中的低电平，并将检测结果传送给细调档位控制单元43；

细调档位控制单元43用于根据所述检测结果判断在两个以上时钟周期内是否有低电平产生，如果没有，则控制第二细调延时模块T22和第一细调延时模块T21进行档位调节。

参照图7，校准时钟CLKTO与其延迟后时钟CLKD4输入到细调控制模块C2，用于确认此时CLKTO的占空比是否接近或达到50％。若CLKTO时钟占空比接近或达到50％，其与半周期延时输出的时钟进行异或将一直为高，否则，异或输出将出现低电平。低电平检测单元42将检测结果发送给细调档位控制单元43，细调档位控制单元43判断在2个以上时钟周期内是否有低电平产生，若没有低电平发生，则确定本次校准成功；否则，调节第一细调延时模块T21、第二细调延时模块T22的档位，具体调节过程如下：

首先，控制第二细调延时模块T22的档位从0档开始逐档上调，直至根据所述检测结果判断在两个以上时钟周期内有低电平产生；如果第二细调延时模块T22的档位达到最高档位后仍没有低电平产生，则控制第一细调延时模块T21上调一个档位，并控制第二细调延时模块T22的档位重新从0档开始逐档上调，直至根据所述检测结果判断在两个以上时钟周期内有低电平产生。当然，如果第一细调延时模块T21和第二细调延时模块T22的延时档位都配置为最高档后，仍没有低电平产生，则表明校准失败。

下面结合图1进一步举例说明利用本发明装置进行时钟占空比校准的过程。

假设原始CLKIN高电平是10ns，低电平时31ns，第一粗调延时模块T11和第二粗调延时模块T12每档是1.3ns，第一细调延时模块T21和第二细调延时模块T22每档是0.2ns，高电平检测精度是0.2～0.3ns。

1)经检测得到HPT为10/1.3+1＝8；LPT为31/1.3+1＝24；

2)(HPT+LPT)/2-1＝15；取整数部分：DZ2＝15*1.3＝19.5ns；

3)|HPT-LPT|-1/2＝7；取整数部分：DZ1＝7*1.3＝9.1ns；

因此，CMP＝1；EQU＝0。

首先，根据上述计算得到的DZ1和DZ2，控制第一粗调延时模块到延时9.1ns对应的档位，控制第二粗调延时模块到延时19.5ns对应的档位，在后续细调过程中上述第一粗调延时模块T11和第二粗调延时模块T12的档位保持不变。

然后，进行细调过程，参照图8，具体过程如下：

1)第一细调延时模块T21为0档时，得到输出时钟CLKTO_0(高电平19.1ns，低电平21.9ns)，此时第二细调延时模块T22的延时档位从0档逐渐加到最大档，在档位调节过程中，细调控制模块C2会检测到低电平，表明CLKTO_0的占空比还未达到50％的要求。

2)第一细调延时模块T21为1档时，得到输出时钟CLKTO_1(高电平19.3ns，低电平21.7ns)，此时第二细调延时模块T22的延时档位从0档逐渐加到最大档，在档位调节过程中，细调控制模块C2会检测到低电平，表明CLKTO_0的占空比还未达到50％的要求。

3)当第一细调延时模块T21调节为7档时，得到输出时钟CLKTO_7(高电平20.5ns，低电平20.5ns)，此时第二细调延时模块T22的延时档位从0档逐渐加到5档(对应Delay＝5*0.2)，此时细调控制模块C2不再检测到低电平，表明CLKTO_0的占空比达到50％的要求，校准成功。

应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，表示前后关联对象是一种“或”的关系。

本发明实施例中出现的“多个”是指两个或两个以上。

本发明实施例中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本发明实施例中对设备个数的特别限定，不能构成对本发明实施例的任何限制。

在本发明所提供的几个实施例中，应该理解到，所揭露的方法和装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的；例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式；例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理布置，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种时钟占空比校准装置，其特征在于，所述装置包括：第一粗调延时模块、第二粗调延时模块、第一细调延时模块、第二细调延时模块、粗调控制模块、细调控制模块、以及时钟综合模块；

所述第一粗调延时模块，用于根据粗调档位对待校准时钟(CLKI)进行延时，输出第一延时时钟(CLKD1)；

所述第一细调延时模块，用于根据细调档位对所述第一延时时钟(CLKD1)进行延时，输出第三延时时钟(CLKD3)；

所述时钟综合模块，用于对所述待校准时钟(CLKI)和所述第三延时时钟(CLKD3)进行综合，输出校准时钟(CLKTO)；

所述第二粗调延时模块，用于根据粗调档位对所述校准时钟(CLKTO)进行延时，输出第二延时时钟(CLKD2)；

所述第二细调延时模块，用于根据细调档位对所述第二延时时钟(CLKD2)进行延时，输出第四延时时钟(CLKD4)；

所述粗调控制模块，用于控制所述第一粗调延时模块从0档开始逐档上调，并在上调过程中根据所述待校准时钟(CLKI)和所述第一延时时钟(CLKD1)生成第一档位控制信号和第二档位控制信号；控制所述第一粗调延时模块调节到所述第一档位控制信号对应的档位；控制所述第二粗调延时模块调节到所述第二档位控制信号对应的档位；

所述细调控制模块，用于根据所述校准时钟(CLKTO)和所述第四延时时钟(CLKD4)确定所述校准时钟(CLKTO)的占空比是否达到设定要求，如果未达到，则控制所述第二细调延时模块和所述第一细调延时模块进行校准。

2.根据权利要求1所述的时钟占空比校准装置，其特征在于，所述粗调控制模块包括：粗调档位控制单元、第一与门、第一高电平检测单元、或非门、第二高电平检测单元、计算控制单元；

所述粗调档位控制单元，用于控制所述第一粗调延时模块从0档开始逐档上调；

所述第一与门和所述或非门分别各自输入所述待校准时钟(CLKI)和所述第一延时时钟(CLKD1)；

所述第一高电平检测单元对所述第一与门的输出进行检测，并输出第一检测结果；所述第二高电平检测单元对所述或非门的输出进行检测，并输出第二检测结果；

所述计算控制单元，用于根据所述第一检测结果和所述第二检测结果生成并输出所述第一档位控制信号和所述第二档位控制信号；

所述粗调档位控制单元，还用于根据所述计算控制单元输出的信号控制所述第一粗调延时模块调整到所述第一档位控制信号指示的档位，控制所述第二粗调延时模块调整到所述第二档位控制信号指示的档位。

3.根据权利要求2所述的时钟占空比校准装置，其特征在于，

所述计算控制单元，用于根据所述第一检测结果和所述第二检测结果确定并记录第一档位LPT和第二档位HPT，根据所述第一档位LPT和所述第二档位HPT生成所述第一档位控制信号和所述第二档位控制信号。

4.根据权利要求3所述的时钟占空比校准装置，其特征在于，

所述计算控制单元在所述第一检测结果先由高到低的情况下，将此时的粗调档位记为所述第二档位HPT，将所述第一检测结果由低到高时的粗调档位记为所述第一档位LPT；在所述第二检测结果先由高到低的情况下，将此时的粗调档位记为第一档位LPT，将所述第二检测结果由低到高时的粗调档位记为第二档位HPT；计算(HPT+LPT)/2-1的整数部分DZ2并将其作为所述第二档位控制信号；计算(|HPT-LPT|-1)/2的整数部分DZ1并将其作为所述第一档位控制信号。

5.根据权利要求3所述的时钟占空比校准装置，其特征在于，

所述计算控制单元，还用于根据所述第一档位LPT和所述第二档位HPT生成逻辑信号；

所述时钟综合模块，用于根据所述逻辑信号对所述待校准时钟(CLKI)和所述第三延时时钟(CLKD3)进行综合，输出校准时钟(CLKTO)。

6.根据权利要求5所述的时钟占空比校准装置，其特征在于，

所述计算控制单元在所述第二档位HPT大于所述第一档位LPT时，输出逻辑信号CMP＝0、EQU＝0，在所述第二档位HPT小于所述第一档位LPT时，输出逻辑信号CMP＝1、EQU＝0，在所述第二档位HPT等于所述第一档位LPT时，输出逻辑信号CMP＝1、EQU＝1。

7.根据权利要求6所述的时钟占空比校准装置，其特征在于，所述时钟综合模块包括：或门、第二与门、第一选择单元、第二选择单元；

所述第二与门和所述或门分别各自输入所述待校准时钟(CLKI)和所述第三延时时钟(CLKD3)；

所述第一选择单元根据所述逻辑信号CMP对所述第二与门的输出信号和所述或门的输出信号进行选择；

所述第二选择单元根据所述逻辑信号EQU对所述第一选择单元的输出信号和待校准时钟(CLKI)进行选择，输出所述校准时钟(CLKTO)。

8.根据权利要求1所述的时钟占空比校准装置，其特征在于，所述细调控制模块包括：依次信号连接的异或门、低电平检测单元、细调档位控制单元；

所述异或门输入所述校准时钟(CLKTO)和所述第四延时时钟(CLKD4)；

所述低电平检测单元，用于检测所述异或门的输出信号中的低电平，并将检测结果传送给所述细调档位控制单元；

所述细调档位控制单元，用于根据所述检测结果判断在两个以上时钟周期内是否有低电平产生，如果没有，则控制所述第二细调延时模块和所述第一细调延时模块进行档位调节。

9.根据权利要求8所述的时钟占空比校准装置，其特征在于，

所述细调档位控制单元，具体用于控制所述第二细调延时模块的档位从0档开始逐档上调，直至根据所述检测结果判断在两个以上时钟周期内有低电平产生；如果所述第二细调延时模块的档位达到最高档位后仍没有低电平产生，则控制所述第一细调延时模块上调一个档位，并控制所述第二细调延时模块的档位从0档开始逐档上调，直至根据所述检测结果判断在两个以上时钟周期内有低电平产生。

10.根据权利要求1至9任一项所述的时钟占空比校准装置，其特征在于，所述第一粗调延时模块和所述第二粗调延时模块的结构相同，并且每档的延时为1～4ns；所述第一细调延时模块和所述第二细调延时模块的结构相同，并且每档的延时为0.5～1ns。

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