CN113364434A - 一种占空比校准电路及方法 - Google Patents

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Abstract

本申请实施例提供了一种占空比校准电路及方法，包括脉宽检测模块和控制电路，脉宽检测模块可以对输入的待校准时钟信号的频率信息进行检测，以便控制电路根据检测得到的结果自动配置延迟单元中相应的延迟路径，将待校准时钟信号输入至该延迟路径进行时间延迟检测出待校准时钟信号脉宽并得到其占空比信息，之后脉宽扩展模块和脉宽细调模块对待校准时钟信号的占空比进行调整，最终得到占空比校准后的时钟信号。本申请实施例提供的占空比校准电路能够根据待校准时钟信号的频率自动配置合适的延迟路径，并且多种延迟路径能够实现在满足不同频率信号和电路不同的工作环境下的占空比校准精度的情况下，减小电路的占用面积，优化电路性能，降低成本。

Description

一种占空比校准电路及方法
技术领域
本发明涉及信号处理技术领域，特别涉及一种占空比校准电路及方法。
背景技术
随着集成电路制造工艺的进步，集成电路工作的上限频率也随之增加，这就要求电路系统工作的频率范围变宽。在频率范围较宽的电路系统中，为了保证信号传输的准确性，需要时钟信号在采样时的占空比为50％。但是由于电路系统容易受到工艺、电压和温度(Process、Voltage、Temperature，PVT)等影响，在信号传输的过程中，时钟信号的占空比会发生抖动，导致时钟信号在采样时的占空比严重偏离50％，进而导致信号传输错误。
当前，会采用占空比校准(Duty cycle correction，DCC)电路来抵消时钟信号在传输过程中由于受到PVT等影响产生的偏移，使采样时的时钟信号具有50％的占空比。
目前常用的一种占空比校准电路为数字闭环结构的占空比校准电路，主要包括占空比调整模块和占空比检测模块，参考图1(a)所示。利用闭环占空比校准电路进行占空比校准的原理如下：占空比调整模块根据控制信号control调整输入时钟信号Clkin的占空比，输出调整后的输出时钟信号Clkout。占空比检测模块检测Clkout的占空比，根据Clkout的占空比与50％的关系，产生控制信号control。占空比检测模块检测Clkout的占空比，产生控制信号，占空比调整模块根据控制信号调整Clkin的占空比，反复执行这个操作，直到占空比检测模块检测到Clkout的占空比为50％，控制信号不变，占空比调整模块不再调整Clkin的占空比。占空比检测模块中包括脉宽检测(Pulse Width Detector，PWD)模块，脉宽检测模块包括延迟链，延迟链由多个延迟单元(delay unit)串联组成，用于将输入信号的相位延迟单位时间。
由于占空比的校准精度与每个延迟单元的延迟时间相关，对高频信号而言，校准的高精度需要延迟单元的延迟时间短；而对于低频信号而言，若延迟单元的延迟时间短，则需要数量较多的延迟单元以实现占空比校准的高精度，占空比校准电路占用的面积较大，导致成本上升。
发明内容
有鉴于此，本申请的目的在于提供一种占空比校准电路，能够实现在满足不同频率信号的占空比校准精度的情况下，减小电路的占空面积，降低成本。
为实现上述目的，本申请有如下技术方案：
本申请实施例提供了一种占空比校准电路，包括：脉宽检测模块、脉宽扩展模块、脉宽细调模块和控制电路；
所述脉宽检测模块包括延迟链，所述延迟链串联多个延迟单元，每个延迟单元包括一个或多个延迟路径，前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，所述延迟链用于对待校准时钟信号进行时间延迟；
所述脉宽检测模块，用于检测所述待校准时钟信号的频率信息和脉宽信息，并且通过所述脉宽信息得到待校准时钟信号的占空比信息；
所述控制电路，用于根据所述频率信息确定所述延迟链中对应的延迟路径，根据所述占空比信息产生对所述待校准时钟信号进行调整的调整信号；
所述脉宽扩展模块和所述脉宽细调模块，分别用于根据所述调整信号对所述待校准时钟信号的占空比进行调整。
可选地，所述脉宽扩展模块包括与所述延迟路径数量相同的脉宽扩展路径，所述脉宽细调模块包括与所述延迟路径数量相同的脉宽细调路径；
所述控制电路，还用于根据所述频率信息确定所述脉宽扩展模块中对应的脉宽扩展路径和所述脉宽细调模块中对应的脉宽细调路径；
所述脉宽扩展模块，利用所述对应的脉宽扩展路径根据所述调整信号对所述待校准时钟信号的占空比进行扩展；
所述脉宽细调模块，利用所述对应的脉宽细调路径根据所述调整信号对所述待校准时钟信号的占空比进行细调。
可选地，所述脉宽检测模块包括模式选择模块；
所述模式选择模块，用于确定所述脉宽检测模块是否处于鉴频模式，所述鉴频模式为检测所述待校准时钟信号的频率信息的模式。
可选地，所述脉宽信息包括高电平脉宽信息和低电平脉宽信息；
所述脉宽检测模块，具体用于检测所述待校准时钟信号的高电平脉宽信息和低电平脉宽信息，并根据所述高电平脉宽信息和所述低电平脉宽信息确定所述待校准时钟信号的占空比是否小于50％的结果；
所述控制电路，具体用于根据所述待校准时钟信号的占空比是否小于50％的结果，配置占空比小于50％的待校准时钟信号。
可选地，所述调整信号包括粗调码和细调码，所述控制电路，具体用于根据所述占空比信息产生对所述待校准时钟信号进行调整的所述粗调码和所述细调码；
所述脉宽扩展模块，利用所述对应的脉宽扩展路径根据所述粗调码对所述待校准时钟信号的占空比进行扩展；
所述脉宽细调模块，利用所述对应的脉宽细调路径根据所述细调码对所述待校准时钟信号的占空比进行细调。
可选地，所述脉宽检测模块，具体用于根据所述占空比信息得到粗调完成标志信号和细调完成标志信号；
所述控制电路，具体用于根据所述粗调完成标志信号确定所述粗调码以及根据所述粗调完成标志信号和所述细调完成标志信号确定所述细调码。
可选地，所述脉宽检测模块，具体用于根据所述高电平脉宽信息确定所述延迟链中第i个延迟路径的延迟时间是否大于所述待校准时钟信号的时钟周期，以便确定所述待校准时钟信号的频率信息对应的标志信号；i为大于或等于1的正整数；
所述控制电路，具体用于根据所述频率信息对应的标志信号确定所述延迟链中对应的延迟路径。
可选地，所述脉宽检测模块包括第一D触发器、第二D触发器、高电平脉宽信息处理模块；所述高电平脉宽信息处理模块包括多个高电平脉宽信息处理电路；
所述第一D触发器的D端连接所述待校准时钟信号，所述第一D触发器的时钟输入端连接对应延迟单元输出的延时信号，所述第一D触发器的Q端连接所述高电平脉宽信息处理电路的第一输入端；
所述第二D触发器的D端连接所述待校准时钟信号，所述第二D触发器的时钟输入端连接对应延迟单元输出的延时信号，所述第二D触发器的Q端输出所述低电平脉宽信息；
所述高电平脉宽信息处理电路的第一输出端连接后一个高电平脉宽信息处理模块中高电平脉宽信息处理电路的第一输入端；
所述待校准时钟信号的上升沿触发所述第一D触发器进行所述高电平脉宽信息采集，所述高电平脉宽信息处理电路用于对所述高电平脉宽信息进行处理；所述待校准时钟信号的下降沿触发所述第二D触发器进行所述低电平脉宽信息采集，得到所述低电平脉宽信息。
可选地，所述脉宽细调模块，还具体用于实时追踪所述待校准时钟信号的占空比变化，所述待校准时钟信号的占空比变化在预设范围内，所述脉宽细调模块调整所述待校准时钟信号的占空比至50％。。
本申请实施例提供了一种占空比校准方法，利用上述实施例的占空比校准电路对待校准时钟信号进行占空比校准。
本申请实施例提供了一种占空比校准电路，包括：脉宽检测模块、脉宽扩展模块、脉宽细调模块和控制电路；所述脉宽检测模块包括延迟链，所述延迟链串联多个延迟单元，每个延迟单元包括一个或多个延迟路径，每个延迟路径包括一个或多个串联且延迟时间相同的子延迟单元，前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，所述延迟链用于对待校准时钟信号进行时间延迟；所述脉宽检测模块，用于检测所述待校准时钟信号的频率信息和占空比信息；所述控制电路，用于根据所述频率信息确定所述延迟链中对应的延迟路径，根据所述占空比信息产生对所述待校准时钟信号进行调整的调整信号；所述脉宽扩展模块和所述脉宽细调模块，分别用于根据所述调整信号对所述待校准时钟信号的占空比进行调整。
由此可见，本申请实施例中提供的占空比校准电路，包括脉宽检测模块和控制电路，脉宽检测模块可以先对输入的待校准时钟信号的频率信息进行检测，以便控制电路根据检测得到的结果自动配置延迟单元中相应的延迟路径，将待校准时钟信号输入至该延迟路径进行时间延迟检测出待校准时钟信号的脉宽信息并得到其占空比信息，之后脉宽扩展模块和所述脉宽细调模块对待校准时钟信号的占空比进行调整，最终得到占空比校准后的时钟信号。本申请实施例提供的占空比校准电路能够根据待校准时钟信号的频率自动配置合适的延迟路径，并且多种延迟路径能够实现在满足不同频率信号和电路不同的工作环境下的占空比校准精度的情况下，减小电路的占用面积，优化电路性能，降低成本。此外，脉宽细调模块使占空比校准电路在一定范围内对信号的占空比调整具有追踪能力，提高电路的可靠性。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1(a)为现有技术中一种闭环占空比校准电路的原理图；
图1(b)为现有技术中一种闭环占空比校准电路的示意图；
图2为本申请实施例提供的一种占空比校准电路的示意图；
图3为本申请实施例提供的一种延迟链的示意图；
图4为本申请实施例提供的一种扩展链的示意图；
图5为本申请实施例提供的一种细调链的示意图；
图6为本申请实施例提供的脉宽检测模块的电路图；
图7(a)为本申请实施例提供的高电平脉宽信息处理电路UCR的电路图；
图7(b)为本申请实施例提供的高电平脉宽信息处理电路UCR的真值表；
图7(c)为本申请实施例提供的高电平脉宽信息处理电路UCR的一种真值表；
图7(d)为本申请实施例提供的标志Flag信号产生电路的电路图；
图8(a)为本申请实施例提供的脉宽检测模块检测待校准时钟信号的脉宽信息一种工作原理波形图；
图8(b)为本申请实施例提供的脉宽检测模块检测待校准时钟信号的脉宽信息的另一种工作原理波形图；
图8(c)为本申请实施例提供的脉宽检测模块检测待校准时钟信号的脉宽信息的又一种工作原理波形图；
图9(a)为本申请实施例提供的粗调完成标志Direction信号产生电路；
图9(b)为本申请实施例提供的细调完成标志Lock信号产生电路；
图10(a)为本申请实施例提供的控制电路的电路图；
图10(b)为本申请实施例提供的控制电路的工作原理波形图；
图11(a)为本申请实施例提供的脉宽扩展EC模块的电路图；
图11(b)为本申请实施例提供的一种脉宽扩展的原理图；
图12(a)为本申请实施例提供的脉宽细调FT模块的电路图；
图12(b)为本申请实施例提供的一种脉宽细调的原理图；
图12(c)为本申请实施例提供的另一种脉宽细调的原理图；
图13为采用本申请实施例提供的占空比校准电路进行时钟信号占空比校准的工作原理波形图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
目前，正如背景技术所述，参考图1(b)所示，为现有技术中一种闭环占空比校准电路的示意图。现有技术中一种闭环占空比校准电路主要包括：脉宽检测(Pulse WidthDetector，PWD)模块，控制(Controller)模块，扩展链(Expand Chain，EC)，变窄链(ShrinkChain，SC)，细调(Fine Tuning，FT)模块，其中扩展链和变窄链都属于粗调模块。
其基本工作原理如下：扩展链和变窄链分别根据粗调码coarse扩展和变窄输入时钟信号Clkin的脉宽，细调模块根据细调码fine精确的调整输入时钟信号Clkin占空比到50％，脉宽检测模块检测输出时钟信号Clkout的占空比信息输出调整信息Tune，控制模块根据调整信息Tune和输入时钟信号Clkin输出粗调码coarse、细调码fine和选择信号sel，之后扩展链和变窄链分别根据粗调码coarse扩展和变窄输入时钟信号Clkin的脉宽，sel通过二选一多路选择器选择需要的信号到细调模块，细调模块根据细调码fine再进一步调整粗调输出的信号的占空比，输出Clkout，脉宽检测模块再检测输出时钟信号Clkout脉宽，重复这个过程直到脉宽检测模块检测到输出时钟信号Clkout的占空比为50％，控制模块的输出锁定，不再调整输入时钟信号Clkin的脉宽，输出时钟信号Clkout的占空比维持在50％。其中，占空比信息是通过待校准时钟信号的脉宽信息反映出来的待校准时钟信号的占空比与50％的关系。
但是参考图中脉宽检测模块的虚线放大图，脉宽检测模块包括延迟链，延迟链由多个延迟单元(delay unit)串联组成，用于将输入信号的相位延迟单位时间。延迟链的总延迟时间决定电路的工作频率范围，延迟单元的延迟时间对不同频率下输出占空比校准精度影响不一样，对高频信号而言，校准的高精度需要延迟单元的延迟时间短；而对于低频信号而言，若延迟单元的延迟时间短，则需要数量较多的延迟单元和D触发器以实现占空比校准的高精度，占空比校准电路占用的面积较大，导致成本上升，并且控制延迟单元进行时间延迟的控制电路变得复杂。
此外，电路中既采用扩展链扩展输入时钟信号Clkin的脉宽，还采用变窄链变窄输入时钟信号Clkin的脉宽，扩展链和变窄链功能相似，电路模块冗余。参考图中扩展链和细调模块的虚线放大图，变窄链的结构与扩展链的结构相似，因此图未示出。扩展链由多个扩展单元(Expand unit)串联组成。细调模块包括细调链，细调链由多个细调单元(FineTuning unit)串联组成。扩展单元的分辨率和细调单元的分辨率共同影响电路完成占空比校准需要的时间，并且还会对输出时钟信号的占空比校准精度有一定影响，如果按照低频信号设置分辨率，高频信号输出的占空比校准误差过大，如果按照高频信号设置分辨率，低频信号下电路完成校准工作需要的时间增加，同时还要增加扩展单元的数量，占空比校准电路占用的面积较大，进一步导致成本上升。
基于以上技术问题，本申请实施例提供了一种占空比校准电路，包括：
为了更好地理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图2所示，为本申请实施例提供的一种占空比校准电路的示意图，该占空比校准电路100包括：脉宽检测(Pulse Width Detector，PWD)模块110、控制(Controller)电路120、脉宽扩展EC模块130和脉宽细调FT模块140。其中，脉宽检测模块110包括延迟链111和模式选择(Mode Select，DS)模块112。
参考图3所示，为本申请实施例提供的一种延迟链的示意图。延迟链111串联多个延迟单元(delay unit)，每个延迟单元包括一个或多个延迟路径，延迟路径可以包括一个或多个串联且延迟时间相同的子延迟单元(delay2)，前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，延迟链111用于对待校准时钟信号进行时间延迟。图3示出的延迟单元包括2个延迟路径，当S＝1时，延迟单元的输出out选择in，延迟单元中out和in之间构成短延时，实现输入时钟信号为高频时的短延迟链；当S＝0时，延迟单元的输出out选择经过delay2延时的in，延迟单元中out和in之间构成长延时，实现输入时钟信号为低频时的长延迟链。
脉宽扩展EC模块130包括扩展链131(Expand Chain，EC)。参考图4所示，为本申请实施例提供的一种扩展链的示意图。扩展链131串联多个扩展单元(Expand unit)，扩展单元包括多个脉宽扩展路径，高频信号的脉宽扩展路径的脉宽扩展长度小于低频信号的脉宽扩展路径的脉宽扩展长度。图4示出的扩展单元包括2个脉宽扩展路径，当S＝1时，多路选择器选择in为in1，in1和in之间只有多路选择器的延时，实现输入时钟信号为高频时的脉宽的短扩展；当S＝0时，多路选择器选择in经过delay1延时后为in1，in1和in之间的延时是多路选择器的延时加delay1的延时，实现输入时钟信号为低频时的脉宽的长扩展。
脉宽细调FT模块140包括细调链141，参考图5所示，为本申请实施例提供的一种细调链的示意图。细调链141串联多个细调单元(Fine Tuning unit)，细调单元包括多个脉宽细调路径，高频信号的脉宽细调路径的分辨率大于低频信号的脉宽细调路径的分辨率。图5示出的细调单元包括2个脉宽细调路径，当S＝1时，实现输入时钟信号为高频时的高分辨率变窄脉宽的短细调；当S＝0时，实现输入时钟信号为低频时的低分辨率变窄脉宽的长细调。
在本申请的实施例中，脉宽扩展模块包括的脉宽扩展路径的数量与脉宽检测模块中延迟路径的数量相同，脉宽细调模块包括的脉宽细调路径的数量与脉宽检测模块中延迟路径的也相同，即延迟路径数量、脉宽扩展路径数量和脉宽细调路径数量相同。本申请实施例以延迟路径数量为2来进行叙述，包括长延迟路径和短延迟路径。
在本申请的实施例中，时钟信号可以从in进入延迟链111的延迟单元，从2种延迟路径中选择一条，从out输出。随着延迟链的延伸，延迟链上延迟单元的数量增多，延迟时间逐渐增大。并且每个延迟单元包括多种延迟时间不同的延迟路径，对于高频信号而言，可以由前面的延迟单元，以及选择延迟单元中较短的延迟路径进行时钟信号的时间延迟，此时延迟时间较短，可以保证高频信号占空比校准的精准度；对于低频信号而言，可以扩展到后面的延迟单元，以及选择延迟单元中较长的延迟路径进行时钟信号的时间延迟，此时延迟时间较长，可以保证对低频信号占空比校准的精确度，并且减少了延迟单元的数量，减少了占空比校准电路的占用面积，降低成本。
此外，时钟信号可以通过具有不同脉宽扩展路径的扩展链和脉宽细调路径的细调链进行占空比的调整。随着扩展链的延伸，扩展链上的扩展单元的数量增多，时钟信号的脉宽扩展逐渐增大，并且每个扩展单元包括多种脉宽扩展的脉宽扩展路径，对于高频信号而言，可以由前面的扩展单元，以及选择扩展单元中较短的脉宽扩展路径进行时钟信号的脉宽扩展，此时脉宽扩展的长度较短，可以保证高频信号占空比校准的精准度；对于低频信号而言，可以扩展到后面的扩展单元，以及选择扩展单元中较长的脉宽扩展路径进行时钟信号的脉宽扩展，此时脉宽扩展的长度较长，可以保证对低频信号占空比校准的精确度，并且减少了扩展单元的数量，减少了占空比校准电路的占用面积，降低了占空比校准电路的校准时间，降低成本。
随着细调链的延伸，细调链上的细调单元的数量增多，时钟信号的脉宽逐渐变窄，并且每个细调单元包括多种脉宽变窄的脉宽细调路径，对于高频信号而言，可以由前面的细调单元，以及选择细调单元中较短的脉宽细调路径进行时钟信号的脉宽细调，此时脉宽变窄的分辨率较高，可以保证高频信号占空比校准的精准度；对于低频信号而言，可以扩展到后面的细调单元，以及选择细调单元中较长的脉宽细调路径进行时钟信号的脉宽变窄，此时脉宽变窄的分辨率较低，可以保证对低频信号占空比校准的精确度，并且减少了细调单元的数量，减少了占空比校准电路的占用面积，进一步降低了占空比校准电路的校准时间，降低成本。并且加入的脉宽细调模块可以使校准电路一直追踪时钟信号的占空比变化并且在脉宽细调模块的调整范围里对占空比偏离的信号进行调整，将待校准时钟信号的占空比维持在50％的左右，提高电路的可靠性。
下面对本申请实施例提供的占空比校准电路进行校准的主要流程进行简单描述：
在本申请的实施例中，参考图2所示，电路启动后，模式选择(Mode select)模块112进入鉴频模式，鉴频模式为检测待校准时钟信号的频率信息的模式，使用脉宽检测模块110中延迟链的短延迟路径(Short delay line)进行待校准时钟信号Clkin的鉴频，标志flag信号表征频率的高低。Flag信号为高，表示待校准时钟信号Clkin的频率为高频，经过控制电路120后S＝1，选择脉宽检测模块110中延迟链的短延迟路径进行时间延迟、脉宽扩展模块130中的短扩展(Short expand)路径进行脉宽扩展和脉宽细调模块140中的短细调(Short fine)路径进行脉宽变窄；flag信号为低，表示待校准时钟信号Clkin的频率为低频，经过控制电路120后S＝0，选择PWD模块110中延迟链的长延迟路径(Long delay line)进行时间延迟、脉宽扩展模块130中的长扩展(Long expand)路径进行脉宽扩展和脉宽细调模块140中的长细调(Long fine)路径进行脉宽变窄。在模式选择模块112完成鉴频，控制电路根据鉴频结果得到的频率的高低自动选择合适的延迟路径、脉宽扩展模块的脉宽扩展路径和脉宽细调模块的脉宽细调路径之后，模式选择模块112进入占空比校准模式。脉宽检测模块110检测待校准时钟信号Clkin的脉宽信息，进而得到占空比，控制电路120根据脉宽信息产生对待校准时钟信号Clkin进行调整的调整信号，调整信号包括粗调码coarse<3:0>、细调码fine<3:0>和选择信号select，其中<3:0>代表为四位2进制数字，例如coarse<3:0>＝1011。脉宽扩展模块130可以根据粗调码coarse<3:0>对待校准时钟信号Clkin的占空比进行扩展，脉宽细调模块140可以根据细调码fine<3:0>对待校准时钟信号Clkin的占空比进行变窄。在脉宽检测模块110检测到待校准时钟信号Clkin的占空比小于50％时，经过控制电路后select信号为0，选择待校准时钟信号Clkin进入脉宽扩展模块130；在脉宽检测模块110检测到待校准时钟信号Clkin的占空比大于50％时，经过控制电路后select信号为1，选择待校准时钟信号Clkin的反相Clkin进入脉宽扩展模块130，待校准时钟信号Clkin的反相Clkin占空比小于50％。在本申请的实施例中，无论选择Clkin还是反相的Clkin，输入脉宽扩展模块130的信号占空比都小于50％。只使用脉宽扩展模块130作为粗调电路，扩展待校准时钟信号Clkin的脉宽到占空比稍大于或等于50％，然后使用脉宽细调模块140变窄待校准时钟信号Clkin的脉宽到占空比等于50％。
由此可见，占空比校准电路开始工作后，脉宽检测模块首先判断待校准时钟信号的占空比，之后控制电路选择占空比小于50％的信号进行占空比调节，粗调时只需要使用脉宽扩展模块，无需现有技术中的变窄链，简化电路结构。脉宽检测模块中含有两条延迟时间不同的延迟路径检测脉宽，扩展链和细调链中都包括两条路径，拥有两种不同的分辨率，使用简单的控制电路自动选择合适的延迟路径检测脉宽，自动选择合适的路径调整脉宽，自动选择方式可以根据PVT条件自动调整，选择此时PVT条件下更合适的路径，减少PVT变化对电路性能的影响，并且根据待校准时钟信号的频率高低自动选择合适的延迟路径、扩展链和细调链中的分辨率，实现具有宽的工作频率范围和高校准精度的闭环占空比校准电路。
此外，复用脉宽检测模块检测待校准时钟信号的频率，完成鉴频工作，减少了电路占用的资源。根据频率高低自动选择延迟路径在扩展频率范围的同时，没有增加脉宽检测模块中延迟单元的数量和D触发器的数量，降低了控制电路的复杂度，从而整体电路占用资源较少，进一步降低成本。在占空比校准电路中加入脉宽细调模块，可以使电路能够实时追踪待校准时钟信号的占空比变化，在校准完成后，如果信号的占空比再偏离，在脉宽细调模块调整的范围内都可以在调整回来。这样整体电路具有追踪能力，提高电路的可靠性。
在经过对本申请实施例提供的占空比校准电路进行校准的主要流程进行简单描述之后，下面将对每个模块具体对待校准时钟信号进行校准的流程进行详细描述：
首先是脉宽检测(Pulse Width Detector，PWD)模块110。脉宽检测模块110包括延迟链111和模式选择(Mode Select，DS)模块112。图6为本申请实施例提供的脉宽检测模块的电路图。脉宽检测模块的电路包括多个第一D触发器113、多个第二D触发器114、高电平脉宽信息处理模块115、延迟链111、标志Flag信号产生电路、粗调完成标志Direction信号产生电路和细调完成标志信号Lock信号产生电路。
在本申请的实施例中，脉宽检测模块110包括延迟链111，延迟链111中包括多个延迟单元，多个延迟单元串联构成延迟链111，延迟单元中包括一个或多个延迟路径。由图6可以看出，延迟链111中包括32个延迟单元，每个延迟单元中包括2条延迟路径：长延迟路径和短延迟路径。高电平脉宽信息处理模块115包括多个高电平脉宽信息处理电路UCR。在脉宽检测模块110中第一D触发器113的数量、第二D触发器114的数量、高电平脉宽信息处理电路UCR的数量都相同，都为延迟链111中延迟单元的数量。
图6中还示出了脉宽检测模块包括的模式选择(Mode Select，DS)模块112的电路图。当FD＝1时，电路为鉴频模式，Clkout选择Clkin经过二分频后的信号div2输入PWD模块110，信号div2的高电平脉宽就是Clkin的时钟周期。在鉴频模式时控制电路120输出S＝1，PWD模块110中使用短延迟路径，由于PWD模块110中延迟单元串联形成的延迟链主要用来检测待校准时钟信号的高电平脉宽，待校准时钟信号的高电平脉宽小于待校准时钟信号的周期，因此在延迟单元串联形成的延迟链最后再加上FD_delay进行延时，在鉴频模式时补充待校准时钟信号的高电平脉宽和信号周期的时间差。
在脉宽检测模块110中，第一D触发器的D端连接待校准时钟信号Clkout，第一D触发器的时钟输入端连接对应延迟单元输出的延时信号ψi，i代表第i个延迟单元，第一D触发器的Q端连接高电平脉宽信息处理电路UCR的第一输入端。第二D触发器的D端连接待校准时钟信号Clkout，第二D触发器的时钟输入端连接对应延迟单元输出的延时信号ψi，第二D触发器的Q端连接Direction信号产生电路和Lock信号产生电路，第二D触发器的Q端输出待校准时钟信号Clkout的低电平脉宽信息。高电平脉宽信息处理电路UCR的第一输出端连接后一个高电平脉宽信息处理模块中高电平脉宽信息处理电路UCR的第一输入端，待校准时钟信号Clkout的上升沿触发第一D触发器进行Clkout高电平脉宽信息采集，之后高电平脉宽信息处理电路对高电平脉宽信息进行处理，待校准时钟信号Clkout的下降沿触发第二D触发器进行Clkout低电平脉宽信息采集，之后Direction信号产生电路和Lock信号产生电路根据低电平脉宽信息产生Direction信号和Lock信号。之后可以利用采集和处理得到的高电平脉宽信息和低电平脉宽信息确定合适的延迟路径、脉宽扩展路径和脉宽细调路径。
图7(a)为本申请实施例提供的高电平脉宽信息处理电路UCR的电路图。图7(b)为本申请实施例提供的高电平脉宽信息处理电路UCR的真值表。图7(c)为本申请实施例提供的高电平脉宽信息处理电路UCR的一种真值表。图7(d)本申请实施例提供的标志Flag信号产生电路的电路图。
在鉴频模式，待校准时钟信号Clkout选择Clkin经过二分频后的信号div2输入至脉宽检测模块110，默认最初使用短延迟路径检测待校准时钟信号Clkout的脉宽信息。采用短延迟路径的延迟单元(包括最后的FD_delay)输出一组相位间隔相同的时钟信号ψi，待校准时钟信号Clkout的上升沿触发第一D触发器采样Clkout获取高电平脉宽信息，第一D触发器输出U代码U[i]，待校准时钟信号Clkout的下降沿触发第二D触发器采样Clkout获取低电平脉宽信息，第二D触发器输出D代码D[i]。第一D触发器输出的U代码U[i]输入至高电平脉宽信息处理电路UCR，经过UCR处理后得到C代码和R代码，其中，C代码代表高电平脉宽长度，R代码表示脉宽检测过程中采样高电平结束的位置，参考图7(a)和图7(b)所示。第二D触发器输出的D代码D[i]输入至Direction信号产生电路和Lock信号产生电路。
参考图7(c)所示，为高电平脉宽信息处理电路UCR处理U代码得到C代码和R代码的一个示例，U代码中第一组连续1的后面出现一组0，只有又出现第二组连续的1，经过UCR处理后，C代码只复制了U代码中第一组连续1的个数和位置，C代码中位于U代码第二组连续的1的位置的数字都为0；R代码只在U代码中第一个0出现的位置出现1，表示在此待校准时钟信号出现下降沿，电路采样高电平结束。
脉宽检测模块110根据高电平结束位置R代码确定延迟链中第i个延迟路径的延迟时间是否大于待校准时钟信号的时钟周期，以便确定待校准时钟信号的频率信息对应的标志Flag信号，i为大于或等于1的正整数。之后控制电路根据频率信息对应的标志Flag信号确定延迟链中对应的延迟路径。具体的，脉宽检测模块110在鉴频模式，如果延迟链中第i个延迟路径检测到Clkout的下降沿，R代码中有1出现，说明延迟链中第i个延迟路径的延迟时间大于Clkout的时钟周期，待校准时钟信号Clkout为高频；如果延迟链中第i个延迟路径没有检测到Clkout的下降沿，R代码中没有1出现，说明延迟链中第i个延迟路径的延迟时间小于Clkout的时钟周期，待校准时钟信号Clkout为低频。
参考图7(d)所示的Flag信号产生电路，将R代码的所有值或在一起，如果待校准时钟信号Clkout为高频，R代码中有1出现，flag信号为高，控制电路120输出S＝1，选择选择脉宽检测模块110中延迟链的短延迟路径进行时间延迟、脉宽扩展模块130中的短扩展(Shortexpand)路径进行脉宽扩展和脉宽细调模块140中的短细调(Short fine)路径进行脉宽变窄；如果待校准时钟信号Clkout为低频，R代码中没有1出现，flag信号为低，控制电路120输出S＝0，选择PWD模块110中延迟链的长延迟路径(Long delay line)进行时间延迟、脉宽扩展模块130中的长扩展(Long expand)路径进行脉宽扩展和脉宽细调模块140中的长细调(Long fine)路径进行脉宽变窄。
在实际应用中，采用UCR处理采集得到的高电平脉宽信息的原因是若待校准时钟信号的时钟周期小于延迟链时间延迟的长度，输出的U代码中可能会出现多组连续的1，导致后续电路逻辑出现错误，为了保证电路可以应用在宽的频率范围，使用UCR处理U代码得到C代码和R代码。
在经过上述步骤，脉宽检测模块110在鉴频模式确定了合适的延迟路径之后，脉宽检测模块110进入占空比校准模式，检测待校准时钟信号的高电平脉宽信息和低电平脉宽信息以得到待校准时钟信号的占空比信息，并根据高电平脉宽信息和低电平脉宽信息确定待校准时钟信号的占空比是否小于50％和是否接近50％的结果。具体的，脉宽检测模块110首先根据高电平脉宽信息确定待校准时钟信号的下降沿的位置，之后根据低电平脉宽信息确定待校准时钟信号的占空比。
脉宽检测模块110检测得到的待校准时钟信号的占空比有以下三种情况：
第一种情况为步骤1：通过高电平脉宽信息U代码找到Clkout下降沿的位置，对应R代码中1的位置，参考图8(a)所示，U[5]＝1而U[6]＝0，则Clkout的下降沿在U[5]和U[6]之间。步骤2:根据低电平脉宽信息确定占空比，即根据D[5]和D[6]的数值确定占空比。图8(a)中D[5]和D[6]都为0，Clkout占空比小于50％。
第二种情况为步骤1：通过高电平脉宽信息U代码找到Clkout下降沿的位置，对应R代码中1的位置，参考图8(b)所示，U[5]＝1而U[6]＝0，则Clkout的下降沿在U[5]和U[6]之间。步骤2:根据低电平脉宽信息确定占空比，即根据D[5]和D[6]的数值确定占空比。图8(b)中D[5]＝0而D[6]＝1，Clkout占空比等于50％。
第三种情况为步骤1：通过高电平脉宽信息U代码找到Clkout下降沿的位置，对应R代码中1的位置，参考图8(c)所示，U[5]＝1而U[6]＝0，则Clkout的下降沿在U[5]和U[6]之间。步骤2:根据低电平脉宽信息确定占空比，即根据D[5]和D[6]的数值确定占空比。图8(c)中D[5]和D[6]都为1，Clkout占空比大于50％。
在本申请的实施例中，脉宽检测模块还可以根据占空比信息得到粗调完成标志Direction信号和细调完成标志Lock信号。
参考图9(a)所示，为本申请实施例提供的粗调完成标志Direction信号产生电路。由图可知，将UCR输出的R代码取反得到RN代码，使用R代码和RN代码控制开关电路选择对应的信号输出。R[i]和RN[i]控制开关电路选择低电平脉宽信息D代码D[i]作为Direction信号，Direction信号是判断占空比校准电路完成粗调的标志。当占空比校准电路调整待校准时钟信号的占空比的时候，先利用脉宽扩展模块130进行脉宽的扩展，将Clkout占空比调整到大于或者等于50％，参考图8(a)、8(b)和8(c)所示，当占空比小于50％时和占空比大于或者等于50％时，D[6]的值不一样，因此选择D[6]作为Direction信号，Direction信号从低变为高标志电路完成粗调。
参考图9(b)所示，为本申请实施例提供的细调完成标志Lock信号产生电路。由图可知，将UCR输出的R代码取反得到RN代码，使用R代码和RN代码控制开关电路选择对应的信号输出。R[i]和RN[i]控制开关电路选择低电平脉宽信息D代码D[i-1]和D[i]的逻辑组合作为Lock信号，Lock信号是判断电路完成细调的标志。当占空比校准电路调整待校准时钟信号的占空比的时候，先利用脉宽扩展模块130进行脉宽的扩展，将Clkout占空比调整到大于或者等于50％之后，利用脉宽细调模块140将Clkout的脉宽变窄，将Clkout占空比调整到50％。参考图8(a)、8(b)和8(c)所示，当占空比等于50％时，D[5]和D[6]的值不同，当占空比不等于50％时，D[5]和D[6]的值相同，因此选择D[5]和D[6]的逻辑组合作为Lock信号，Lock信号从低变为高标志电路完成细调。
其次是控制(Controller)电路120。图10(a)为本申请实施例提供的控制电路的电路图。图10(b)为本申请实施例提供的控制电路的工作原理波形图。控制电路包括多个D触发器和多个计数器(4bit counter)。
在复位信号Rst进行复位时，控制电路的触发器输出为0，复位信号Rst结束后控制电路开始工作。当FD＝1时，控制电路为鉴频模式，在鉴频模式时控制电路120默认初始输出S＝1，PWD模块110中默认初始使用短延迟路径进行待校准时钟信号的频率检测。由于此时没有对待校准时钟信号进行调整，因此调整信号的初始值为0，即粗调码coarse<3:0>、细调码fine<3:0>和选择信号select的初始值为0。本申请实施例采用待校准时钟信号Clkin的四分频信号Clk_div4为整个占空比校准电路的操作周期。
当FD拉低为0时，PWD模块110完成鉴频并输出待校准时钟信号的频率信息对应的标志信号flag的值，控制电路120根据频率信息对应的标志信号flag的值，确定S值，以便根据S值确定合适的延迟路径、脉宽扩展路径和脉宽细调路径。在确定了合适的延迟路径、脉宽扩展路径和脉宽细调路径之后，PWD模块110检测待校准时钟信号的占空比信息，并根据占空比信息确定待校准时钟信号的占空比以及输出Direction信号和Lock信号。控制电路120根据Direction信号确定选择信号select的值，以便根据select的值选择占空比小于50％的待校准时钟信号进入脉宽扩展模块130进行脉宽扩展。
当控制电路120中c3信号拉低，说明控制电路的选择占空比小于50％的待校准时钟信号的过程已经完成，开始进行待校准时钟信号的校准工作。
待校准时钟信号Clkin的四分频信号Clk_div4输入至控制电路120之后，经过处理得到clkc和clkf，其中，clkc能够控制输出的粗调码coarse<3:0>的值，clkf能够控制输出的细调码fine<3:0>的值。
参考图10(b)所示，在Direction信号为0的时候，clkc的波形跟随Clk_div4变化，在clkc上升沿处控制计数器使粗调码coarse<3:0>的值加1。在粗调码coarse<3:0>的值跳变后，Direction信号可能会出现毛刺，为了屏蔽毛刺对占空比校准电路的影响，选择占空比为75％的四分频信号Clk_div4为操作周期，并且Direction信号和Clk_div4使用OR门进行逻辑组合输出clkc信号。
参考图10(b)所示，在Direction信号为1，Lock信号为0的时候，clkf的波形跟随Clk_div4变化，在clkf上升沿处控制计数器使细调码fine<3:0>的值加1。在细调码fine<3:0>的值跳变后，Direction信号和Lock信号可能会出现毛刺，为了屏蔽毛刺对占空比校准电路的影响，clkf的产生方式和clkc类似，不再赘述。
再次是脉宽扩展EC模块130。图11(a)为本申请实施例提供的脉宽扩展EC模块的电路图。图11(b)为本申请实施例提供的一种脉宽扩展的原理图。
由图11(b)可知，通过采用OR门可以实现待校准时钟信号的脉宽扩展。clkA经过缓冲器延时ΔT1后得到clkB，clkA和clkB经过OR门后得到clkout，clkout的脉宽相对于clkA扩展ΔT1。
由图11(a)可知，脉宽扩展EC模块包括扩展链131，开关电路和反相器。扩展链131串联多个扩展单元(Expand unit)，扩展单元中包括NOR门和反相器，NOR门和反相器串联组成OR门扩展脉宽。由图11(a)可以看出，扩展链131中包括16个扩展单元，每个扩展单元包括2个脉宽扩展路径，当S＝1时，多路选择器选择in为in1，in1和in之间只有多路选择器的延时，实现输入时钟信号为高频时的脉宽的短扩展；当S＝0时，多路选择器选择in经过delay1延时后为in1，in1和in之间的延时是多路选择器的延时加delay1的延时，实现输入时钟信号为低频时的脉宽的长扩展。
将扩展单元串联连接起来，逐渐扩展待校准时钟信号的脉宽，增加待校准时钟信号的占空比。脉宽扩展EC模块130根据控制电路120输出的粗调码coarse<3:0>进行脉宽的扩展。之后将粗调码coarse<3:0>采用译码器(4_16decode)译码，得到Y<15:0>和YN<15:0>，利用Y<15:0>和YN<15:0>控制开关电路，选择输出具有需要脉宽的待校准时钟信号。
开关电路使用由互补的N型金属-氧化物-半导体(NMOS)晶体管和P型金属-氧化物-半导体(PMOS)晶体管构成的传输门。当NMOS的栅极控制电压Y<i>为1，PMOS的栅极控制电压YN<i>为0的时候，表示开关打开，选择对应的信号输出；当Y<i>和YN<i>发生变化的时候，开关电路的寄生电容发生变化，为了避免寄生电容改变对扩展链输出信号的脉宽产生影响，在开关电路和扩展链的输出之间增加起缓冲隔离作用的反相器。
最后是脉宽细调FT模块140。图12(a)为本申请实施例提供的脉宽细调FT模块的电路图。图12(b)为本申请实施例提供的一种脉宽细调的原理图。图12(c)为本申请实施例提供的另一种脉宽细调的原理图。
由图12(b)可知，通过采用AND门可以实现待校准时钟信号的脉宽变窄。clkA经过缓冲器延时ΔT2后得到clkB，clkA和clkB经过AND门后得到clkout，clkout的脉宽相对于clkA变窄ΔT2。
由图12(c)可知，是使用AND门实现脉宽变窄的高分辨率细调原理图，由NAND门和反相器组成AND门。两个输入接在一起为in，in从0变化到1，out1的延时为tp1，in从1变化到0，out1延时为tp2，tp1减去tp2的值就是out1的脉宽相对于in的脉宽变窄的长度。tp1减去tp2的值实际上是一个寄生电容放电的时间，可以很小，因此可以用寄生电容放电的时间实现高分辨率细调。
由图12(a)可知，脉宽细调FT模块140包括细调链141，开关电路和反相器。细调链141串联多个细调单元(Fine Tuning unit)，细调单元中包括NAND门和反相器，NAND门和反相器组成AND门变窄脉宽。由图12(a)可以看出，细调链141中包括16个细调单元，每个细调单元包括2个脉宽细调路径，当S＝1时，多路选择器选择NAND门两个输入接在一起的情况输出，实现输入时钟信号为高频时的高分辨率变窄脉宽的短细调；当S＝0时，多路选择器选择in经过缓冲器后与其本身相与的结果输出，实现输入时钟信号为低频时的低分辨率变窄脉宽的长细调。
将细调单元串联连接起来，逐渐变窄待校准时钟信号的脉宽，降低待校准时钟信号的占空比。脉宽细调模块140根据控制电路120输出的细调码fine<3:0>进行脉宽的变窄。之后将细调码fine<3:0>采用译码器(4_16decode)译码，得到Y<15:0>和YN<15:0>，利用Y<15:0>和YN<15:0>控制开关电路，选择输出具有需要脉宽的待校准时钟信号。
以上对本申请实施例提供的占空比校准电路中每个模块具体对待校准时钟信号进行校准的流程进行了详细描述。
参考图13所示，为采用本申请实施例提供的占空比校准电路进行时钟信号占空比校准的工作原理波形图。由图可知，复位信号Rst为低，电路进入初始态，调整信号的初始值为0，即粗调码coarse<3:0>、细调码fine<3:0>和选择信号select初始值都为0，Flag信号和S值初始为1，使用短延迟路径。复位信号Rst拉高后，电路开始工作，先进入鉴频模式，FD＝1，Clkout输出的是输入时钟Clkin的二分频信号Clk_div2。之后FD拉低为0，经过鉴频得出Clkin属于低频，S值拉低为0，选择低频工作模式，即PWD模块中使用长延迟路径，脉宽扩展模块中使用长脉宽扩展路径，脉宽细调模块中使用长脉宽细调路径，之后PWD模块判断Clkin的占空比，Direction信号为高说明Clkin的占空比大于50％，则选择信号select为1，选择反相Clkin输入PWD模块。选择输入占空比小于50％的信号后，先通过改变粗调码coarse<3:0>对信号的占空比进行粗调，直到Direction信号拉高，粗调码coarse<3:0>锁定为1011，Clkout的占空比稍大于50％。完成粗调后，通过改变细调码fine<3:0>对信号的占空比进行细调，直到Lock信号拉高，细调码fine<3:0>锁定为0011，Clkout的占空比等于50％，最后占空比校准电路稳定输出具有50％占空比的时钟信号。在占空比校准电路现在完成占空校准任务后，因为电路加入脉宽细调模块，占空比校准电路还可以实时追踪待校准时钟信号的占空比变化，如果占空比再发生变化，在脉宽细调模块调整的预设范围内，占空比校准电路都可以将待校准时钟信号的占空比再调整回50％。
本申请实施例中提供的占空比校准电路，包括脉宽检测模块和控制电路，复用脉宽检测模块对输入的待校准时钟信号的频率信息进行检测，以便控制电路根据检测得到的结果自动配置延迟单元中相应的延迟路径，将待校准时钟信号输入至该延迟路径进行时间延迟。当占空比校准电路开始工作后，脉宽检测模块首先判断待校准时钟信号的占空比，之后控制电路选择占空比小于50％的信号进行占空比调节，粗调时只需要使用脉宽扩展模块，无需现有技术中的变窄链，简化电路结构。脉宽检测模块中含有两条延迟时间不同的延迟路径检测脉宽，扩展链和细调链中都包括两条路径，拥有两种不同的分辨率，使用简单的控制电路自动选择合适的延迟路径检测脉宽，自动选择合适的路径调整脉宽，自动选择方式可以根据PVT条件自动调整，选择此时PVT条件下更合适的路径，减少PVT变化对电路性能的影响，并且根据待校准时钟信号的频率高低自动选择合适的延迟路径、扩展链和细调链中的分辨率，实现具有宽的工作频率范围和高校准精度的闭环占空比校准电路。
本申请实施例提供的延迟单元中多种的延迟路径能够使得电路可以工作在宽的频率范围，例如电路工作在1.5GHz-533MHz的频率范围内。本申请实施例能够满足不同频率信号的占空比校准精度，占空比误差控制在-2％和+3％之间。本申请实施例能够减少电路总体完成占空比校准需要的时间，完成校准工作最多需要92个循环(cycle)，总体在160纳秒(ns)以内完成占空比校准工作。
此外，复用脉宽检测模块检测待校准时钟信号的频率，完成鉴频工作，减少了电路占用的资源。根据频率高低自动选择延迟路径在扩展频率范围的同时，没有增加脉宽检测模块中延迟单元的数量和D触发器的数量，降低了控制电路的复杂度，从而整体电路占用资源较少，进一步降低成本。脉宽细调模块使占空比校准电路在一定范围内对待校准时钟信号占空比的变化有追踪能力，提高电路的可靠性。
基于以上实施例提供的占空比校准电路，本申请实施例还提供了一种占空比校准方法，利用上述实施例提供的占空比校准电路对待校准时钟信号进行占空比校准。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种占空比校准电路，其特征在于，包括：脉宽检测模块、脉宽扩展模块、脉宽细调模块和控制电路；
所述脉宽检测模块包括延迟链，所述延迟链串联多个延迟单元，每个延迟单元包括一个或多个延迟路径，前一个延迟路径的总延迟时间小于后一个延迟路径的总延迟时间，所述延迟链用于对待校准时钟信号进行时间延迟；
所述脉宽检测模块，用于检测所述待校准时钟信号的频率信息和脉宽信息，并且通过所述脉宽信息得到待校准时钟信号的占空比信息；
所述控制电路，用于根据所述频率信息确定所述延迟链中对应的延迟路径，根据所述占空比信息产生对所述待校准时钟信号的占空比进行调整的调整信号；
所述脉宽扩展模块和所述脉宽细调模块，分别用于根据所述调整信号对所述待校准时钟信号的占空比进行调整。
2.根据权利要求1所述的占空比校准电路，其特征在于，所述脉宽扩展模块包括与所述延迟路径数量相同的脉宽扩展路径，所述脉宽细调模块包括与所述延迟路径数量相同的脉宽细调路径；
所述控制电路，还用于根据所述频率信息确定所述脉宽扩展模块中对应的脉宽扩展路径和所述脉宽细调模块中对应的脉宽细调路径；
所述脉宽扩展模块，利用所述对应的脉宽扩展路径根据所述调整信号对所述待校准时钟信号的占空比进行扩展；
所述脉宽细调模块，利用所述对应的脉宽细调路径根据所述调整信号对所述待校准时钟信号的占空比进行细调。
3.根据权利要求1所述的占空比校准电路，其特征在于，所述脉宽检测模块包括模式选择模块；
所述模式选择模块，用于确定所述脉宽检测模块是否处于鉴频模式，所述鉴频模式为检测所述待校准时钟信号的频率信息的模式。
4.根据权利要求2所述的占空比校准电路，其特征在于，所述脉宽信息包括高电平脉宽信息和低电平脉宽信息；
所述脉宽检测模块，具体用于检测所述待校准时钟信号的高电平脉宽信息和低电平脉宽信息，并根据所述高电平脉宽信息和所述低电平脉宽信息确定所述待校准时钟信号的占空比是否小于50％的结果；
所述控制电路，具体用于根据所述待校准时钟信号的占空比是否小于50％的结果，配置占空比小于50％的待校准时钟信号。
5.根据权利要求4所述的占空比校准电路，其特征在于，所述调整信号包括粗调码和细调码，所述控制电路，具体用于根据所述占空比信息产生对所述待校准时钟信号进行调整的所述粗调码和所述细调码；
所述脉宽扩展模块，利用所述对应的脉宽扩展路径根据所述粗调码对所述待校准时钟信号的占空比进行扩展；
所述脉宽细调模块，利用所述对应的脉宽细调路径根据所述细调码对所述待校准时钟信号的占空比进行细调。
6.根据权利要求5所述的占空比校准电路，其特征在于，所述脉宽检测模块，具体用于根据所述占空比信息得到粗调完成标志信号和细调完成标志信号；
所述控制电路，具体用于根据所述粗调完成标志信号确定所述粗调码以及根据所述粗调完成标志信号和所述细调完成标志信号确定所述细调码。
7.根据权利要求4所述的占空比校准电路，其特征在于，所述脉宽检测模块，具体用于根据所述高电平脉宽信息确定所述延迟链中第i个延迟路径的延迟时间是否大于所述待校准时钟信号的时钟周期，以便确定所述待校准时钟信号的频率信息对应的标志信号；i为大于或等于1的正整数；
所述控制电路，具体用于根据所述频率信息对应的标志信号确定所述延迟链中对应的延迟路径。
8.根据权利要求4所述的占空比校准电路，其特征在于，所述脉宽检测模块包括第一D触发器、第二D触发器、高电平脉宽信息处理模块；所述高电平脉宽信息处理模块包括多个高电平脉宽信息处理电路；
所述第一D触发器的D端连接所述待校准时钟信号，所述第一D触发器的时钟输入端连接对应延迟单元输出的延时信号，所述第一D触发器的Q端连接所述高电平脉宽信息处理电路的第一输入端；
所述第二D触发器的D端连接所述待校准时钟信号，所述第二D触发器的时钟输入端连接对应延迟单元输出的延时信号，所述第二D触发器的Q端输出所述低电平脉宽信息；
所述高电平脉宽信息处理电路的第一输出端连接后一个高电平脉宽信息处理模块中高电平脉宽信息处理电路的第一输入端；
所述待校准时钟信号的上升沿触发所述第一D触发器进行所述高电平脉宽信息采集，所述高电平脉宽信息处理电路用于对所述高电平脉宽信息进行处理；所述待校准时钟信号的下降沿触发所述第二D触发器进行所述低电平脉宽信息采集，得到所述低电平脉宽信息。
9.根据权利要求1所述的占空比校准电路，其特征在于，所述脉宽细调模块，还具体用于实时追踪所述待校准时钟信号的占空比变化，所述待校准时钟信号的占空比变化在预设范围内，所述脉宽细调模块调整所述待校准时钟信号的占空比至50％。
10.一种占空比校准方法，其特征在于，利用权利要求1-9任意一种占空比校准电路对待校准时钟信号进行占空比校准。
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