CN117559973A - 全数字时钟占空比调节电路和时钟占空比调节方法 - Google Patents

Abstract

本发明提供一种全数字时钟占空比调节电路和时钟占空比调节方法，通过逻辑控制单元的校准模式，控制延迟单元以不同的延迟程度对脉冲信号进行信号延迟得到延迟脉冲信号，直至逻辑控制单元根据D触发器输出的输出信号确定延迟单元对应的当前延迟程度能将输入时钟信号延迟一个时钟周期，从而通过逻辑控制单元的占空比调节模式，根据延迟单元对应的当前延迟程度，确定占空比调节延迟程度，并控制延迟单元基于占空比调节延迟程度对输入时钟信号进行延迟，随后基于信号合成单元对输入时钟信号和延迟时钟信号进行信号合成，得到与输入时钟信号同周期且占空比为50％的输出时钟信号，提升了占空比的调节范围、缩短了设计周期间、提高了电路可移植性。

Description

全数字时钟占空比调节电路和时钟占空比调节方法

技术领域

本发明涉及时钟信号处理技术领域，尤其涉及一种全数字时钟占空比调节电路和时钟占空比调节方法。

背景技术

时钟信号在传输过程中，其上升时间和下降时间会受信号通道特性的影响产生偏差，导致接收端的时钟信号占空比发生变化，使得接收端的时钟信号占空比不再是50％。其中，上升时间和下降时间的偏差对接收端时钟信号的占空比的影响如图1所示。传统的时钟占空比调节电路通常是由模拟电路定制而成，基本电路结构通常是将时钟信号通过一个RC网络(Resistance-Capacitance Circuits，相移电路)，和电源电压的一半作比较，从而判断出占空比是否发生变化，进而调整PMOS管和NMOS管的打开数量来调整时钟信号的占空比。

然而，目前的时钟占空比调节电路受限于MOS管调节电流能力有限这一缺陷，使得时钟占空比调节电路的占空比调节范围小，电路的适用范围较窄。其次，现有时钟占空比调节电路的设计周期长，从设计到版图均需要手工搭电路，手工画布局图，并且电路的可移植性差，若需要将时钟占空比调节电路从一个工艺节点换到另一个工艺节点上，则上述电路设计和实现的所有流程需要从头重复一遍。

发明内容

本发明提供一种全数字时钟占空比调节电路和时钟占空比调节方法，用以解决现有技术中占空比调节范围小、设计周期长且可移植性差的缺陷。

本发明提供一种全数字时钟占空比调节电路，包括：

脉冲生成单元、信号选择单元、D触发器、延迟单元、逻辑控制单元和信号合成单元；

其中，所述脉冲生成单元的输入端与输入时钟信号相连，所述脉冲生成单元的使能端与所述逻辑控制单元相连，以使得所述逻辑控制单元控制所述脉冲生成单元输出脉冲信号；

所述信号选择单元的输入端与所述脉冲信号和所述输入时钟信号相连，所述信号选择单元的使能端与所述逻辑控制单元相连，以使得所述逻辑控制单元控制所述信号选择单元选择所述脉冲信号或所述输入时钟信号；所述信号选择单元的输出端与所述D触发器的D端、所述延迟单元以及所述信号合成单元的输入端相连；

所述延迟单元的控制端与所述逻辑控制单元相连，以使得所述逻辑控制单元控制所述延迟单元的延迟程度；所述延迟单元的输出端与所述D触发器的时钟端以及所述信号合成单元的输入端相连；

所述D触发器的输出端与所述逻辑控制单元相连，以使得所述逻辑控制单元基于所述D触发器的输出信号控制所述脉冲生成单元、所述信号选择单元和所述延迟单元；

所述信号合成单元输出与所述输入时钟信号同周期且占空比为50％的输出时钟信号。

根据本发明提供的一种全数字时钟占空比调节电路，所述逻辑控制单元具体用于：

在校准模式下，控制所述脉冲生成单元输出脉冲信号，并控制所述信号选择单元选择所述脉冲信号；控制所述延迟单元以不同的延迟程度进行信号延迟，并基于所述D触发器的输出信号，确定所述延迟单元对应的当前延迟程度是否能将所述输入时钟信号延迟一个时钟周期；若确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期，则切换至占空比调节模式；

在占空比调节模式下，关闭所述脉冲生成单元，并控制所述信号选择单元选择所述输入时钟信号；基于所述延迟单元对应的当前延迟程度，确定占空比调节延迟程度，并控制所述延迟单元基于所述占空比调节延迟程度对所述输入时钟信号进行延迟。

根据本发明提供的一种全数字时钟占空比调节电路，所述基于所述延迟单元对应的当前延迟程度，确定占空比调节延迟程度，具体包括：

确定所述延迟单元对应的当前延迟程度的1/2为目标延迟程度；

基于所述延迟单元的延迟精度以及所述目标延迟程度，确定所述占空比调节延迟程度。

根据本发明提供的一种全数字时钟占空比调节电路，所述控制所述延迟单元以不同的延迟程度进行信号延迟，并基于所述D触发器的输出信号，确定所述延迟单元对应的当前延迟程度是否能将所述输入时钟信号延迟一个时钟周期，具体包括：

按照延迟程度由小到大的顺序控制所述延迟单元以不同的延迟程度进行信号延迟；

若检测到所述D触发器的输出信号出现由高电平至低电平的跳变，则确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期。

根据本发明提供的一种全数字时钟占空比调节电路，所述信号合成单元包括异或门和二分频单元。

本发明还提供一种基于如上述任一种全数字时钟占空比调节电路的时钟占空比调节方法，包括：

开启逻辑控制单元的校准模式后，基于所述逻辑控制单元控制脉冲生成单元基于输入时钟信号输出相应的脉冲信号，并控制信号选择单元选择并输出所述脉冲信号；基于所述逻辑控制单元控制延迟单元以不同的延迟程度对所述脉冲信号进行信号延迟得到延迟脉冲信号，并基于D触发器基于时钟端输入的所述延迟脉冲信号对D端输入的所述脉冲信号进行采样，得到所述D触发器输出的输出信号，直至所述逻辑控制单元根据所述D触发器输出的输出信号确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期，并将所述逻辑控制单元切换至占空比调节模式；

在占空比调节模式下，基于所述逻辑控制单元关闭所述脉冲生成单元，并控制所述信号选择单元选择并输出输入时钟信号；基于所述逻辑控制单元，根据所述延迟单元对应的当前延迟程度，确定占空比调节延迟程度，并控制所述延迟单元基于所述占空比调节延迟程度对所述输入时钟信号进行延迟，得到所述延迟单元输出的延迟时钟信号；基于所述信号合成单元对所述输入时钟信号和所述延迟时钟信号进行信号合成，得到与所述输入时钟信号同周期且占空比为50％的输出时钟信号。

根据本发明提供的一种时钟占空比调节方法，所述根据所述延迟单元对应的当前延迟程度，确定占空比调节延迟程度，具体包括：

确定所述延迟单元对应的当前延迟程度的1/2为目标延迟程度；

基于所述延迟单元的延迟精度以及所述目标延迟程度，确定所述占空比调节延迟程度。

根据本发明提供的一种时钟占空比调节方法，所述基于所述逻辑控制单元控制延迟单元以不同的延迟程度对所述脉冲信号进行信号延迟得到延迟脉冲信号，并基于D触发器基于时钟端输入的所述延迟脉冲信号对D端输入的所述脉冲信号进行采样，得到所述D触发器输出的输出信号，直至所述逻辑控制单元根据所述D触发器输出的输出信号确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期，并将所述逻辑控制单元切换至占空比调节模式，具体包括：

基于所述逻辑控制单元按照延迟程度由小到大的顺序控制所述延迟单元以不同的延迟程度对所述脉冲信号进行信号延迟得到延迟脉冲信号，并基于D触发器基于时钟端输入的所述延迟脉冲信号对D端输入的所述脉冲信号进行采样，得到所述D触发器输出的输出信号；

若检测到所述D触发器的输出信号出现由高电平至低电平的跳变，则确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期，并将所述逻辑控制单元切换至占空比调节模式。

根据本发明提供的一种时钟占空比调节方法，所述基于所述信号合成单元对所述输入时钟信号和所述延迟时钟信号进行信号合成，得到与所述输入时钟信号同周期且占空比为50％的输出时钟信号，具体包括：

基于所述信号合成单元中的异或门对所述输入时钟信号和所述延迟时钟信号进行异或操作，得到初始合成信号；

基于所述信号合成单元中的二分频单元对所述初始合成信号进行二分频处理，得到所述与所述输入时钟信号同周期且占空比为50％的输出时钟信号。

本发明提供的全数字时钟占空比调节电路和时钟占空比调节方法，通过逻辑控制单元的校准模式，控制脉冲生成单元基于输入时钟信号输出相应的脉冲信号，并控制信号选择单元选择并输出脉冲信号，控制延迟单元以不同的延迟程度对脉冲信号进行信号延迟得到延迟脉冲信号，并基于D触发器基于时钟端输入的延迟脉冲信号对D端输入的脉冲信号进行采样，得到D触发器输出的输出信号，直至逻辑控制单元根据D触发器输出的输出信号确定延迟单元对应的当前延迟程度能将输入时钟信号延迟一个时钟周期，并将逻辑控制单元切换至占空比调节模式，从而通过逻辑控制单元的占空比调节模式，关闭脉冲生成单元，并控制信号选择单元选择并输出输入时钟信号，根据延迟单元对应的当前延迟程度，确定占空比调节延迟程度，并控制延迟单元基于占空比调节延迟程度对输入时钟信号进行延迟，得到延迟单元输出的延迟时钟信号，随后基于信号合成单元对输入时钟信号和延迟时钟信号进行信号合成，得到与输入时钟信号同周期且占空比为50％的输出时钟信号，其占空比调节范围大，当延迟单元的延迟精度足够小时，可以调节任意占空比的输入时钟信号，同时，该电路由于是全数字实现，可以通过verilog代码实现，设置好约束，采用EDA工具综合并完成布局布线即可，设计周期间短，且即使需要转换工艺，可以利用原始的verilog代码和设计约束，采用EDA工具映射到新的工艺库即可，大大缩短了工艺转换时电路调整的时间。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术提供的上升时间和下降时间的偏差对接收端时钟信号的占空比的影响示意图；

图2是本发明提供的全数字时钟占空比调节电路的流程示意图；

图3是本发明提供的时钟占空比调节方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

时钟信号在传输过程中，其上升时间和下降时间会受信号通道特性的影响产生偏差，导致接收端的时钟信号占空比发生变化，使得接收端的时钟信号占空比不再是50％。因此，需要对接收端的时钟信号进行占空比调节，使其占空比为50％，从而满足下游电路的需求。传统的时钟占空比调节电路通常是由模拟电路定制而成，通过将时钟信号通过一个RC网络和电源电压的一半作比较，从而判断出占空比是否发生变化，进而调整PMOS管和NMOS管的打开数量来调整时钟信号的占空比。然而，该方式下的时钟占空比调节电路的占空比调节范围小，电路的适用范围较窄，且设计周期长、可移植性差。

对此，本发明提供一种全数字时钟占空比调节电路。图2是本发明提供的全数字时钟占空比调节电路的流程示意图，如图2所示，该电路包括：

脉冲生成单元110、信号选择单元120、D触发器130、延迟单元140、逻辑控制单元150和信号合成单元160。

其中，脉冲生成单元110的输入端与输入时钟信号input_clk相连，脉冲生成单元110的使能端与逻辑控制单元150相连，以使得逻辑控制单元150控制脉冲生成单元110输出脉冲信号input_clk_pulse；

信号选择单元120的输入端与脉冲信号input_clk_pulse和输入时钟信号input_clk相连，信号选择单元120的使能端与逻辑控制单元150相连，以使得逻辑控制单元150控制信号选择单元120选择脉冲信号input_clk_pulse或输入时钟信号input_clk；信号选择单元120的输出端与D触发器130的D端、延迟单元140以及信号合成单元160的输入端相连；

延迟单元140的控制端与逻辑控制单元150相连，以使得逻辑控制单元150控制延迟单元140的延迟程度；延迟单元140的输出端与D触发器130的时钟端以及信号合成单元160的输入端相连；

D触发器130的输出端与逻辑控制单元150相连，以使得逻辑控制单元150基于D触发器130的输出信号pd控制脉冲生成单元110、信号选择单元120和延迟单元140；

信号合成单元160输出与输入时钟信号input_clk同周期且占空比为50％的输出时钟信号output_clk。

具体地，逻辑控制单元150有两种工作模式，即校准模式和占空比调节模式，其可以通过使能控制信号cal_en控制工作模式的切换。例如，当cal_en为高电平时，逻辑控制单元150工作在校准模式下，而当cal_en为低电平时，逻辑控制单元150工作在占空比调节模式下。其中，当逻辑控制单元150工作在校准模式下时，其目的在于找寻输入时钟信号input_clk的时钟周期。此处，输入时钟信号input_clk的占空比不确定，其占空比可能小于50％、等于50％或者大于50％，但是无论输入时钟信号input_clk的占空比如何，其时钟周期T是不变的，因此，逻辑控制单元150可以通过找寻输入时钟信号input_clk的这一固定值，作为后续占空比调节的依据。

具体而言，逻辑控制单元150工作在校准模式下时，可以通过脉冲生成单元110、信号选择单元120、D触发器130、延迟单元140所形成的通路确定输入时钟信号input_clk的时钟周期。其中，逻辑控制单元150通过使能信号pulse_en控制脉冲生成单元110基于输入时钟信号input_clk输出相应的脉冲信号input_clk_pulse，并通过使能信号cal_mode控制信号选择单元选择并输出该脉冲信号input_clk_pulse。例如，可以将使能信号pulse_en设为高电平以控制脉冲生成单元110输出相应的脉冲信号input_clk_pulse，并将使能信号cal_mode设为高电平以控制信号选择单元选择并输出该脉冲信号input_clk_pulse。

随后，延迟单元140会根据逻辑控制单元150通过信号delay_sel设置的延迟程度对输入至延迟单元140的信号clk_delay_in(校准模式下为脉冲信号input_clk_pulse)进行信号延迟，得到延迟单元140的输出信号clk_delay_out(校准模式下为延迟脉冲信号)。D触发器130则基于时钟端输入的延迟脉冲信号对D端输入的脉冲信号input_clk_pulse进行采样，得到D触发器130输出的输出信号pd。此处，逻辑控制单元150会控制延迟单元140以不同的延迟程度对脉冲信号input_clk_pulse进行信号延迟，直至逻辑控制单元150根据D触发器130输出的输出信号pd确定延迟单元140对应的当前延迟程度能将输入时钟信号input_clk延迟一个时钟周期，从而可以确定输入时钟信号input_clk的时钟周期T。

在一些实施例中，逻辑控制单元150可以按照延迟程度由小到大的顺序依次控制延迟单元140以不同的延迟程度对脉冲信号input_clk_pulse进行信号延迟。若逻辑控制单元150检测到D触发器130的输出信号pd出现由高电平至低电平的跳变，则确定延迟单元140对应的当前延迟程度能将输入时钟信号input_clk恰好延迟一个时钟周期。

当逻辑控制单元150根据D触发器130输出的输出信号pd确定延迟单元140对应的当前延迟程度能将输入时钟信号input_clk延迟一个时钟周期，即确定了输入时钟信号input_clk的时钟周期T后，将逻辑控制单元150切换至占空比调节模式。当逻辑控制单元150工作在占空比调节模式下时，其目的在于根据校准模式下确定的输入时钟信号input_clk的时钟周期T对输入时钟信号input_clk进行转换，以得到与输入时钟信号input_clk同周期且占空比为50％的输出时钟信号output_clk。此处，可以基于校准模式下确定的输入时钟信号input_clk的时钟周期T，将输入时钟信号input_clk延迟半个时钟周期(即T/2)，然后将延迟后的延迟时钟信号与原始的输入时钟信号input_clk进行信号合成，得到与输入时钟信号input_clk同周期且占空比为50％的输出时钟信号output_clk。

其中，逻辑控制单元150工作在占空比调节模式下时，可以通过信号选择单元120、延迟单元140和信号合成单元160所形成的通路对输入时钟信号input_clk进行信号转换，得到输出时钟信号output_clk。此处，逻辑控制单元150可以通过使能信号pulse_en关闭脉冲生成单元110，并通过使能信号cal_mode控制信号选择单元120选择并输出输入时钟信号input_clk，从而使得输入时钟信号input_clk作为延迟单元140的输入信号clk_delay_in输入至延迟单元140。例如，可以将使能信号pulse_en设为低电平以关闭脉冲生成单元110，并将使能信号cal_mode设为低电平以控制信号选择单元选择并输出输入时钟信号input_clk。此外，逻辑控制单元150还会根据校准模式下最后确定的延迟单元对应的当前延迟程度(即能将输入时钟信号input_clk延迟一个时钟周期的延迟程度)，确定占空比调节延迟程度，并控制延迟单元140基于该占空比调节延迟程度对输入时钟信号input_clk进行延迟，得到延迟单元140的输出信号clk_delay_out(占空比调节模式下为延迟时钟信号)。在一些实施例中，可以确定延迟单元对应的上述当前延迟程度的1/2为目标延迟程度，再基于延迟单元140的延迟精度以及该目标延迟程度，确定上述占空比调节延迟程度。其中，延迟单元140的延迟精度越高，占空比调节延迟程度越接近目标延迟程度。

随后，信号合成单元160对输入时钟信号input_clk和该延迟时钟信号进行信号合成，得到与输入时钟信号input_clk同周期且占空比为50％的输出时钟信号。在一些实施例中，信号合成单元160可以包括串联的异或门和二分频单元。当输入时钟信号input_clk和该延迟时钟信号输入至上述异或门后，该异或门对输入时钟信号input_clk和延迟时钟信号进行异或操作，得到初始合成信号。接着基于信号合成单元160中的二分频单元对该初始合成信号进行二分频处理，得到与输入时钟信号input_clk同周期且占空比为50％的输出时钟信号output_clk。

综上所述，本发明实施例提供的全数字时钟占空比调节电路，通过逻辑控制单元的校准模式，控制脉冲生成单元基于输入时钟信号输出相应的脉冲信号，并控制信号选择单元选择并输出脉冲信号，控制延迟单元以不同的延迟程度对脉冲信号进行信号延迟得到延迟脉冲信号，并基于D触发器基于时钟端输入的延迟脉冲信号对D端输入的脉冲信号进行采样，得到D触发器输出的输出信号，直至逻辑控制单元根据D触发器输出的输出信号确定延迟单元对应的当前延迟程度能将输入时钟信号延迟一个时钟周期，并将逻辑控制单元切换至占空比调节模式，从而通过逻辑控制单元的占空比调节模式，关闭脉冲生成单元，并控制信号选择单元选择并输出输入时钟信号，根据延迟单元对应的当前延迟程度，确定占空比调节延迟程度，并控制延迟单元基于占空比调节延迟程度对输入时钟信号进行延迟，得到延迟单元输出的延迟时钟信号，随后基于信号合成单元对输入时钟信号和延迟时钟信号进行信号合成，得到与输入时钟信号同周期且占空比为50％的输出时钟信号，其占空比调节范围大，当延迟单元的延迟精度足够小时，可以调节任意占空比的输入时钟信号，同时，该电路由于是全数字实现，可以通过verilog代码实现，设置好约束，采用EDA工具综合并完成布局布线即可，设计周期间短，且即使需要转换工艺，可以利用原始的verilog代码和设计约束，采用EDA工具映射到新的工艺库即可，大大缩短了工艺转换时电路调整的时间。

下面对本发明提供的时钟占空比调节方法进行描述，下文描述的时钟占空比调节方法与上文描述的全数字时钟占空比调节电路可相互对应参照。

基于上述任一实施例，图3是本发明提供的时钟占空比调节方法的流程示意图，该方法建立在上述实施例给出的全数字时钟占空比调节电路基础上，如图3所示，该方法包括：

步骤310，开启逻辑控制单元的校准模式后，基于所述逻辑控制单元控制脉冲生成单元基于输入时钟信号输出相应的脉冲信号，并控制信号选择单元选择并输出所述脉冲信号；基于所述逻辑控制单元控制延迟单元以不同的延迟程度对所述脉冲信号进行信号延迟得到延迟脉冲信号，并基于D触发器基于时钟端输入的所述延迟脉冲信号对D端输入的所述脉冲信号进行采样，得到所述D触发器输出的输出信号，直至所述逻辑控制单元根据所述D触发器输出的输出信号确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期，并将所述逻辑控制单元切换至占空比调节模式；

步骤320，在占空比调节模式下，基于所述逻辑控制单元关闭所述脉冲生成单元，并控制所述信号选择单元选择并输出输入时钟信号；基于所述逻辑控制单元，根据所述延迟单元对应的当前延迟程度，确定占空比调节延迟程度，并控制所述延迟单元基于所述占空比调节延迟程度对所述输入时钟信号进行延迟，得到所述延迟单元输出的延迟时钟信号；基于所述信号合成单元对所述输入时钟信号和所述延迟时钟信号进行信号合成，得到与所述输入时钟信号同周期且占空比为50％的输出时钟信号。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种全数字时钟占空比调节电路，其特征在于，包括：

脉冲生成单元、信号选择单元、D触发器、延迟单元、逻辑控制单元和信号合成单元；

其中，所述脉冲生成单元的输入端与输入时钟信号相连，所述脉冲生成单元的使能端与所述逻辑控制单元相连，以使得所述逻辑控制单元控制所述脉冲生成单元输出脉冲信号；

所述信号选择单元的输入端与所述脉冲信号和所述输入时钟信号相连，所述信号选择单元的使能端与所述逻辑控制单元相连，以使得所述逻辑控制单元控制所述信号选择单元选择所述脉冲信号或所述输入时钟信号；所述信号选择单元的输出端与所述D触发器的D端、所述延迟单元以及所述信号合成单元的输入端相连；

所述延迟单元的控制端与所述逻辑控制单元相连，以使得所述逻辑控制单元控制所述延迟单元的延迟程度；所述延迟单元的输出端与所述D触发器的时钟端以及所述信号合成单元的输入端相连；

所述D触发器的输出端与所述逻辑控制单元相连，以使得所述逻辑控制单元基于所述D触发器的输出信号控制所述脉冲生成单元、所述信号选择单元和所述延迟单元；

所述信号合成单元输出与所述输入时钟信号同周期且占空比为50％的输出时钟信号。

2.根据权利要求1所述的全数字时钟占空比调节电路，其特征在于，所述逻辑控制单元具体用于：

在校准模式下，控制所述脉冲生成单元输出脉冲信号，并控制所述信号选择单元选择所述脉冲信号；控制所述延迟单元以不同的延迟程度进行信号延迟，并基于所述D触发器的输出信号，确定所述延迟单元对应的当前延迟程度是否能将所述输入时钟信号延迟一个时钟周期；若确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期，则切换至占空比调节模式；

在占空比调节模式下，关闭所述脉冲生成单元，并控制所述信号选择单元选择所述输入时钟信号；基于所述延迟单元对应的当前延迟程度，确定占空比调节延迟程度，并控制所述延迟单元基于所述占空比调节延迟程度对所述输入时钟信号进行延迟。

3.根据权利要求2所述的全数字时钟占空比调节电路，其特征在于，所述基于所述延迟单元对应的当前延迟程度，确定占空比调节延迟程度，具体包括：

确定所述延迟单元对应的当前延迟程度的1/2为目标延迟程度；

基于所述延迟单元的延迟精度以及所述目标延迟程度，确定所述占空比调节延迟程度。

4.根据权利要求2所述的全数字时钟占空比调节电路，其特征在于，所述控制所述延迟单元以不同的延迟程度进行信号延迟，并基于所述D触发器的输出信号，确定所述延迟单元对应的当前延迟程度是否能将所述输入时钟信号延迟一个时钟周期，具体包括：

按照延迟程度由小到大的顺序控制所述延迟单元以不同的延迟程度进行信号延迟；

若检测到所述D触发器的输出信号出现由高电平至低电平的跳变，则确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期。

5.根据权利要求1所述的全数字时钟占空比调节电路，其特征在于，所述信号合成单元包括异或门和二分频单元。

6.一种基于如权利要求1至5任一项所述全数字时钟占空比调节电路的时钟占空比调节方法，其特征在于，包括：

开启逻辑控制单元的校准模式后，基于所述逻辑控制单元控制脉冲生成单元基于输入时钟信号输出相应的脉冲信号，并控制信号选择单元选择并输出所述脉冲信号；基于所述逻辑控制单元控制延迟单元以不同的延迟程度对所述脉冲信号进行信号延迟得到延迟脉冲信号，并基于D触发器基于时钟端输入的所述延迟脉冲信号对D端输入的所述脉冲信号进行采样，得到所述D触发器输出的输出信号，直至所述逻辑控制单元根据所述D触发器输出的输出信号确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期，并将所述逻辑控制单元切换至占空比调节模式；

在占空比调节模式下，基于所述逻辑控制单元关闭所述脉冲生成单元，并控制所述信号选择单元选择并输出输入时钟信号；基于所述逻辑控制单元，根据所述延迟单元对应的当前延迟程度，确定占空比调节延迟程度，并控制所述延迟单元基于所述占空比调节延迟程度对所述输入时钟信号进行延迟，得到所述延迟单元输出的延迟时钟信号；基于所述信号合成单元对所述输入时钟信号和所述延迟时钟信号进行信号合成，得到与所述输入时钟信号同周期且占空比为50％的输出时钟信号。

7.根据权利要求6所述的时钟占空比调节方法，其特征在于，所述根据所述延迟单元对应的当前延迟程度，确定占空比调节延迟程度，具体包括：

确定所述延迟单元对应的当前延迟程度的1/2为目标延迟程度；

基于所述延迟单元的延迟精度以及所述目标延迟程度，确定所述占空比调节延迟程度。

8.根据权利要求6所述的时钟占空比调节方法，其特征在于，所述基于所述逻辑控制单元控制延迟单元以不同的延迟程度对所述脉冲信号进行信号延迟得到延迟脉冲信号，并基于D触发器基于时钟端输入的所述延迟脉冲信号对D端输入的所述脉冲信号进行采样，得到所述D触发器输出的输出信号，直至所述逻辑控制单元根据所述D触发器输出的输出信号确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期，并将所述逻辑控制单元切换至占空比调节模式，具体包括：

基于所述逻辑控制单元按照延迟程度由小到大的顺序控制所述延迟单元以不同的延迟程度对所述脉冲信号进行信号延迟得到延迟脉冲信号，并基于D触发器基于时钟端输入的所述延迟脉冲信号对D端输入的所述脉冲信号进行采样，得到所述D触发器输出的输出信号；

若检测到所述D触发器的输出信号出现由高电平至低电平的跳变，则确定所述延迟单元对应的当前延迟程度能将所述输入时钟信号延迟一个时钟周期，并将所述逻辑控制单元切换至占空比调节模式。

9.根据权利要求6所述的时钟占空比调节方法，其特征在于，所述基于所述信号合成单元对所述输入时钟信号和所述延迟时钟信号进行信号合成，得到与所述输入时钟信号同周期且占空比为50％的输出时钟信号，具体包括：

基于所述信号合成单元中的异或门对所述输入时钟信号和所述延迟时钟信号进行异或操作，得到初始合成信号；

基于所述信号合成单元中的二分频单元对所述初始合成信号进行二分频处理，得到所述与所述输入时钟信号同周期且占空比为50％的输出时钟信号。