JP4634182B2

JP4634182B2 - 並行パスのサンプリングを用いたアナログ・エラーの判定

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Publication number: JP4634182B2
Application number: JP2005040220A
Authority: JP
Inventors: エイチジアンジエヌ; 康雄日高
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-02-20
Filing date: 2005-02-17
Publication date: 2011-02-16
Anticipated expiration: 2025-02-17
Also published as: US6977600B2; KR100689004B1; CN100505547C; JP2005236995A; KR20060042126A; US20050184898A1; EP1566890A1; CN1658509A

Description

本発明は、一般的に、信号エラーを判定するサンプリング方法に関し、特に、アナログ・エラーを、並行パスを用いて、判定する方法及びシステムに関する。

高周波信号のアプリケーションはアナログ・エラーを極めて高い速度で判定する必要性をもたらした。

残念ながら、そのような高周波によってかなりの要求がサンプリング及び解析回路に課される。サンプリング及びエラー解析は、実行し得るが、費用がかかるもの及び/又は回路設計において実現するのが困難なものであり得る、いくつかの高速部品を要する。

本発明の一実施例では、信号のアナログ・エラーを判定する方法は入力信号を受信する工程及び該入力信号をサンプリングして第１サンプル化信号を発生させる工程を含む。該方法は更に、該第１サンプル化信号を第１通信パスと第２通信パスとを用いて通信する工程及び該第１通信パスからの該第１サンプル化信号をサンプリングして第２サンプル化信号を発生させる工程を含む。該方法は更に、該第２通信パスからの該第１サンプル化信号をディジタル信号に変換する工程、該ディジタル信号をディジタル・メモリを用いて記憶させる工程、該第２サンプル化信号を該ディジタル信号と比較する工程、及び該入力信号のアナログ・エラーを該比較に基づいて判定する工程を含む。

本発明の特定の実施例は種々の技術上の効果を備え得る。特定の実施例の1つの技術上の効果は、サンプリング及び解析を行うのに要する高周波部品の点数を削減するものである。本発明の特定の実施例によって特定の部品が入力信号の周波数と比較して相対的に低い周波数で動作することが可能となる。これによって回路を構成する高周波部品点数を減少させることが可能となる。この高周波部品点数の減少によって回路の全体コストが削減されることに加えて回路設計が簡素化される。

特定実施例の別の技術上の効果は、レーテンシに関連した問題を軽減するものである。高速で動作するサンプリング及び解析の回路では、部品の動作によって回路にもたらされるレーテンシによってフィードバックが入力信号よりもわずかに遅延し得る。これによって回路におけるエラー及び/又は非効率的な動作をもたらし得る。解析回路を並行パスに再配置することによって、本発明の回路の特定の実施例は、高速フィードバックに対する要求を軽減し得るものであり、この軽減によってレーテンシに関連した問題を軽減し得る。

本発明の特定の実施例のなお別の技術上の効果は状態依存性を低減するものである。本発明の特定の実施例は等化をサンプリング後に用いるよう改変し得る。これによってサンプリング・スイッチがその状態を、繰り返されるサンプリングの毎回の実行後にクリアすることが可能となる。サンプリング・スイッチの特定の値を、例えば、ハイからローまで、切り替えるのに、信号の期間と比較してかなりの時間量を要し得るので、スイッチを、繰り返されるサンプリングの毎回の実行後に、初期化しないことによって、「ジッタ」として知られる、不適切な時間遅延をもたらし得る。スイッチの、繰り返されるサンプリングの毎回の実行後の、等化を可能にすることによって、本発明の特定の実施例によってジッタと関連した問題が軽減される。これら及び別の特徴は高速アナログ・エラー解析に関わるアプリケーションを可能にすることに役立つものであり得る。

別の技術上の効果を本発明の種々の実施例において実現し得る。更に、特定の効果を列挙したが、特定の実施例は、該列挙した効果の全部又は一部を含み得るか、該列挙した効果を何ら含まないものであり得る。

（実施例）

図１はアナログ・エラーの解析を行うのに用いる回路100を示す。図示した実施例では、回路100はサンプリング・スイッチ101、アナログ・バッファ102、判定スライサ・ブロック104、スイッチとラッチとの組み合わせ106、第２サンプル・スイッチ108、及びアナログ・エラー比較モジュール110を含む。一般的に、回路100は入力信号をサンプリングし、アナログ・エラーの度合いを算定する。「アナログ・エラー」は、一般的に、着信信号と、相当するディジタル・システムの公称ハイ値との間の振幅における偏差量を表す。アナログ・エラーはシステムの性能を判定し、電力量を過剰に消費する部品などの、性能を劣化させ得るシステムの領域を識別するのに有用である。

サンプリング・スイッチ101及び108は高周波信号を受信し、該信号における所定の時間間隔での値を取得して、その値を出力する何れかの適切な部品を表す。サンプリング・スイッチ101及び108は、信号をギガヘルツ領域においてサンプリングすることができる。サンプリング・スイッチ101及び108は、トランジスタ、抵抗器、及び定電流源などの部品を含む、何れかの適切な電子部品を含み得るものである。サンプリング・スイッチ101及び108は効果的には、いくつかの高速部品を含んで高周波信号のサンプリングを可能にし得る。

アナログ・バッファ102は着信アナログ信号を記憶する何れかの適切な部品を表す。アナログ・バッファ102は信号を記憶する電子部品又は別の形態の何れかの適切な組み合わせを含み得る。図示した実施例では、アナログ・バッファ102は第１サンプル・スイッチ101の出力信号をバッファする。

判定スライサ・ブロック104はアナログ・バッファ102の出力をディジタル信号に変換する何れかの適切な部品を表す。判定スライサ104はアナログ・ディジタル変換を行う、電子部品又は別の部品の何れかの組み合わせを含み得る。特定の実施例では、判定スライサ104は、いくつかの金属酸化膜半導体電界効果トランジスタ(MOSFET)を含む。一般的に、何れかの適切なアナログ・ディジタル変換器は判定スライサ104として動作し得る。

スイッチ及びラッチ106は２値状態間でスイッチングし、該スイッチング処理の結果を判定スライサ・ブロック104からの入力に応じてラッチする何れかの適切な部品を表す。スイッチ及びラッチ106への入力は元の高周波信号からサンプリングされるので、スイッチ及びラッチ106は元の信号の速度ではなくサンプリング・レートで信号をキャプチャするのに十分高速で応答することができることを要するだけで済む。したがって、スイッチ及びラッチ106は種々の通常の部品を比較的高周波の応答を要することなく構成し得る。一般的に、何れかの適切なディジタル・メモリがスイッチ及びラッチ106の動作を行い得る。

アナログ・エラー比較部110はスイッチ及びラッチ106によって記憶される情報を第２サンプリング・スイッチ108によって出力される情報と比較する何れかの部品を表す。アナログ・エラー比較部110は更に、アナログ・エラーの振幅を検出可能なレベルまで増幅させる増幅回路を含み得る。アナログ・エラー比較モジュール110の精度は精密部品を用いることによって所望のレベルに設定し得る。一般的に、アナログ・エラー比較モジュール110は電圧をお互いに比較するのに有用な種々の電子部品の何れかを含み得る。

動作上、回路100は高周波信号を受信する。サンプリング・スイッチ101は入力信号からの値をサンプリングし、サンプル値をアナログ信号としてアナログ・バッファ102と第２サンプリング・スイッチ108に出力する。アナログ・バッファ102はサンプリング・スイッチ101から受信される情報を記憶して該情報をスライサ・ブロック104に、関連したバッファリング遅延を、伴って転送する。アナログ・バッファ102におけるバッファリング量はサンプリング・スイッチ101とスライサ・ブロック104との間の時間遅延を適切に調節するよう設定し得る。判定スライサ104はアナログ・バッファ102のアナログ出力をディジタル信号に変換し、該ディジタル信号はスイッチ及びラッチ106に記憶される。

並行パス上では、第２サンプリング・スイッチ108は第１サンプリング・スイッチ101の出力を再サンプリングして低速再サンプル化信号を生成する。第２サンプリング・スイッチ108は更に、該再サンプル化信号をアナログ・エラー比較部110に備える。アナログ・エラー比較部110は更に、サンプリング・スイッチ108からのアナログ信号の振幅をスイッチ及びラッチ106からの期待ディジタル値と比較する。これによってアナログ・エラーの算定が可能となる。アナログ・エラー比較部110は更に、アナログ・エラーを容易に測定可能なレベルに増幅し得る。

特定の実施例によれば、サンプル・スイッチ101及び108は等化モジュールを含み得る。等化モジュールはサンプリング・スイッチ101及び108をサンプリング・サイクル間でリセットする外部のタイミング機構によって制御される。このようにリセットすることによってサンプル・スイッチ101及び108の値を、例えば、ハイ値からロー値に、スイッチングすることに関連したジッタが削減される。効果的には、信号をサンプリング・スイッチ101及び108に差動入力として備え得る。この場合では、信号の和は必然的に信号の平均値である。このようにして、等化モジュールはサンプリング・スイッチ101及び108各々における記憶機構を高速で再初期化し得る。

一般的に、パス間のタイミングは、アナログ・エラー比較器110が正確な比較を行うためにはかなり同等に合わせられていることを要する。したがって、アナログ・バッファ102と、判定スライサ・ブロック104と、スイッチ及びラッチ106などの部品を効果的に選定して入力信号の元の着信周波数の倍数に一致させ得る。同様に、サンプリング・スイッチ108を特定のタイミングで、並行パスとアナログ・エラー比較部110との間のタイミングを同期化させ得るように、サンプリングするよう設定し得る。

回路100の特定の実施例を記載したが、数々の別の実施例も考えられる。例えば、特定の部品によって行われる機能は別の部品又は追加の部品によって実行し得る。更に、そのような機能は1つ又は複数の部品に分散させ得るものであり、いくつかの部品に現在分散されている機能は少ない部品に集約させ得る。更に、上記部品の何れかの適切な再配置又は組み合わせも用い得る。

図２はサンプリング・スイッチ101及びアナログ・バッファ102の特定の実施例を詳細に表す。図示した実施例では、サンプリング・スイッチ101は２つの正のキャリア型のMOSFET（PMOS）202及び204を含む。サンプリング・スイッチ101は更に、等化モジュール205を含む。サンプリング・スイッチ101は入力信号208とその否定値210とを含む差動入力からサンプリングする。PMOS202及び204はクロック信号212によってトリガされ、該クロック信号によってスイッチ201に、トランジスタ202及び204をオン状態にすることによって、出力を生成させる。サンプリング・スイッチ101の出力は等化モジュール206の両端で測定し得る。サンプリングが完了すると、第２クロック信号214は等化モジュールをトリガしてサンプリング・スイッチ101の出力電圧をリセットし、それによってサンプリング・スイッチ101が容易に初期値に次にサンプリングがトリガされる場合に到達することが可能となる。

アナログ・バッファ102は抵抗器216、負のキャリア型MOSFET（NMOS）218、及び定電流源220を含む。アナログ・バッファ102はハイ電圧222とコモン電圧値224との間の電圧降下を規定する。アナログ・バッファ102の出力はNMOS218に結合される抵抗器216の端子とコモン電圧224との間で測定される。NMOS218はサンプリング・スイッチ101の出力信号によって制御される。定電流源220は電流の流れの速度を調節するので、アナログ・バッファ102はサンプリング・スイッチ101に対して固定した速度で遅延する。

動作上、サンプリング・スイッチ101は入力信号の、入力信号208及びその否定値210を含む、差動入力を受信する。サンプリング・スイッチ101がクロック信号２１２によってサンプリングされるようトリガされる場合、トランジスタ202及び204は電流がそれらを通じて流れることを可能にし、それによって出力信号が生成される。出力信号は同様に、アナログ・バッファ102のトランジスタ218を制御し、それによってトランジスタ218と抵抗器216との間の電圧値が変動する。この変動率は定電流源220によって固定化される。したがって、アナログ・バッファ102はサンプリング・スイッチ101の出力に追従する。

クロック・スイッチ214によって示されるように、サンプリングが完了した場合、等化モジュール206はサンプリング・スイッチ101の値を再初期化する。これによってサンプリング・スイッチ101が速くその差動入力に、新たな信号が受信された場合に、応答することが可能になり、サンプリングがもう一度トリガされる。種々の部品の値を設定することによって、サンプリング・スイッチ101とアナログ・バッファ102との応答時間を適宜設定し得る。

このようにして、サンプリング・スイッチ101は高周波信号をサンプリングする効果的な機能を備える。スイッチ101の特定の実施例を記載したが、数々の別の実施例も考えられる。例えば、特定の部品によって実行される機能は別の部品又は追加の部品によって実行し得る。更に、そのような機能は1つ又は複数の部品に分散させ得るものであり、いくつかの部品に現在分散されている機能を少ない数の部品に集約させ得る。更に、上記部品の何れかの適切な再配置又は組み合わせも用い得る。

図３は判定スライサ104の特定の実施例を示す。判定スライサ104は相互に接続されて動作するMOSFETの集まりを図示した構成において含む。スライサ104は図示したように入力をアナログ・バッファ102から受信し、ハイ又はローの出力を、MOSFETがアナログ・バッファ102からの入力によってトリガされるやり方によって、生成する。これによって、事実上、電流が流れ、電圧値をハイ電圧304とコモン電圧306とを用いて生成する。スライサ104はクロック信号に応じて動作し、該クロック信号は判定スライサの出力の生成のタイミングを、特定のMOSFET及びスライサ104を制御することによって、制御する。

このようにして、スライサ104はアナログ信号をディジタル信号に変換する効果的な機能を備える。スライサ104の特定の実施例を記載したが、数々の別の実施例も考えられる。例えば、特定の部品によって実行される機能は別の部品又は追加の部品によって実行し得る。更に、そのような機能は1つ又は複数の部品に分散させ得るものであり、いくつかの部品に現在分散されている機能は少ない部品に集約させ得る。更に、上記部品の何れかの適切な再配置又は組み合わせも用い得る。

図4はアナログ・エラー比較モジュール110の特定の実施例を表す、PMOS404、抵抗器406、及び増幅器408を含む。一方の組のPMOS404は差動入力をスイッチ及びラッチ106から受信する一方、他方の組のトランジスタ404は入力を第２サンプリング・スイッチ108から受信する。抵抗器406によって増幅器408の入力とコモン電圧410との間の電圧降下が可能となる。定電流源402はハイ電圧412からトランジスタ404を通じた電流の流れの速度を調節する。

動作上、トランジスタ404はスイッチ及びラッチ106からの入力によって制御される一方、残りのトランジスタ404はサンプリング・スイッチ108からの入力によって制御される。これによって増幅器408への入力を調節し、この調節によってアナログ・エラー比較部110の出力をアナログ・エラーを表すものとする。事実上、アナログ・エラー比較部110はトランジスタ404に備えられる入力信号間の減算器としての役割を果たす。

このようにして、アナログ・エラー比較モジュール110は信号におけるアナログ・エラーをディジタル信号と比較することによって判定する効果的な機能を備える。アナログ・エラー比較モジュール110の特定の実施例を記載したが、数々の別の実施例も考えられる。例えば、特定の部品によって実行される機能は別の部品又は追加の部品によって実行し得る。更に、そのような機能は1つ又は複数の部品に分散させ得るものであり、現在いくつかの部品に分散されている機能を少ない数の部品に集約させ得る。更に、上記部品の何れかの適切な再配置又は組み合わせも用い得る。

図５は回路100の動作の方法の一例を示す流れ図500である。サンプリング・スイッチ101は、工程502で、入力信号を受信する。サンプリング・スイッチ101は、工程504で、入力信号をサンプリングしてサンプル化信号を発生させる。サンプリング・スイッチ101は更に、工程506で、サンプル化信号を2つの並行通信パス上で伝達する。第１通信パスでは、サンプリング・スイッチ108は、工程508で、サンプル化信号を再サンプル化して再サンプル化信号を発生させ、工程510で、再サンプル化信号はアナログ・エラー比較モジュール110に通信される。

第２通信パス上では、アナログ・バッファ102は、工程512で、サンプル化信号を所定期間中、記憶させる。判定スライサ104は更に、工程514で、第１サンプル化信号をディジタル信号に変換する。スイッチ及びラッチ106は、工程516で、ディジタル信号をある期間中、記憶させる。スイッチ及びラッチ106に備えるディジタル信号はサンプル化信号に基づくものであるので、スイッチ及びラッチ106はディジタル信号に入力信号周波数で応答することを要するものでないが、むしろサンプリング・スイッチ101のサンプリング・レートで応答することを要する。ディジタル信号がある時間量について記憶された後、ディジタル信号は、工程518で、アナログ・エラー比較モジュールに通信される。

アナログ・エラー比較モジュール110は、工程520で、再サンプル化信号をディジタル信号と比較する。該比較に基づいて、アナログ・エラー比較モジュール110は、工程522で、入力信号におけるアナログ・エラーの量を判定する。このアナログ・エラーから、工程524で、アナログ・エラー比較モジュール110はアナログ・エラー信号を発生させる。アナログ・エラー信号は、別の部品による検出を容易にするために、適切なレベルに増幅し得る。入力信号が受信され続ける場合には、当該方法を工程502から繰り返し得る。さもなければ、当該方法は終了する。

上記方法は回路100を用いた動作の方法の多くの考えられる実施例のほんの一例にすぎない。別の実施例では、上記に列挙した実施例は別の順序で実行し得るものであり、特定の工程を割愛し得る。追加の工程を追加し得るものであり、上記工程は回路100の別の実施例用に適切に修正し得る。そのような代替的実施例、更には、本明細書及び特許請求の範囲記載の実施例の何れかに整合した何れかの動作方法は、本開示の範囲内に収まるものとする。

本発明はいくつかの実施例によって記載したが、無数の変更、変形、改変、変換、及び修正を当業者に示唆し得るものであり、本発明は、本特許請求の範囲記載の範囲内に収まるそのような変更、変形、改変、変換、及び修正を包含することを意図するものである。
（付記１）
信号のアナログ・エラーを判定する装置であって：
第１サンプリング・スイッチ；
を備え；
該第１サンプリング・スイッチは：
入力信号を受信する工程；及び
該入力信号をサンプリングして第１サンプル化信号を発生させる工程；
を行うよう動作可能であり；
更に、該第１サンプリング・スイッチに第１通信パスによって結合される第２サンプリング・スイッチ；
を備え；
該第２サンプリング・スイッチは：
該第１サンプル化信号を該第１通信パスから受信する工程；及び
該第１サンプル化信号をサンプリングして第２サンプル化信号を発生させる工程；
を行うよう動作可能であり；
更に、該第１サンプリング・スイッチに第２通信パスによって結合されるアナログ・ディジタル変換器；
を備え；
該アナログ・ディジタル変換器は：
該第１サンプル化信号を該第２通信パスから受信する工程；及び
ディジタル信号を該第１サンプル化信号から生成する工程；
を行うよう動作可能であり；
更に、該ディジタル信号を記憶するよう動作可能なディジタル・メモリ；及び
アナログ・エラー比較モジュール；
を備え；
該アナログ・エラー比較モジュールは：
該第１サンプル化信号を該ディジタル信号と比較する工程；及び
該入力信号のアナログ・エラーを該比較に基づいて判定する工程；
を行うよう動作可能であることを特徴とする装置。
（付記２）
更に：
該第１サンプル化信号を記憶させ；かつ
該第１サンプル化信号を該アナログ・ディジタル変換器に所定の遅延後に備える；
よう動作可能なアナログ・メモリを備えることを特徴とする付記１記載の装置。
（付記３）
該アナログ・メモリが電流を一定速度で生成するよう動作可能な定電流源を備え；
該所定の遅延が該定電流源の該速度によって判定されることを特徴とする付記２記載の装置。
（付記４）
該第１サンプリング・スイッチが、該第１サンプリング・スイッチを、該第１サンプリング・スイッチが該入力信号からの値をサンプリングしてから所定の時間後に、初期値にリセットするよう動作可能な等化モジュールを備えることを特徴とする付記１記載の装置。
（付記５）
該等化モジュールが第１等化モジュールであり；かつ
該第２サンプリング・スイッチが、該第２サンプリング・スイッチを、該第２サンプリング・スイッチの初期値に、該第２サンプリング・スイッチが該第１サンプル化信号からの値をサンプリングしてから所定の時間後に、リセットするよう動作可能な第２等化モジュールを備えることを特徴とする付記４記載の装置。
（付記６）
該ディジタル・メモリが：
スイッチ；及び
該スイッチの値をラッチするよう動作可能なラッチ；
を備えることを特徴とする付記１記載の装置。
（付記７）
該第１サンプリング・スイッチが少なくとも２つの金属酸化膜半導体電界効果トランジスタ（MOSFET）を備え；かつ
該MOSFETの1次キャリアの種類が負であることを特徴とする付記１記載の装置。
（付記８）
該入力信号が少なくとも1ギガヘルツの周波数を有することを特徴とする付記１記載の装置。
（付記９）
信号のアナログ・エラーを判定する方法であって：
入力信号を受信する工程；
該入力信号をサンプリングして第１サンプル化信号を発生させる工程；
該第１サンプル化信号を第１通信パスと第２通信パスとを用いて通信する工程；
該第１通信パスからの該第１サンプル化信号をサンプリングして第２サンプル化信号を発生させる工程；
該第２通信パスからの該第１サンプル化信号をディジタル信号に変換する工程；
該ディジタル信号をディジタル・メモリを用いて記憶させる工程；
該第２サンプル化信号を該ディジタル信号と比較する工程；及び
該入力信号のアナログ・エラーを該比較に基づいて判定する工程；
を備えることを特徴とする方法。
（付記１０）
更に、該第２通信パスからの該第１サンプル化信号をアナログ・メモリに所定時間中、記憶させる工程を備え、該第１サンプル化信号が該ディジタル信号に、該第１サンプル化信号が該所定時間中、記憶されてから、変換されることを特徴とする付記９記載の方法。
（付記１１）
該アナログ・メモリが電流を一定速度で生成するよう動作可能な定電流源を備え；かつ
該所定時間が該定電流源の該速度によって判定されることを特徴とする付記１０記載の方法。
（付記１２）
更に、該第１サンプリング・スイッチを初期値に、該第１サンプリング・スイッチが該入力信号からの値をサンプリングした後に、等化させる工程を備えることを特徴とする付記９記載の方法。
（付記１３）
更に、該第２サンプリング・スイッチを該第２サンプリング・スイッチの初期値に、該第２サンプリング・スイッチが該第１サンプリング信号からの値をサンプリングした後に、等化させる工程を備えることを特徴とする付記１２記載の方法。
（付記１４）
更に、該ディジタル信号を記憶させる工程が：
スイッチを該ディジタル信号に応じてスイッチングする工程；及び
該スイッチの値をラッチする工程；
を備えることを特徴とする付記９記載の方法。
（付記１５）
該入力信号をサンプリングする工程がサンプリング・スイッチによって行われ；
該サンプリング・スイッチが少なくとも２つの金属酸化膜半導体電界効果トランジスタ(MOSFET)を備え；かつ
該MOSFETの1次キャリアの種類が負であることを特徴とする付記９記載の方法。
（付記１６）
該入力信号が少なくとも１ギガヘルツの周波数を有することを特徴とする付記９記載の方法。
（付記１７）
信号のアナログ・エラーを判定する回路であって：
第１サンプリング・スイッチ；
を備え；
該第１サンプリング・スイッチは：
入力信号用の第１入力端子；及び
入力信号から発生する第１サンプル化信号用の第１出力端子；
を備え；
更に、第２サンプリング・スイッチ；
を備え；
該第２サンプリング・スイッチは：
該第１サンプリング・スイッチの該第１出力端子に第１通信パスによって結合される第２入力端子；及び
該第１サンプリング信号から発生する第２サンプル化信号用第２出力端子；
を備え；
更に、該第１サンプリング・スイッチに第２通信パスによって結合されるアナログ・ディジタル変換器；
該アナログ・ディジタル変換器に結合されるディジタル・メモリ；及び
該第２サンプリング・スイッチの該第２出力端子に結合され、かつ、該ディジタル・メモリに結合されるアナログ・エラー比較モジュール；
を備え；
該アナログ・エラー比較モジュールは：
該第２サンプル化信号と、該ディジタル・メモリにおいて記憶される情報との比較に基づいて生成されるアナログ・エラー信号用の第３出力端子；
を備えることを特徴とする回路。
（付記１８）
該第１と第２のサンプリング・スイッチ各々が、当該サンプリング・スイッチを初期値にリセットするよう動作可能である等化モジュールを備えることを特徴とする付記１７記載の回路。
（付記１９）
該第１サンプリング・スイッチが少なくとも２つの金属酸化膜半導体電界効果トランジスタ(MOSFET)を備え；かつ
該MOSFETの1次キャリアの種類が負であることを特徴とする付記１７記載の回路。
（付記２０）
該第２通信パスがアナログ・メモリを備え；
該アナログ・メモリは電流を一定速度で生成する定電流源を備え；かつ
該アナログ・メモリが該第１サンプル化信号の該アナログ・ディジタル変換器への通信を、該定電流源の速度によって判定される所定時間によって遅延させることを特徴とする付記１７記載の回路。

アナログ・エラーのサンプリングと解析とを行う回路を示す図である。図１の回路におけるサンプリング・スイッチ及びアナログ・バッファの特定の実施例を示す図である。図１の回路における判定スライサの第１段の特定の実施例を示す図である。図１の回路において用いられるアナログ・エラー比較回路の特定の実施例を示す図である。図１の回路の動作の例示的方法を示す流れ図である。

符号の説明

１００回路
１０１サンプリング・スイッチ
１０２アナログ・バッファ
１０４判定スライサ
１０６スイッチ及びラッチ
１０８サンプリング・スイッチ
１１０アナログ・エラー比較部
２０２トランジスタ
２０５等化モジュール
２１２クロック信号
２１４クロック信号
２１６抵抗器
２１８トランジスタ
２２０電流源
２２２ハイ値
２２４コモン値
３０２クロック信号
３０４ハイ電圧
３０６コモン電圧
４０２電流源
４０４トランジスタ
４０６抵抗器
４０８増幅器
４１０コモン電圧
４１２ハイ電圧
５０２工程
５０４工程
５０６工程
５０８工程
５１０工程
５１２工程
５１４工程
５１６工程
５１８工程
５２０工程
５２２工程
５２４工程
５２６工程

Claims

信号のアナログ・エラーを判定する装置であって：
第１サンプリング・スイッチ；
を備え；
該第１サンプリング・スイッチは：
入力信号を受信する工程；及び
該入力信号をサンプリングして第１サンプル化信号を発生させる工程；
を行うよう動作可能であり；
更に、該第１サンプリング・スイッチに第１通信パスによって結合される第２サンプリング・スイッチ；
を備え；
該第２サンプリング・スイッチは：
該第１サンプル化信号を該第１通信パスから受信する工程；及び
該第１サンプル化信号をサンプリングして第２サンプル化信号を発生させる工程；
を行うよう動作可能であり；
更に、該第１サンプリング・スイッチに第２通信パスによって結合されるアナログ・ディジタル変換器；
を備え；
該アナログ・ディジタル変換器は：
該第１サンプル化信号を該第２通信パスから受信する工程；及び
ディジタル信号を該第１サンプル化信号から生成する工程；
を行うよう動作可能であり；
更に、該ディジタル信号を記憶するよう動作可能なディジタル・メモリ；及び
アナログ・エラー比較モジュール；
を備え；
該アナログ・エラー比較モジュールは：
該第２サンプル化信号を該ディジタル信号と比較する工程；及び
該入力信号のアナログ・エラーを該比較に基づいて判定する工程；
を行うよう動作可能であることを特徴とする装置。
信号のアナログ・エラーを判定する方法であって：
入力信号を受信する工程；
該入力信号をサンプリングして第１サンプル化信号を発生させる工程；
該第１サンプル化信号を第１通信パスと第２通信パスとを用いて通信する工程；
該第１通信パスからの該第１サンプル化信号をサンプリングして第２サンプル化信号を発生させる工程；
該第２通信パスからの該第１サンプル化信号をディジタル信号に変換する工程；
該ディジタル信号をディジタル・メモリを用いて記憶させる工程；
該第２サンプル化信号を該ディジタル信号と比較する工程；及び
該入力信号のアナログ・エラーを該比較に基づいて判定する工程；
を備えることを特徴とする方法。
信号のアナログ・エラーを判定する回路であって：
第１サンプリング・スイッチ；
を備え；
該第１サンプリング・スイッチは：
入力信号用の第１入力端子；及び
入力信号から発生する第１サンプル化信号用の第１出力端子；
を備え；
更に、第２サンプリング・スイッチ；
を備え；
該第２サンプリング・スイッチは：
該第１サンプリング・スイッチの該第１出力端子に第１通信パスによって結合される第２入力端子；及び
該第１サンプリング信号から発生する第２サンプル化信号用第２出力端子；
を備え；
更に、該第１サンプリング・スイッチに第２通信パスによって結合されるアナログ・ディジタル変換器；
該アナログ・ディジタル変換器に結合されるディジタル・メモリ；及び
該第２サンプリング・スイッチの該第２出力端子に結合され、かつ、該ディジタル・メモリに結合されるアナログ・エラー比較モジュール；
を備え；
該アナログ・エラー比較モジュールは：
該第２サンプル化信号と、該ディジタル・メモリにおいて記憶される情報との比較に基づいて生成されるアナログ・エラー信号用の第３出力端子；
を備えることを特徴とする回路。