JP4285506B2 - オートゲインコントロール回路 - Google Patents

Description

この発明は、オーディオ機器のゲイン調整に好適なオートゲインコントロール回路に関する。

オーディオ信号の再生を行う装置やオーディオ信号の録音を行う装置には、オートゲインコントロール回路（以下、ＡＧＣ回路という）を備えたものが多い。このＡＧＣ回路は、入力オーディオ信号を増幅してオーディオ信号の再生や録音を行う回路に出力する回路であり、入力オーディオ信号の波形のピークのレベルが大小変動する状況下においても適度なレベルに増幅されて出力されるように、入力オーディオ信号を増幅する際のゲインを入力オーディオ信号の波形のピークのレベルに応じて制御する機能を備えた回路である。なお、この種のＡＧＣ回路は例えば特許文献１に開示されている。
特開平９−９３０６３号公報

ところで、ＡＧＣ回路は、入力オーディオ信号のレベルが上昇したとき、そのレベルに応じた大きさに増幅器のゲインを低下させるまでの時間（アタックタイム）と、入力オーディオ信号のレベルが低下したとき、そのレベルに応じた大きさに増幅器のゲインを上昇させるまでの時間（リリースタイム）をＡＧＣ回路の用途に応じた適切な長さにすることが要求される。従来技術の下では、ＡＧＣ回路を半導体集積回路により実現する場合に、アタックタイムやリリースタイムに見合った時定数を持った時定数回路を半導体集積回路であるＡＧＣ回路に外付けし、アタックタイムやリリースタイムを得るための動作をＡＧＣ回路に行わせていた。このため、ＡＧＣ回路を含むオーディオ機器全体としての部品点数が嵩み、コスト高になるという問題があった。また、時定数回路は、時定数が温度の影響を受けたり、経時的に変化することがあるので、これをＡＧＣ回路に使用すると、アタックタイムやリリースタイムの安定性が良くないという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、外付けの時定数回路を用いることなくアタックタイムおよびリリースタイムを適切に設定することができるＡＧＣ回路を提供することを目的とする。

この発明は、入力オーディオ信号を可変のゲインで増幅して出力する電子ボリュームと、基準レベルを出力する基準レベル発生部と、入力オーディオ信号と前記基準レベル発生部が出力する基準レベルとを比較し、前記入力オーディオ信号の波形のピークのレベルが前記基準レベルより高いか否かを示す比較結果信号を出力するレベル判定部と、前記入力オーディオ信号の波形のピークのレベルが前記基準レベルより高いことを前記比較結果信号が示す場合に、前記基準レベル発生部が出力する基準レベルを上昇させる第１の制御と、前記入力オーディオ信号の波形のピークのレベルが前記基準レベルより高くないことを前記比較結果信号が示す場合に、前記基準レベル発生部が出力する基準レベルを低下させる第２の制御と、前記電子ボリュームのゲインが前記基準レベルに対応付けられた適切なゲインとなるように前記基準レベルの上昇に追従させて前記電子ボリュームのゲインを低下させる第３の制御と、前記電子ボリュームのゲインが前記基準レベルに対応付けられたゲインとなるように前記基準レベルの低下に追従させて前記電子ボリュームのゲインを上昇させる第４の制御とを各々所定のクロックに応じて実行する制御部とを具備することを特徴とするオートゲインコントロール回路を提供する。
かかる発明によれば、第１の制御および第３の制御が行われる時間密度が高くなる程、アタックタイムが短くなり、第２の制御および第４の制御が行われる時間密度が高くなる程、リリースタイムが短くなる。従って、第１〜第４の制御の各々のトリガとなる各クロックの周波数を適切に設定することにより、所望のアタックタイムおよびリリースタイムを得ることができる。

以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態であるＡＧＣ回路の構成を示すブロック図である。本実施形態によるＡＧＣ回路は、図１に示す電子ボリューム１０Ｌおよび１０Ｒと、レベル判定部２０と、基準レベル発生部３０と、デコーダ４０および５０と、クロック発生部６０と、制御部１００とを半導体基板上に形成してなる半導体集積回路である。

電子ボリューム１０Ｌおよび１０Ｒは、Ｌチャネルの入力オーディオ信号ＬＩＮおよびＲチャネルの入力オーディオ信号ＲＩＮを、Ｇ（１）＞Ｇ（２）＞……＞Ｇ（Ｎ）であるＮ種類のゲインＧ（ｋ）（ｋ＝１〜Ｎ）のうちデコーダ５０から与えられるゲイン指定データＤＧＡＩＮにより指定されるゲインで各々増幅し、オーディオ信号ＬＯＵＴおよびＲＯＵＴを各々出力する回路である。

図１には電子ボリューム１０Ｌの構成例が示されている。なお、電子ボリューム１０Ｒも電子ボリューム１０Ｌと同様の構成を有している。図１に示す構成例では、電子ボリューム１０Ｌは、抵抗１１と、オペアンプ１２と、スイッチ部１３とにより構成されている。抵抗１１は、入力オーディオ信号ＬＩＮが与えられるオーディオ信号入力端子１５とオーディオ信号ＬＯＵＴの出力を行うオーディオ信号出力端子１６との間に介挿されている。オペアンプ１２は、非反転入力端子（＋端子）には図示しない基準電圧源から出力される基準電圧ＶＲＥＦが与えられており、出力端子がオーディオ信号出力端子１６に接続されている。スイッチ部１３は、抵抗１１に設けられたＮ個の中間タップの中から１つの中間タップを選択し、選択した中間タップをオペアンプ１２の反転入力端子（−端子）に接続する回路である。

この構成例において、オペアンプ１２の反転入力端子は仮想接地されており、電子ボリューム１０Ｌのゲインは、抵抗１１のうちオーディオ信号入力端子１５からスイッチ部１３によってオペアンプ１２の反転入力端子に接続される中間タップまでの部分の抵抗値Ｒａと、この中間タップからオーディオ信号出力端子１６までの部分の抵抗値Ｒｂとの比Ｒｂ／Ｒａにより定まる。そして、この構成例では、ゲイン指定データＤＧＡＩＮにより指定され得る全てのゲインＧ（ｋ）（ｋ＝１〜Ｎ）に対応して抵抗１１におけるＮ個の中間タップの位置が決定されており、あるゲインＧ（ｋ）を指定するゲイン指定データＤＧＡＩＮが与えられた場合には、そのゲインに対応した中間タップが選択されてオペアンプ１２の反転入力端子に接続されるように、スイッチ部１３が構成されている。この電子ボリューム１０Ｌは、ゲインが抵抗比Ｒｂ／Ｒａにより定まるので、歪を生じさせることなく、入力オーディオ信号ＬＩＮを増幅することができるという利点がある。

レベル判定部２０は、入力オーディオ信号ＬＩＮおよびＲＩＮを基準レベル発生部３０から与えられる基準レベルＶｒと比較し、入力オーディオ信号ＬＩＮまたはＲＩＮの少なくとも一方が基準レベルＶｒを越えている場合にはＨレベルの比較結果信号ＣＭＰを、そうでない場合にはＬレベルの比較結果信号ＣＭＰを出力する回路である。本実施形態によるＡＧＣ回路では、この比較結果信号ＣＭＰに基づき、基準レベル発生部３０が発生する基準レベルＶｒの制御および電子ボリューム１０Ｌおよび１０Ｒのゲインを適正値に変化させる制御が行われる。なお、これらの制御の態様については後述する。

図１に示す例では、レベル判定部２０は、入力オーディオ信号ＬＩＮと基準レベルＶｒとを比較するコンパレータ２１と、入力オーディオ信号ＲＩＮと基準レベルＶｒとを比較するコンパレータ２２と、コンパレータ２１および２２の各出力信号の論理和を出力するＯＲゲート２３と、ＯＲゲート２３の出力信号のうち所定周波数以下の信号のみを通過させるＬＰＦ部２４とにより構成されている。

ＬＰＦ部２４は、フリップフロップ２４１および２４２を図示のように接続してなるシフトレジスタである。各フリップフロップ２４１および２４２のクロック端子Ｃにはクロック発生部６０から所定周波数のクロックＬＰＦＣＫが与えられる。シフトレジスタの１段目を構成するフリップフロップ２４１のデータ入力端子ＤはＨレベルに固定されている。そして、シフトレジスタの２段目を構成するフリップフロップ２４２の出力信号が比較結果信号ＣＭＰとなる。フリップフロップ２４１および２４２は、各々ローアクティブの非同期リセット端子Ｒを有している。ＯＲゲート２３の出力信号は、これらのうちフリップフロップ２４１の非同期リセット端子Ｒに与えられる。フリップフロップ２４２の非同期リセット端子Ｒにはローアクティブのリセット信号ＲＳＴ＿Ｎが与えられる。このリセット信号ＲＳＴ＿Ｎは、パワーオン時等のＡＧＣ回路の初期化が必要なときにアクティブレベル（Ｌレベル）とされる信号である。

この構成によれば、ＯＲゲート２３の出力信号がクロックＬＰＦＣＫの１周期以上に亙ってＨレベルを持続した場合に限り、比較結果信号ＣＭＰがＨレベルとなり、それ以外の場合には、比較結果信号ＣＭＰはＬレベルを維持する。このようなＬＰＦ部２４を採用しているのは、クロックＬＰＦＣＫの１周期にも満たないような瞬時的な入力オーディオ信号ＬＩＮまたはＲＩＮの上昇に対しては、電子ボリューム１０Ｌおよび１０Ｒのゲインを変化させないようにするためである。クロックＬＰＦＣＫの周波数は、例えば１０ｋＨｚ程度である。

基準レベル発生部３０は、抵抗３１とスイッチ部３２とにより構成されている。ここで、抵抗３１の両端には、図示しない電源から高電位側基準レベルＶｒｅｆａおよび基準電圧レベルＶＲＥＦが与えられる。また、抵抗３１は、Ｖｒ（１）＜Ｖｒ（２）＜……＜Ｖｒ（Ｎ−１）であるＮ−１種類の基準レベルＶｒ（ｋ）（ｋ＝１〜Ｎ−１）を発生するＮ−１個の中間タップを有している。スイッチ部３２は、この抵抗３１のＮ−１個の中間タップのうちデコーダ４０から与えられる基準レベル指定データＤＬＶＬにより指定される中間タップを選択し、この選択した中間タップの基準レベルを上述した基準レベルＶｒとしてレベル判定部２０に供給する回路である。

クロック発生部６０は、上述したクロックＬＰＦＣＫを発生する他、制御部１００のタイミング制御に用いられるベースクロックＢＣＫおよびＢＣＫ＿Ｎ、アタッククロックＡＴＫＣＫ、リリースクロックＲＬＳＣＫ＿Ｎを発生する回路である。なお、ベースクロックＢＣＫ＿Ｎは、ベースクロックＢＣＫをレベル反転したクロックである。好ましい態様において、クロック発生部６０は、ベースクロックＢＣＫを分周することにより、アタッククロックＡＴＫＣＫおよびリリースクロックＲＬＳＣＫ＿Ｎを発生する。一般的に各クロックの周波数の関係は、ＢＣＫ＞ＡＴＫＣＫ＞ＲＬＳＣＫ＿Ｎとされる。好ましい態様では、ベースクロックＢＣＫを分周してアタッククロックＡＴＫＣＫおよびリリースクロックＲＬＳＣＫ＿Ｎを各々発生する際の分周比を任意に設定することができるようにクロック発生部６０が構成される。

制御部１００は、レベル判定部２０から出力される比較結果信号ＣＭＰに基づき、推定レベルデータＬＶＬｍおよびゲイン設定用レベルデータＬＶＬｓを変化させる制御を行う回路である。デコーダ４０は、制御部１００から与えられる推定レベルデータＬＶＬｍを所定の変換ルールに従って基準レベル指定データＤＬＶＬに変換し、基準レベル指定データＤＬＶＬを基準レベル発生部３０に供給する回路である。また、デコーダ５０は、制御部１００から与えられるゲイン設定用レベルデータＬＶＬｓを所定の変換ルールに従ってゲイン指定データＤＧＡＩＮに変換し、ゲイン指定データＤＧＡＩＮを電子ボリューム１０Ｌおよび１０Ｒに供給する回路である。以上の制御部１００、デコーダ４０および５０により行われる制御の内容について詳述すると、次の通りである。

まず、推定レベルデータＬＶＬｍは、現在の入力オーディオ信号ＬＩＮおよびＲＩＮのレベルのうち大きい方のレベルＶｐが、少なくともどの程度であるかを示す。制御部１００は、比較結果信号ＣＭＰに基づいて、この推定レベルデータＬＶＬｍが示すレベルを現在の入力オーディオ信号ＬＩＮおよびＲＩＮのレベルのうち大きい方のレベルに近づけるための増減操作を行う。

図２は、推定レベルデータＬＶＬｍの内容および制御部１００によって行われる推定レベルデータＬＶＬｍの増減操作を説明する図である。推定レベルデータＬＶＬｍは、Ｎ−１ビットのデータである。入力オーディオ信号のレベルＶｐが基準レベルＶｒ（１）以下であると推定される場合の推定レベルデータＬＶＬｍは、図２に示すように、全ビットが“０”となる。また、入力オーディオ信号のレベルＶｐが少なくとも基準レベルＶｒ（１）を越えていると推定される場合の推定レベルデータＬＶＬｍは、ＬＳＢが“１”、他のビットは“０”となる。また、入力オーディオ信号のレベルＶｐが少なくとも基準レベルＶｒ（２）を越えていると推定される場合の推定レベルデータＬＶＬｍは、ＬＳＢから始まる２ビットが“１”、他のビットは“０”となる。以下同様であり、入力オーディオ信号のレベルＶｐが少なくとも基準レベルＶｒ（ｋ）を越えていると推定される場合の推定レベルデータＬＶＬｍは、ＬＳＢから始まるｋ個の連続したビットが“１”、残りのビットが“０”となる。

制御部１００は、ベースクロックＢＣＫがアクティブレベル（Ｈレベル）となるタイミングにおいて、比較結果信号ＣＭＰがＨレベルである場合に、推定レベルデータＬＶＬｍにおけるビット“１”の個数を１つ増加させる操作を行う。また、制御部１００は、リリースクロックＲＬＳＣＫ＿Ｎがアクティブレベル（Ｌレベル）となった後、最初にベースクロックＢＣＫ＿Ｎがアクティブレベル（Ｌレベル）となるタイミングにおいて、比較結果信号ＣＭＰがＬレベルである場合に、推定レベルデータＬＶＬｍにおけるビット“１”の個数を１つ減少させる操作を行う。

図３は、デコーダ４０が推定レベルデータＬＶＬｍを基準レベル指定データＤＬＶＬに変換する場合の変換ルールを示す図である。図３に示すように、デコーダ４０は、推定レベルデータＬＶＬｍがオール“０”の場合とオール“１”の場合を除き、入力オーディオ信号のレベルＶｐが基準レベルＶｒ（ｋ）を越えていることを示す推定レベルデータＬＶＬｍが与えられた場合に、基準レベルＶｒ（ｋ＋１）を指定する基準レベル指定データＤＬＶＬを出力する。また、デコーダ４０は、推定レベルデータＬＶＬｍがオール“０”の場合には、基準レベルＶｒ（１）を指定する基準レベル指定データＤＬＶＬを出力し、推定レベルデータＬＶＬｍがオール“１”の場合には、基準レベルＶｒ（Ｎ−１）を指定する基準レベル指定データＤＬＶＬを出力する。

以上説明した制御部１００による推定レベルデータＬＶＬｍの制御およびデコーダ４０による推定レベルデータＬＶＬｍから基準レベル指定データＤＬＶＬへの変換が行われる結果、基準レベル発生部３０からレベル判定部２０へ供給される基準レベルＶｒは、入力オーディオ信号のレベルＶｐが基準レベルＶｒ（Ｎ−１）を越えている場合を除き、基準レベルＶｒ（ｋ）（ｋ＝１〜Ｎ−１）のうちレベルＶｐを越える最小の基準レベルとされる。

次に制御部１００およびデコーダ５０により行われる電子ボリューム１０Ｌおよび１０Ｒのゲインの制御について説明する。まず、制御部１００は、ゲイン設定用レベルデータＬＶＬｓを推定レベルデータＬＶＬｍに追従させる制御を行う。さらに詳述すると、入力オーディオ信号のレベルＶｐが増加して推定レベルデータＬＶＬｍにおける連続したビット“１”の個数が増加した場合に、制御部１００は、アタッククロックＡＴＫＣＫが立ち上がる度に、ゲイン設定用レベルデータＬＶＬｓにおけるビット“１”を１個ずつ増加させ、ゲイン設定用レベルデータＬＶＬｓを段階的に推定レベルデータＬＶＬｍに近づける。また、入力オーディオ信号のレベルＶｐが減少し、かつ、リリースクロックＲＬＳＣＫ＿Ｎがアクティブレベルとなって、推定レベルデータＬＶＬｍにおける連続したビット“１”の個数が１個減った場合に、制御部１００は、アタッククロックＡＴＫＣＫの立ち上がりに応じて、ゲイン設定用レベルデータＬＶＬｓにおけるビット“１”を１個減少させ、ゲイン設定用レベルデータＬＶＬｓを推定レベルデータＬＶＬｍと一致させる。

デコーダ５０は、図４に示す変換ルールに従い、ゲイン設定用レベルデータＬＶＬｓをゲイン指定データＤＧＡＩＮに変換する。このゲイン指定データＤＧＡＩＮに従って、電子ボリューム１０Ｌおよび１０Ｒのゲインが設定される。図５は、本実施形態において、入力オーディオ信号ＬＩＮおよびＲＩＮのレベルＶｐが安定している場合に、そのレベルＶｐと、ゲイン指定データＤＧＡＩＮにより電子ボリューム１０Ｌおよび１０Ｒに設定されるゲインとの関係を示すものである。この図に示すように、入力オーディオ信号のレベルＶｐが基準レベルＶｒ（１）以下である場合には、電子ボリューム１０Ｌおよび１０Ｒのゲインは最大のゲインＧ（１）とされる。そして、入力オーディオ信号のレベルＶｐが各基準レベルＶｒ（ｋ）（ｋ＝１〜Ｎ−１）を越えるに従い、電子ボリューム１０Ｌおよび１０Ｒに設定されるゲインはＧ（２）、Ｇ（３）、…という具合に段階的に低くなる。

次に、図６を参照し、制御部１００の具体的構成を説明する。制御部１００は、Ｎ−１個の制御セル１００（ｋ）（ｋ＝１〜Ｎ−１）を図示のように接続してなるものである。各制御セル１００（ｋ）（ｋ＝１〜Ｎ−１）は、各々、フリップフロップ１０１〜１０３と、ＮＡＮＤゲート１１１と、ローアクティブＡＮＤゲート１１２と、ＮＯＲゲート１１３と、ローアクティブＮＯＲゲート１１４と、ローアクティブＯＲゲート１１５と、ＡＮＤゲート１１６とを有している。

ここで、制御セル１００（ｋ）（ｋ＝１〜Ｎ−１）の各フリップフロップ１０２は、上述した推定レベルデータＬＶＬｍの各ビットＬＶＬｍ（ｋ）（ｋ＝１〜Ｎ−１）を記憶するレベルレジスタＲＥＧａを構成している。また、制御セル１００（ｋ）（ｋ＝１〜Ｎ−１）の各フリップフロップ１０３は、上述したゲイン設定用レベルデータＬＶＬｓの各ビットＬＶＬｓ（ｋ）（ｋ＝１〜Ｎ−１）を記憶するアタックレジスタＲＥＧｂを構成している。

ｋ＝１以外の各制御セル１００（ｋ）のＮＡＮＤゲート１１１には、比較結果信号ＣＭＰが入力されるとともに、下位の制御セル１００（ｋ−１）のフリップフロップ１０２から出力される推定レベルデータＬＶＬｍのビットＬＶＬｍ（ｋ−１）がデータＬＯＷＬＶＬとして入力される。また、制御セル１００（１）のＮＡＮＤゲート１１１には、比較結果信号ＣＭＰと、ＨレベルのデータＬＯＷＬＶＬが入力される。そして、各制御セル１００（ｋ）（ｋ＝１〜Ｎ−１）のローアクティブＯＲゲート１１５には、ＮＡＮＤゲート１１１の出力信号と、フリップフロップ１０２のローアクティブ出力端子の出力信号が入力される。そして、各制御セル１００（ｋ）（ｋ＝１〜Ｎ−１）のフリップフロップ１０２は、データ入力端子ＤにローアクティブＯＲゲート１１５の出力信号が入力され、クロック端子ＣにベースクロックＢＣＫが入力され、ローアクティブの非同期リセット端子ＲにローアクティブＮＯＲゲート１１４の出力信号が入力される。

従って、ｋ＝１以外の各制御セル１００（ｋ）では、比較結果信号ＣＭＰがＨレベルであり、かつ、下位の制御セル１００（ｋ−１）のフリップフロップ１０２から出力される推定レベルデータＬＶＬｍのビットＬＶＬｍ（ｋ−１）が“１”である場合に、ＮＡＮＤゲート１１１の出力信号がＬレベルとなり、ベースクロックＢＣＫの立ち上がりにより“１”がフリップフロップ１０２に書き込まれ、推定レベルデータＬＶＬｍのビットＬＶＬｍ（ｋ）が“１”となる。以後、フリップフロップ１０２のローアクティブ出力端子の出力信号である“０”がローアクティブＯＲゲート１１５を介すことにより反転されてフリップフロップ１０２のデータ入力端子Ｄに供給されるため、非同期リセット端子Ｒがアクティブレベル（Ｌレベル）とされるまでの間、ビットＬＶＬｍ（ｋ）は“１”を維持し続ける。制御セル１００（１）では、Ｈレベルの信号ＬＯＷＬＶＬがＮＡＮＤゲート１１１に与えられるため、比較結果信号ＣＭＰがＨレベルである場合に、ＮＡＮＤゲート１１１の出力信号がＬレベルとなり、ベースクロックＢＣＫの立ち上がりにより推定レベルデータＬＶＬｍのビットＬＶＬｍ（１）が“１”とされる。

ｋ＝Ｎ−１以外の各制御セル１００（ｋ）のローアクティブＡＮＤゲート１１２には、比較結果信号ＣＭＰとリリースクロックＲＬＳＣＫ＿Ｎが入力されるとともに、上位の制御セル１００（ｋ＋１）のフリップフロップ１０２から出力される推定レベルデータＬＶＬｍのビットＬＶＬｍ（ｋ＋１）がデータＵＰＰＬＶＬとして入力される。また、制御セル１００（Ｎ−１）のローアクティブＡＮＤゲート１１２には、比較結果信号ＣＭＰおよびリリースクロックＲＬＳＣＫ＿Ｎと、ＬレベルのデータＵＰＰＬＶＬが入力される。

各制御セル１００（ｋ）（ｋ＝１〜Ｎ−１）のＮＯＲゲート１１３には、リセット信号ＲＳＴとローアクティブＡＮＤゲート１１２の出力信号が入力される。ここで、リセット信号ＲＳＴは、パワーオン時等のＡＧＣ回路の初期化が必要なときにアクティブレベル（Ｈレベル）とされる信号である。

各制御セル１００（ｋ）（ｋ＝１〜Ｎ−１）のフリップフロップ１０１は、データ入力端子ＤにＮＯＲゲート１１３の出力信号が入力され、クロック端子ＣにベースクロックＢＣＫ＿Ｎが入力され、ローアクティブの非同期リセット端子Ｒにリセット信号ＲＳＴ＿Ｎが入力される。また、各制御セル１００（ｋ）（ｋ＝１〜Ｎ−１）のローアクティブＮＯＲゲート１１４には、フリップフロップ１０１のハイアクティブ出力端子Ｑの出力信号と、リセット信号ＲＳＴ＿Ｎが入力される。

従って、ｋ＝Ｎ−１以外の各制御セル１００（ｋ）では、比較結果信号ＣＭＰがＬレベルであり、かつ、上位の制御セル１００（ｋ＋１）のフリップフロップ１０２から出力される推定レベルデータＬＶＬｍのビットＬＶＬｍ（ｋ＋１）が“０”であり、かつ、リリースクロックＲＬＳＣＬＫ＿Ｎがアクティブレベル（Ｌレベル）である場合に、ローアクティブＡＮＤゲート１１２の出力信号がＨレベルとなり、ベースクロックＢＣＫ＿Ｎの立ち上がりにより“０”がフリップフロップ１０１に書き込まれる。これにより、フリップフロップ１０２の非同期リセット端子Ｒがアクティブレベル（Ｌレベル）とされ、推定レベルデータＬＶＬｍのビットＬＶＬｍ（ｋ）が“０”となる。制御セル１００（Ｎ−１）では、Ｌレベルの信号ＵＰＰＬＶＬがローアクティブＡＮＤゲート１１２に与えられるため、比較結果信号ＣＭＰがＬレベルであり、かつ、リリースクロックＲＬＳＣＬＫ＿Ｎがアクティブレベル（Ｌレベル）である場合に、ローアクティブＡＮＤゲート１１２の出力信号がＨレベルとなり、ベースクロックＢＣＫ＿Ｎの立ち上がりにより推定レベルデータＬＶＬｍのビットＬＶＬｍ（ｋ）が“０”とされる。

ｋ＝Ｎ−１以外の各制御セル１００（ｋ）のＡＮＤゲート１１６には、フリップフロップ１０２のハイアクティブ出力端子Ｑの出力信号が入力されるとともに、下位の制御セル１００（ｋ−１）のフリップフロップ１０３から出力されるゲイン設定用レベルデータＬＶＬｓのビットＬＶＬｓ（ｋ−１）がデータＬＯＷＯＵＴとして入力される。また、制御セル１００（１）のＡＮＤゲート１１６には、フリップフロップ１０２のハイアクティブ出力端子Ｑの出力信号が入力されるとともに、ＨレベルのデータＬＯＷＯＵＴが入力される。

そして、各制御セル１００（ｋ）（ｋ＝１〜Ｎ−１）のフリップフロップ１０３は、データ入力端子ＤにＡＮＤゲート１１６の出力信号が入力され、クロック端子ＣにアタッククロックＡＴＫＣＫが入力され、ローアクティブの非同期リセット端子Ｒにリセット信号ＲＳＴ＿Ｎが入力される。

従って、ｋ＝１以外の各制御セル１００（ｋ）では、下位の制御セル１００（ｋ−１）のフリップフロップ１０３から出力されるゲイン設定用レベルデータＬＶＬｓのビットＬＶＬｓ（ｋ−１）が“１”である場合に、フリップフロップ１０２から出力される推定レベルデータＬＶＬｍのビットＬＶＬｍ（ｋ）がＡＮＤゲート１１６を介してフリップフロップ１０３のデータ入力端子Ｄに供給され、アタッククロックＡＴＫＣＫの立ち上がりによりフリップフロップ１０３に書き込まれ、ゲイン設定用レベルデータＬＶＬｓのビットＬＶＬｓ（ｋ）として出力される。一方、下位の制御セル１００（ｋ−１）のフリップフロップ１０３から出力されるゲイン設定用レベルデータＬＶＬｓのビットＬＶＬｓ（ｋ−１）が“０”である場合には、フリップフロップ１０３に“０”が書き込まれ、ビットＬＶＬｓ（ｋ）は“０”とされる。制御セル１００（１）では、Ｈレベルの信号ＬＯＷＯＵＴがＡＮＤゲート１１６に供給される。従って、フリップフロップ１０２から出力されるビットＬＶＬｍ（１）がアタッククロックＡＴＫＣＫの立ち上がりによりフリップフロップ１０３に書き込まれ、ゲイン設定用レベルデータＬＶＬｓのビットＬＶＬｓ（１）として出力される。
以上が制御部１００の構成である。

次に具体例を挙げ、本実施形態の動作を説明する。本実施形態によるＡＧＣ回路では、入力オーディオ信号ＬＩＮおよびＲＩＮのレベルが上昇した場合、電子ボリューム１０Ｌおよび１０Ｒのゲインを段階的に低下させるアタック動作が行われる。また、本実施形態によるＡＧＣ回路では、入力オーディオ信号ＬＩＮおよびＲＩＮのレベルが低下した場合、電子ボリューム１０Ｌおよび１０Ｒのゲインを段階的に上昇させるリリース動作が行われる。

図７は、本実施形態によるＡＧＣ回路において行われるアタック動作の例を示すタイムチャートである。この例では、初期状態において基準レベルＶｒが最低レベルであるＶｒ（１）となっており、推定レベルデータＬＶＬｍはオール“０”、ゲイン設定用レベルデータＬＶＬｓもオール“０”となっている。そして、入力オーディオ信号ＬＩＮの振幅は、入力オーディオ信号ＲＩＮの振幅よりも大きく、この入力オーディオ信号ＬＩＮは、図示のように変化する。

図７に示す入力オーディオ信号ＬＩＮの第１波（最も左側に図示された波）が基準レベルＶｒ（１）を越えると、レベル判定部２０におけるＯＲゲート２３の出力信号がＨレベルとなり、ＬＰＦ部２４は、これに応答して比較結果信号ＣＭＰをＨレベルとする。比較結果信号ＣＭＰがＨレベルになると、基準レベル発生部３０が出力する基準レベルＶｒを上昇させる第１の制御が行われる。さらに詳述すると、この場合、最下位の制御セル１００（１）において、ＮＡＮＤゲート１１１の出力信号がＬレベルとなることから、ベースクロックＢＣＫの立ち上がりによりフリップフロップ１０２に“１”が書き込まれ、推定レベルデータＬＶＬｍが“０……０００１”となる。この結果、デコーダ４０は、基準レベルＶｒ（２）の出力を指示する基準レベル指定データＤＬＶＬを基準レベル発生部３０に送る。これにより基準レベル発生部３０が発生する基準レベルＶｒはＶｒ（２）となる。

ここで、入力オーディオ信号ＬＩＮのレベルがこの新たな基準レベルＶｒ（２）よりも高いと、比較結果信号ＣＭＰはＨレベルを維持する。この場合、制御セル１００（２）では、制御セル１００（１）からのビットＬＶＬｍ（１）が“１”であり、かつ、比較結果信号ＣＭＰがＨレベルであることから、ＮＡＮＤゲート１１１の出力信号がＬレベルとなり、ベースクロックＢＣＫの立ち上がりによりフリップフロップ１０２に“１”が書き込まれ、推定レベルデータＬＶＬｍが“０……００１１”となる。

以後、基準レベルＶｒが入力オーディオ信号ＬＩＮのピークレベルを越えて、比較結果信号ＣＭＰがＬレベルとなるまで、ベースクロックＢＣＫの立ち上がりに応じて、推定レベルデータＬＶＬｍのさらに上位のビットが順次“１”に書き換えられてゆく。図示の例では、推定レベルデータＬＶＬｍが“０……０１１１”とされ、基準レベルＶｒがＶｒ（４）とされるまで、基準レベルデータＬＶＬｍにおけるビット“１”の増加および基準レベルＶｒの上昇を行わせる第１の制御がベースクロックＢＣＫの立ち上がりに応じて行われる。

入力オーディオ信号ＬＩＮが立ち下がり、基準レベルＶｒ＝Ｖｒ（４）を下回ると、比較結果信号ＣＭＰがＬレベルとなる。しかし、リリースクロックＲＬＳＣＫ＿Ｎが非アクティブレベルを維持している間は、比較結果信号ＣＭＰがＬレベルとなっても、全ての制御セル１００（ｋ）（ｋ＝１〜Ｎ−１）においてローアクティブＡＮＤゲート１１２の出力信号はＬレベルとなり、フリップフロップ１０１に対する“０”の書き込みは行われず、フリップフロップ１０２はリセットされない。従って、推定レベルデータＬＶＬｍは、“０……０１１１”を維持する。

図７に示す例では、入力オーディオ信号ＬＩＮの第１波の後、第２波が立ち上がるが、この第２波のピークレベルは基準レベルＶｒ（４）を越えない。従って、ＡＧＣ回路では、推定レベルデータＬＶＬｍおよび基準レベルＶｒの更新は行われない。

そして、図７に示す例では、入力オーディオ信号ＬＩＮの第２波の後、第１波よりもピークレベルの大きな第３波が立ち上がるが、この第３波のピークレベルは基準レベルＶｒ（６）と基準レベルＶｒ（７）との間のレベルである。従って、ＡＧＣ回路では、推定レベルデータＬＶＬｍが“０……００１１１１１１”、基準レベルＶｒがＶｒ（７）となるまで、推定レベルデータＬＶＬｍおよび基準レベルＶｒの更新が繰り返される。なお、図示は省略したが、入力オーディオ信号ＬＩＮのレベルが最大の基準レベルＶｒ（ｋ−１）を越える場合には、基準レベルＶｒがＶｒ（ｋ−１）に到達した時点で推定レベルデータＬＶＬｍおよび基準レベルＶｒの更新は停止する。すなわち、推定レベルデータＬＶＬｍおよび基準レベルＶｒの更新は、比較結果信号ＣＭＰがＨレベルである間または基準レベルＶｒが最大値Ｖｒ（ｋ−１）に到達するまで繰り返される。

以上の動作と並行し、ＡＧＣ回路では、ゲイン設定用レベルデータＬＶＬｓを推定レベルデータＬＶＬｍに段階的に近づける第３の制御がアタッククロックＡＴＫＣＫに応じて行われる。

図７に示す例では、ゲイン設定用レベルデータＬＶＬｓが“０……００００”、推定レベルデータＬＶＬｍが“０……０１１１”であるときに、アタッククロックＡＴＫＣＫが立ち上がる。このとき、制御セル１００（１）において、ＡＮＤゲート１１６に対する信号ＬＯＷＯＵＴがＨレベル（“１”）であり、かつ、フリップフロップ１０２から出力される推定レベルデータＬＶＬｍのビットＬＶＬｍ（１）が“１”であることから、フリップフロップ１０３に“１”が書き込まれる。この結果、ゲイン設定用レベルデータＬＶＬｓは“０……０００１”となり、推定レベルデータＬＶＬｍ＝“０……０１１１”に対して１ステップだけ近づく。

その後、アタッククロックＡＴＫＣＫは、ゲイン設定用レベルデータＬＶＬｓが“０……０００１”、推定レベルデータＬＶＬｍが“０……０１１１”であるときに立ち上がる。このとき、制御セル１００（２）において、下位の制御セル１００（１）のフリップフロップ１０３から出力されるゲイン設定用レベルデータＬＶＬｓのビットＬＶＬｓ（１）が“１”であり、かつ、フリップフロップ１０２から出力される推定レベルデータＬＶＬｍのビットＬＶＬｍ（２）が“１”であることから、フリップフロップ１０３に“１”が書き込まれる。この結果、ゲイン設定用レベルデータＬＶＬｓは“０……００１１”となり、推定レベルデータＬＶＬｍ＝“０……０１１１”に対して１ステップだけ近づく。

その後、アタッククロックＡＴＫＣＫは、ゲイン設定用レベルデータＬＶＬｓが“０……００１１”、推定レベルデータＬＶＬｍが“０……０１１１１”であるときに立ち上がる。このとき、制御セル１００（３）において、下位の制御セル１００（２）のフリップフロップ１０３から出力されるゲイン設定用レベルデータＬＶＬｓのビットＬＶＬｓ（２）が“１”であり、かつ、フリップフロップ１０２から出力される推定レベルデータＬＶＬｍのビットＬＶＬｍ（３）が“１”であることから、フリップフロップ１０３に“１”が書き込まれる。この結果、ゲイン設定用レベルデータＬＶＬｓは“０……０１１１”となり、推定レベルデータＬＶＬｍ＝“０……０１１１１”に対して１ステップだけ近づく。

以上のように、本実施形態によるＡＧＣ回路では、基準レベルＶｒが入力オーディオ信号ＬＩＮおよびＲＩＮのレベルを越えるまで、ベースクロックＢＣＫに応じて推定レベルデータＬＶＬｍのビット“１”の個数を増加させ、基準レベルＶｒを段階的に上昇させる（第１の制御）とともに、アタッククロックＡＴＫＣＫに応じて、ゲイン設定用レベルデータＬＶＬｓを段階的に推定レベルデータＬＶＬｍに近づけ、電子ボリューム１０Ｌおよび１０Ｒのゲインを段階的に低下させる（第３の制御）。ここで、アタッククロックＡＴＫＣＫの周波数を高くすれば、電子ボリューム１０Ｌおよび１０Ｒのゲインを、入力オーディオ信号ＬＩＮおよびＲＩＮのレベルに対応した最適なゲインまで低下させるのに要する時間であるアタックタイムを短くすることができ、逆にアタッククロックＡＴＫＣＫの周波数を低くすれば、アタックタイムを長くすることができる。従って、本実施形態によれば、アタッククロックＡＴＫＣＫの周波数を適切な値にすることにより所望のアタックタイムを実現することができる。

図８は、本実施形態によるＡＧＣ回路において行われるリリース動作の例を示すタイムチャートである。この例では、入力オーディオ信号ＬＩＮの振幅は、入力オーディオ信号ＲＩＮの振幅よりも大きく、この入力オーディオ信号ＬＩＮは、図示のように立ち下がり、ピークレベルがＶｒ（１）よりも低くなっている。この入力オーディオ信号ＬＩＮの立ち下がり時、基準レベルＶｒはＶｒ（４）となっており、推定レベルデータＬＶＬｍは“０……０１１１”、ゲイン設定用レベルデータＬＶＬｓも“０……０１１１”となっている。

図示の例では、入力オーディオ信号ＬＩＮが基準レベルＶｒ＝Ｖｒ（４）を下回り、比較結果信号ＣＭＰがＬレベルになった後、リリースクロックＲＬＳＣＫ＿Ｎがアクティブレベル（Ｌレベル）となっている。このため、制御部１００では、基準レベル発生部３０が出力する基準レベルＶｒを低下させる第２の制御が行われる。さらに詳述すると、リリースクロックＲＬＳＣＫ＿Ｎがアクティブレベル（Ｌレベル）となったとき、制御セル１００（３）では、上位の制御セル１００（４）のフリップフロップ１０２からの推定レベルデータＬＶＬｍのビットＬＶＬｍ（４）が“０”であることからローアクティブＡＮＤゲート１１２の出力信号がＨレベルとなる。このため、ベースクロックＢＣＫ＿Ｎの立ち上がりにより“０”がフリップフロップ１０１に書き込まれる。これにより、フリップフロップ１０２の非同期リセット端子Ｒがアクティブレベル（Ｌレベル）とされ、推定レベルデータＬＶＬｍのビットＬＶＬｍ（３）が“０”となる。制御セル１００（２）および１００（１）では、ベースクロックＢＣＫ＿Ｎの立ち上がり時、各々の上位の制御セル（３）および１００（２）から与えられるビットＬＶＬｍ（３）およびＬＶＬｍ（２）が“１”となっているため、フリップフロップ１０１への“０”の書き込み、フリップフロップ１０２のリセットは行われない。このため、推定レベルデータＬＶＬｍは、ベースクロックＢＣＫ＿Ｎの立ち上がりにより、“０……０１１１”から“０……００１１”に変化し、基準レベル発生部３０が出力する基準レベルＶｒはＶｒ（４）からＶｒ（３）に低下する。

そして、リリースクロックＲＬＳＣＫ＿Ｎの立ち下がり後、最初のアタッククロックＡＴＫＣＫの立ち上がりがあると、制御部１００では第４の制御が行われる。さらに詳述すると、制御セル１００（３）において、フリップフロップ１０２の出力信号であるビットＬＶＬｍ（３）が“０”に変わっていることから、フリップフロップ１０３に“０”が書き込まれ、ビットＬＶＬｓ（３）が“０”となる。このため、ゲイン設定用レベルデータＬＶＬｓが“０……０１１１”から“０……００１１”に変化し、電子ボリューム１０Ｌおよび１０ＲのゲインはＧ（４）からＧ（３）に上昇する。

以後、比較結果信号ＣＭＰがＬレベルである間あるいは基準レベルＶｒが最低値Ｖｒ（１）に達するまでの間、リリースクロックＲＬＳＣＫ＿Ｎがアクティブレベルとなる度に、上記と同様な推定レベルデータＬＶＬｍおよびゲイン設定用レベルデータＬＶＬｓの更新が行われ、基準レベルＶｒが段階的に低下し、電子ボリューム１０Ｌおよび１０Ｒのゲインが段階的に上昇する。その際、リリースクロックＲＬＳＣＫ＿Ｎの周波数を高くすれば、電子ボリューム１０Ｌおよび１０Ｒのゲインを、入力オーディオ信号ＬＩＮおよびＲＩＮのレベルに対応した最適なゲインまで上昇させるのに要する時間であるリリースタイムを短くすることができ、逆にリリースクロックＲＬＳＣＫ＿Ｎの周波数を低くすれば、リリースタイムを長くすることができる。従って、本実施形態によれば、リリースクロックＲＬＳＣＫ＿Ｎの周波数を適切な値にすることにより所望のリリースタイムを実現することができる。

以上、この発明の一実施形態を説明したが、この発明には、他にも実施形態が考えられる。例えば次の通りである。

（１）クロック発生部６０は、ＡＧＣ回路の外部からアタックタイムおよびリリースタイムを指定する制御情報を受け取り、この制御情報に基づいてアタッククロックＡＴＫＣＫおよびリリースクロックＲＬＳＣＫ＿Ｎの周波数を決定するようにしてもよい。

（２）ＡＧＣ回路内にクロック発生部６０に設けず、ＡＧＣ回路の実装されたオーディオ機器が、クロックＢＣＫ、ＢＣＫ＿Ｎ、ＡＴＫＣＫ、ＲＬＳＣＫ＿Ｎ、ＬＰＦＣＫをＡＧＣ回路に供給するように構成してもよい。この場合、オーディオ機器にとって適切なアタックタイム、リリースタイムが得られるように、オーディオ機器からＡＧＣ回路に供給するクロックＡＴＫＣＫおよびＲＬＳＣＫ＿Ｎの周波数を決定すればよい。また、オーディオ機器に設けられた操作子の操作により、このクロックＡＴＫＣＫおよびＲＬＳＣＫ＿Ｎの周波数が決定されるように構成してもよい。

（３）上記実施形態では、基準レベルを上昇させる第１の制御はベースクロックＢＣＫをトリガとして行い、基準レベルを低下させる第２の制御はリリースクロックＲＬＳＣＫ＿Ｎ（より正確にはリリースクロックＲＬＳＣＫ＿ＮおよびベースクロックＢＣＫ＿Ｎ）をトリガとして行い、基準レベルの変化に電子ボリューム１０Ｌおよび１０Ｒのゲインを追従させる第３および第４の制御はアタッククロックＡＴＫＣＫをトリガとして行った。しかし、これを変形し、次のように各制御を起動してもよい。すなわち、第１および第２の制御は、ベースクロックＢＣＫをトリガとして行い、第３の制御はアタッククロックＡＴＫＣＫをトリガとして行い、第４の制御はリリースクロックＲＬＳＣＬＫ＿Ｎをトリガとして行うのである。この態様においても、アタッククロックＡＴＫＣＫの周波数およびリリースクロックＲＬＳＣＫ＿Ｎの周波数を調整することにより、所望のアタックタイムおよびリリースタイムを得ることができる。

この発明の一実施形態であるＡＧＣ回路の構成を示すブロック図である。 同実施形態における推定レベルデータＬＶＬｍの内容および制御部１００によって行われる推定レベルデータＬＶＬｍの増減操作を説明する図である。 同実施形態におけるデコーダ４０が推定レベルデータＬＶＬｍを基準レベル指定データＤＬＶＬに変換する場合の変換ルールを示す図である。 同実施形態におけるデコーダ５０がゲイン設定用レベルデータＬＶＬｓをゲイン指定データＤＧＡＩＮに変換する変換ルールを示す図である。 同実施形態において、入力オーディオ信号ＬＩＮおよびＲＩＮのピークレベルＶｐが安定している場合に、そのピークレベルと、ゲイン指定データＤＧＡＩＮにより電子ボリューム１０Ｌおよび１０Ｒに設定されるゲインとの関係を示す図である。 同実施形態における制御部１００の具体的構成を示す回路図である。 同実施形態において行われるアタック動作を示すタイムチャートである。 同実施形態において行われるリリース動作を示すタイムチャートである。

符号の説明

１０Ｌ,１０Ｒ……電子ボリューム、２０……レベル判定部、３０……基準レベル発生部、４０,５０……デコーダ、６０……クロック発生部、１００……制御部。

Claims (5)

1. 入力オーディオ信号を可変のゲインで増幅して出力する電子ボリュームと、
   基準レベルを出力する基準レベル発生部と、
   入力オーディオ信号と前記基準レベル発生部が出力する基準レベルとを比較し、前記入力オーディオ信号の波形のピークのレベルが前記基準レベルより高いか否かを示す比較結果信号を出力するレベル判定部と、
   前記基準レベル発生部が出力する基準レベルを制御する推定レベルデータと前記電子ボリュームのゲインを制御するゲイン設定用レベルデータを前記比較結果信号に基づいて各々出力する制御部であって、前記入力オーディオ信号の波形のピークのレベルが前記基準レベルより高いことを前記比較結果信号が示す場合に、前記基準レベル発生部が出力する基準レベルを上昇させるように前記推定レベルデータを更新する第１の制御と、前記入力オーディオ信号の波形のピークのレベルが前記基準レベルより高くないことを前記比較結果信号が示す場合に、前記基準レベル発生部が出力する基準レベルを低下させるように前記推定レベルデータを更新する第２の制御と、前記電子ボリュームのゲインが前記推定レベルデータが示す基準レベルに対応付けられたゲインとなるように、前記推定レベルデータの上昇に追従させて前記電子ボリュームのゲインを低下させる方向に前記ゲイン設定用レベルデータを更新する第３の制御と、前記電子ボリュームのゲインが前記推定レベルデータが示す基準レベルに対応付けられたゲインとなるように前記推定レベルデータの低下に追従させて前記電子ボリュームのゲインを上昇させる方向に前記ゲイン設定用レベルデータを更新する第４の制御とを各々実行する制御部と
   を具備することを特徴とするオートゲインコントロール回路。
2. 前記制御部は、前記第１の制御を所定の周波数を有するベースクロックがアクティブレベルとされたときに実行し、前記第２の制御を前記ベースクロックおよび所定の周波数を有するリリースクロックがともにアクティブレベルになったときに実行し、前記第３および第４の制御を所定の周波数を有するアタッククロックがアクティブレベルとされたときに実行することを特徴とする請求項１に記載のオートゲインコントロール回路。
3. 前記ベースクロック、リリースクロックおよびアタッククロックを発生する回路であって、少なくともリリースクロックおよびアタッククロックの周波数を外部から与えられる制御情報に従って設定可能なクロック発生部を具備することを特徴とする請求項２に記載のオートゲインコントロール回路。
4. 前記ベースクロック、リリースクロックおよびアタッククロックを外部から受け取るように構成したことを特徴とする請求項２に記載のオートゲインコントロール回路。
5. 前記電子ボリュームは、入力オーディオ信号が与えられるオーディオ信号入力端子と増幅後のオーディオ信号の出力を行うオーディオ信号出力端子との間に介挿された抵抗と、非反転入力端子のレベルが固定され、出力端子が前記オーディオ信号出力端子に接続されたオペアンプと、ゲインを指定する情報を受け取り、該情報に従って、前記抵抗に設けられた中間タップの中の１つの中間タップを選択し、前記オペアンプの反転入力端子に接続するスイッチ部とを具備することを特徴とする請求項１〜４に記載のオートゲインコントロール回路。

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