JPH0272707A

JPH0272707A - 自動振幅設定回路

Info

Publication number: JPH0272707A
Application number: JP22501888A
Authority: JP
Inventors: Nobuyoshi Katou; 伸悦加藤; Yasushi Kawabe; 川邊　靖史
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-09-08
Filing date: 1988-09-08
Publication date: 1990-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、伝送された信号を受信する場合に用いられる
自動振幅設定回路に関する。

従来の技術自動振幅設定回路は、伝送系の特性のため、振幅変動の
発生する信号を自動的に一定の振幅に調整して復調回路
に伝達することにより復調回路を最適に動作させること
を可能とした。例えばラジオの中間周波数増幅回路部や
テープレコーダーのマイクアンプ等に広く使用されてい
る。従来の自動振幅設定回路の一例を第５図のブロック
図で示す。第５図において１は信号入力端子、２は可変
利得増幅回路、３は積分回路、４は信号出力端子である
。第６図は第５図の動作を説明するための図で、第６図
（ａ）は入力信号、第６図（ｂ）は可変利得増幅回路２
の出力信号、第６図（ｃ）は積分回路３の出力信号を表
わしている。以下、第５図及び第６図を参照しながらそ
の動作について説明・する。

まず最初の状態として入力信号レベル第６図（ａ）がほ
ぼ零の無人力状態を考えると、可変利得増幅回路２の出
力信号第６図（ｂ）もほぼ無信号に近く、積分回路３の
出力第６図（Ｃ）は最低レベルになっている。この状態
での可変利得増幅回路２の利得は最大に設定されている
。次に、入力端子１に入力信号が第６図（ａ）のように
入力されると、可変利得増幅回路２は制御電圧が低い場
合に利得が増加し、逆に制御電圧の高い場合に利得が低
下するような構成の電圧制御増幅器であり、この場合に
は利得が最大に設定されていることにより、第６図（ｂ
）のように最大出力レベルの信号が出力され、これを受
けて積分回路３の出力は第６図（Ｃ）のように変化し始
める。積分回路３の出力レベルが増大するにしたがって
可変利得増幅回路２の利得が減少していき、可変利得増
幅回路２の出力レベルが低下し、積分回路３の出力レベ
ルの変化が減少していく。これにより可変利得増幅回路
２の利得が一定の値に収束し、出力信号レベ・ルが一定
に保たれるようになり、振幅調整が完了する。この調整
完了までの時間は積分回路３の時定数によりほぼ決定さ
れ、設定される出力信号レベルは可変利得増幅回路２の
積分回路３からの出力信号に対する利得の変化率と積分
回路３の利得により決定される。

発明が解決しようとした課題しかしながら上記の従来の構成では、入力信号のレベル
が急激に変化した場合に積分回路３の出力が急な変化に
追従できないので信号のレベル変動が大きい伝送路には
適用することが出来ず、また、出力信号レベルが可変利
得増幅回路２の積分回路３からの出力信号に対する利得
の変化率と積分回路３の利得により設定されるので、こ
れらの特性を温度等に対して安定に保つのが難しいとい
う問題点を有していた。

本発明は上記従来の問題点を解決するもので、入力信号
レベルの変化の大きな伝送路にも適用可能で、出力信号
レベルの設定が簡単で安定に実現可能な自動振幅設定回
路を提供することを目的としたｂ課題を解決するための手段この目的を達成するために本発明の自動振幅設定回路は
、入力信号を設定された利得で増幅する可変利得増幅回
路と、前記増幅回路の出力レベルを定められた基準レベ
ルと比較する比較器と、比較器の出力を定期的にサンプ
ルして計数するカウンタ回路と、前記カウンタ回路の出
力により前記利得を設定する利得設定回路により構成さ
れている。

作用本発明は上記した構成により、比較器が安定した基準レ
ベルと出力信号レベルを比較してその出力により可変利
得増幅回路の利得を制御するので、簡単な回路で出力振
幅を安定に制御することが出来る。また、入力信号レベ
ルが大きく変動する伝送路の場合には、利得設定回路に
複数の利得記憶回路を設け、その記憶された利得を切り
換えるように構成することで急激な信号レベルの変化に
も対応可能になる。

実施例以下、本発明の一実施例について図面を参照しながら説
明する。第１図は本発明の第１の実施例における自動振
幅設定回路のブロック図である。

第１図において、１は信号入力端子、４は信号出力端子
、５は可変利得増幅回路、８は比較器、７はカウンタ回
路、８は利得設定回路である。第２図は第１図の動作を
説明するための図であり、第２図において９は出力信号
波形、１０は比較器６の基準レベルである。以下、第１
図と第２図を参照しながらその動作について説明する。

入力端子１から入力された信号は可変利得増幅器５で設
定された利得で増幅され、出力端子４へ出力される。

第２図（ａ）９のような出力信号波形に対しては、比較
器θで設定された基準レベル１０との比較が行われ、第
２図（ｂ）のような出力波形が比較器６の出力に得られ
る。第２図（Ｃ）は所定の自動振幅設定回路の動作周期
を表わしており、この周期でカウンタ回路７を動作させ
て、比較器６の出力がＨレベルの期間をカウントする。

第２図（ｄ）は力°ウンタ回路７のカウント数出力例で
あり、これらの値により利得設定回路８で設定利得を決
定する。例えば、比較器６の出力が常にＩ−Ｉレベルの
場合のカウント数を１０とした場合、カウント数ｎが８
以上では利得を減少（−）させ、２以下では利得を増加
（＋）させるように利得設定回路８を構成しであるもの
としたと、第２図（ｅ）のような利得変化情報が得られ
るので、これを用いて利得の制御を行う。第２図（ｆ）
は利得設定回路８により設定されている可変利得増幅回
路５の利得を表わしている。第２図（ｆ）では、初期設
定レベルＡに対して、利得増加情報により代だけ利得が
増加して、利得減少情報によりαだけ利得が増加してい
る。これにより回路全体の動作としては、入力信号レベ
ルが低下した場合には利得を増加させ、入力信号レベル
が増加した場合には利得を減少させて出力信号レベルを
一定に保つ自動振幅調整回路として機能している。そし
て、この出力レベルは比較器６の基準レベルにより非常
に安定に設定することが出来る。

また、ここでは可変利得増幅回路５の利得変更を＋、−
の２種類としたが、これをカウンタ回路７のカウント数
の大小によりさらに細かく、例えば、カウント数１以下
で利得を＋２、カウント数２〜３では利得を＋１、カウ
ント数７〜８では利得を−１、カウント数９以上では利
得を−２、というように変化させることにより応答時間
を高速化したり、あるいは、制御の精度を向上させるこ
とが可能になる。

可変利得増幅回路５の具体的な回路構成としては、従来
と同様の電圧制御増幅器を用いることもでき、この場合
には制御信号としてアナログ電圧を与える必要があるの
で、係数設定回路８の出力部または可変利得増幅回路５
の制御電圧入力部にディジタル／アナログ変換器または
パルス幅変調回路および低域通過回路等を設けて制御信
号をアナログ電圧に変換して出力するような構成にすれ
ばよい。また、増幅回路中のインピーダンス素子を係数
設定回路８の出力で切り換える構成の可変利得増幅回路
を用いることもできる。

比・較器６の具体的な回路構成としては、通常のアナロ
グ比較器を用いる以外に、アナログ／ディジタル変換器
とその出力データを計算するディジタル比較器を用いる
ことも可能であり、この場合にはディジタルデータの最
上位ビ・ソトは振幅情報のうちの符号データに相当する
ので、このビットを除いた下位ビットのデータだけを用
いて比較を行っても正側の振幅データとしては全く問題
なく比較を行うことが出来、また、負側の振幅データは
無視しても良いが、最上位ビットが負側のデータを示す
場合に他のデータビットをすべて反転させれば１最小分
解能の誤差が発生するだけで、殆ど問題なく比較動作を
行なうことが出来て、回路の構成素子数を低減す°るこ
とか出来る。

次に、本発明の他の実施例について説明する。

第３図は本発明の第２の実施例における自動振幅設定回
路のブロック図である。第３図において、１は信号入力
端子、４は信号出力端子、５は可変利得増幅回路、１１
は比較器、１２および１３はカウンタ回路、１４は利得
設定回路、１５は制御信号入力端子である。入力端子１
から入力された信号は可変利得増幅器５で設定された利
得で増幅され、出力端子４へ出力される。第２図（ａ）
９のような出力信号波形に対しては、比較器１１では設
定された２つの基準レベルとの比較が行われる。この２
つの基準レベルは、例えば、第２図（ａ）１０のレベル
より少し大きなレベルと少し小さなレベルに設定しであ
るものとしたと、比較器１１の、カウンタ回路１２へ出
力される大側の出力信号は第２図（ｂ）よりも窩レベル
部分が少ないような信号になり、逆に、カウンタ回路１
３へ出力される小側の出力信号は第２図（ｂ）よりも高
レベル部分が多いような信号になる。これらの波形をカ
ウンタ回路１２では高レベル部分を、カウンタ回路１３
では低レベル部分をそれぞれ計数して、利得設定回路１
４へ出力される。そして、利得設定回路１４では、その
計数値がある値を越えた場合に、カウンタ回路１２から
の出力に対しては利得減少信号を、また、カウンタ回路
１３からの出力に対しては利得増大信号を発生させて可
変利得増幅回路５の利得の制御を行う。この構成の大き
な特徴としては、利得設定回路１４の回路を簡単なＵＰ
／ＤＯＷＮカウンタ等の回路で実現できることである。

また、これらの処理は第１の実施例と同様にして、カウ
ンタ回路１３．１４のカウント数に応じた利得設定を行
なうように構成することもできる。そして、これと同様
の効果は、ここでは２つにした比較器の基準レベルとカ
ウンタ回路の数を増加させることによっても得ることが
できる。

さらに、はぼ一定のレベルの信号が入力される時期と、
急激な変動をともなった信号が入力される時期とが時分
割的に繰り返されるような場合に対しては、可変利得増
幅回路５の設定値に対する実際の利得変化分αを切り換
えるように構成すれば、急激な利得変動時にはαを大き
くして高速に′変動に追従し、略一定の利得が必要な場
合にはαを小さくして利得を細かく設定する、といった
ほぼ相反するような動作を、回路構成を殆ど変えること
なく実現することが出来る。そして、この状態の・変化
がある特定の周期で繰り返されるような場合には、利得
設定回路１４に利得記憶回路を設け、この記憶された利
得情報を用いて前記周期に対応した制御信号入力端子１
５からの信号により利得やα等の設定を切り換えてしま
うことにより零から始める過渡現象よりもはるかに速い
応答時間で安定状態に落ち着く高速の自動振幅設定回路
が得られる。

また、このような周期的な信号変化に対してはカウンタ
回路１２．１３のサンプル周期を信号変化の周期と一致
させるように構成すれば、各サンプル周期中に信号が切
り換わった場合に、カウンタ回路１２．１３が無関係な
２つの信号入力を合わせてカウントしてしまい、無意味
な出力になってしまうのを防止することが出来る。そし
て、利得の変化の時定数を遅くしたい場合には、このサ
ンプル周期を信号変化周期の整数倍にすればよい。

第４図は、本発明の第３の実施例を示すブロック図であ
る。第４図において、１は信号入力端子、４は信号出力
端子、５は可変利得増幅回路、６は比較・器、８は利得
設定回路、１６は振幅検出回路、１５は制御信号入力端
子、１８はタイミング発生回路である。入力端子１から
入力された信号は可変利得増幅器５で設定された利得で
増幅され、出力端子４へ出力される。第６図（ａ）のよ
うな入力信号に対しては、振幅検出回路１６で信号を検
出して、初めのほぼ無信号の時にはカウンタ回路１７の
動作を停止させている。これによりこの時の利得設定回
路８の出力は、ある設定された値、通常は以前に入力信
号が与えられていた時に設定されていた値、が保持され
ており、従って、まったく新し゛く信号が入力された場
合のように最大利得から利得が低下して行き定常値に収
束するといった過渡動作を行うことなく、新しい入力信
号に対する利得が設定されて、結果として非常に高速な
振幅設定が行われる。

また、このような信号変化が起きる場合には、切り換わ
り時点での入力信号レベルが不安定になる場合があり、
この不安定な入力信号に対して自動振幅設定回路が追従
すると、通常状態とは異なった利得が設定されてしまう
場合がある。そこで、この切り換え時点を示す制御信号
入力端子１５よりの入力信号を用いて、タイミング発生
回路１８でこの時点から遅れたタイミングで自動振幅設
定回路を動作させるような制御信号を発生させ、この制
御信号で自動振幅設定回路の動作、非動作を切り換える
事でこの問題を回避することが出来る。

なお、この例では振幅検出回路１６及び制御信号入力端
子からの自動振幅設定回路の動作、非動作切り換え信号
を制御信号としてカウンタ回路１７に入力しているが、
これは比較器６及び利得設定回路８を制御してもまった
く同様の効果を得ることが出来る。　　さらに、これら
の第１から第３の実施例における利得切り換え方式や動
作制御方式は自由に組み合わせて用いることが可能であ
ることは言うまでもない。

発明の効果以上のように本発明は、入力信号を設定された利得で増
幅する可変利得増幅回路と、前記増幅回路の出力レベル
を定められた基準レベルと比較する比較器と、比較器の
出力を定期的にサンプルして計数するカウンタ回路と、
前記カウンタ回路の出力により前記利得を設定する利得
設定回路により構成されているので、入力信号レベルの
変化が大なる伝送路にも適用可能で、高速かつ安定に出
力振幅を制御することの可能な自動振幅設定回路を提供
することができ、その実用的効果は大きい。

第５図

【図面の簡単な説明】

第１図は本発明の第１の実施例における自動振幅設定回
路のブロック図、第２図は同実施例を説明するための動
作説明図、第３図は本発明の第２の実施例における自動
振幅設定回路のブロック図、第４図は１本発明の第３の
実施例における自動振幅設定回路のブロック図、第５図
は従来の自動振幅設定回路のブロック図、第６図は同従
来例を説明するための動作説明図である。２．５・・・可変利得増幅回路、　　６．１１・・・比
較器、　　７．　１２．　１３．　１７・・・カウンタ
回路、８、１４・・・利得設定回路、　　１８・・・タ
イミング発生回路。代理人の氏名　弁理士　粟野　重孝　ほか１名第６図第図癌図纂図Ｃ】 ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ ↑ Ｕ）ＯＯ＜ｅ）げ】Ａ４べＡ◆＜、４中に

Claims

【特許請求の範囲】

（１）入力信号を設定された利得で増幅する可変利得増
幅回路と、前記増幅回路の出力レベルを定められた基準
レベルと比較する比較器と、前記比較器の出力を定期的
にサンプルして計数するカウンタ回路と、前記カウンタ
回路の出力により前記利得を設定する利得設定回路から
なる自動振幅設定回路。
（２）前記利得設定回路を、前記カウンタ回路の出力の
カウント数がある定められた値Ｎ以上の場合に利得を減
少させ、Ｎ以下の値Ｍより小なる場合には利得を増加さ
せる構成としたことを特徴とした特許請求の範囲第１項
記載の自動振幅設定回路。
（３）前記利得設定回路に、設定された利得情報をアナ
ログ情報として出力するためのディジタル／アナログ変
換器あるいはパルス幅変調回路を備えたことを特徴とし
た特許請求の範囲第１項記載の自動振幅設定回路。
（４）前記比較器を、アナログ／ディジタル変換器と変
換されたディジタルデータの最上位ビットを除いた信号
でレベル比較を行うディジタル比較器で構成したことを
特徴とした特許請求の範囲第１項記載の自動振幅設定回
路。
（５）前記利得設定回路を、複数の利得記憶回路を備え
、時分割で入力される複数の信号に対応して設定利得を
切り換える構成としたことを特徴とした特許請求の範囲
第１項記載の自動振幅設定回路。
（６）前記カウンタ回路を、時分割で入力される複数の
信号の１回または複数回の対応したタイミングでリセッ
トする構成としたことを特徴とした特許請求の範囲第５
項記載の自動振幅設定回路。
（７）前記比較器に、大と小２つの基準値を持ち、比較
器の入力信号レベルが大の基準値を越えた場合の出力と
、小の基準値を下回った場合の出力とをそれぞれ計数す
るカウンタ回路を持ち、前記カウンタ回路の計数値が特
定の値を越えた場合にのみ利得設定回路の設定利得を変
更する構成としたことを特徴とした特許請求の範囲第１
項記載の自動振幅設定回路。
（８）入力信号レベルを予め検出する振幅検出回路を備
え、前記振幅検出回路の出力により自動振幅設定動作を
停止させる構成としたことを特徴とした特許請求の範囲
第１項記載の自動振幅設定回路。
（９）特定のタイミング情報により自動振幅設定動作の
動作、非動作を切り換える構成としたことを特徴とした
特許請求の範囲第１項記載の自動振幅設定回路。
（１０）前記タイミング情報を、時分割で入力される複
数の信号に対応して作成するタイミング発生回路を設け
たことを特徴とした特許請求の範囲第９項記載の自動振
幅設定回路。