JPS6378610A - ２逓倍クロツク発生回路 - Google Patents
２逓倍クロツク発生回路Info
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- JPS6378610A JPS6378610A JP22188886A JP22188886A JPS6378610A JP S6378610 A JPS6378610 A JP S6378610A JP 22188886 A JP22188886 A JP 22188886A JP 22188886 A JP22188886 A JP 22188886A JP S6378610 A JPS6378610 A JP S6378610A
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- Japan
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- circuit
- delay
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- clock
- delay circuit
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- 238000001514 detection method Methods 0.000 claims abstract description 14
- 230000001934 delay Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は１ビット−２ピツ）（ＩＢ−２Ｂ）の符号変換
回路（コードマーク変換器）などに使用される２逓倍ク
ロック発生回路に関し、特にデユーティを５０チに調整
する２逓倍クロック発生回路に関するものである。
回路（コードマーク変換器）などに使用される２逓倍ク
ロック発生回路に関し、特にデユーティを５０チに調整
する２逓倍クロック発生回路に関するものである。
従来の技術
従来、この種の２逓倍クロック発生回路は、その−例を
第４図に示すように１クロツク入力端子遅延させる遅延
回路１と、この遅延回路１の出力すとクロック人力ａと
を入力されて出力Ｃを出力端子５に送出するイクスクル
ーシブオア回路２とからなるものであった。そして、こ
の遅延回路１はゲート回路からなる集積回路が一般に使
用されていた。
第４図に示すように１クロツク入力端子遅延させる遅延
回路１と、この遅延回路１の出力すとクロック人力ａと
を入力されて出力Ｃを出力端子５に送出するイクスクル
ーシブオア回路２とからなるものであった。そして、こ
の遅延回路１はゲート回路からなる集積回路が一般に使
用されていた。
したがつて、集積回路のゲート回路のばらつきによって
、遅延時間が変り、特に集積回路の限界近くのスピード
で使用される高速動作の場合、この遅延時間のばらつき
が大きく影響し、デユーティが大きく変ってしまうとい
う欠点があった。
、遅延時間が変り、特に集積回路の限界近くのスピード
で使用される高速動作の場合、この遅延時間のばらつき
が大きく影響し、デユーティが大きく変ってしまうとい
う欠点があった。
発明が解決しようとする問題点
本発明の目的は、上記の欠点、すなわち集積回路内のゲ
ート回路のばらつきなどによって出力のデユーティが大
きく変りてしまりという問題点を解決した２逓倍クロッ
ク発生回路を提供することにある。
ート回路のばらつきなどによって出力のデユーティが大
きく変りてしまりという問題点を解決した２逓倍クロッ
ク発生回路を提供することにある。
問題点を解決するための手段
本発明は上述の問題点を解決するために、クロック入力
端子と、とのクロック入力を遅延させる遅延時間調整可
能の遅延回路と、この遅延回路の出力およびクロック入
力を導入し２逓倍クロック出力を得るイクスクルーシプ
オア回路と、この回路の出力のデユーティを検出して、
制御信号を遅延回路の制御端子に送出するデー−ティ検
出回路とからなる構成を採用するものである。
端子と、とのクロック入力を遅延させる遅延時間調整可
能の遅延回路と、この遅延回路の出力およびクロック入
力を導入し２逓倍クロック出力を得るイクスクルーシプ
オア回路と、この回路の出力のデユーティを検出して、
制御信号を遅延回路の制御端子に送出するデー−ティ検
出回路とからなる構成を採用するものである。
作用
本発明は上述のように構成したので、デユーティ検出回
路が２逓倍クロック出力のデユーティを検出し、その値
が５０％になるように制御信号を遅延回路の制御端子に
送シ、遅延回路は遅延時間がｉ＆週になるように調整さ
れる。
路が２逓倍クロック出力のデユーティを検出し、その値
が５０％になるように制御信号を遅延回路の制御端子に
送シ、遅延回路は遅延時間がｉ＆週になるように調整さ
れる。
実施例
次に本発明の実施例について図面を参照して説明する。
本発明の一実施例をブロック回路図で示す第１図を参照
すると、本発明の２逓倍クロック発生回路は、クロック
入力端子４と、このクロック入力を遅延させる遅延回路
ｌと、この遅延回路ｌの出力すとクロック人力ａとを入
力されて２逓倍クロックＣを出力するイクスクルーシブ
オア回路２と、このイクスクルーシプオア回路２の出力
Ｃのデユーティを検出して遅延回路ｌの制御端子１１に
制御信号ｄを出力するデユーティ検出回路３とから構成
されている。
すると、本発明の２逓倍クロック発生回路は、クロック
入力端子４と、このクロック入力を遅延させる遅延回路
ｌと、この遅延回路ｌの出力すとクロック人力ａとを入
力されて２逓倍クロックＣを出力するイクスクルーシブ
オア回路２と、このイクスクルーシプオア回路２の出力
Ｃのデユーティを検出して遅延回路ｌの制御端子１１に
制御信号ｄを出力するデユーティ検出回路３とから構成
されている。
また第２図（ａ）は遅延回路ｌの具体例を示し、複数の
直列に接続されたゲート回路１２と、制御端子１１と、
この制御端子１工からの制御信号をＡ−Ｄ変換するアナ
ログ・ディジタル変換器１３と、この変換器１３の出力
によって遅延ゲート回路１２の任意の接続点を選択する
選択回路１４とからなり、第２図（ｂ）はデユーティ検
出回路３の具体例を示し、抵抗３１とコンデンサ３２と
からなシ、クロックデー−ティにはｔｑ比例した検出出
力が得られるようになりている。
直列に接続されたゲート回路１２と、制御端子１１と、
この制御端子１工からの制御信号をＡ−Ｄ変換するアナ
ログ・ディジタル変換器１３と、この変換器１３の出力
によって遅延ゲート回路１２の任意の接続点を選択する
選択回路１４とからなり、第２図（ｂ）はデユーティ検
出回路３の具体例を示し、抵抗３１とコンデンサ３２と
からなシ、クロックデー−ティにはｔｑ比例した検出出
力が得られるようになりている。
次に本実施例の動作について、第１図、第２図および第
１図の各部ａ、ｂ、ｃの波形を示す第３図を用いて説明
する。
１図の各部ａ、ｂ、ｃの波形を示す第３図を用いて説明
する。
クロック入力端子４からのクロック人力ａは遅イクスク
ルーシプオア回路２に入力されて、第３図Ｃの波形が得
られる。この出力Ｃをデユーティ検出回路３が検出して
、検出信号を遅延回路ｌの制御端子１１に送シ、遅延回
路１のアナログ・ディジタル変換器１３および選択回路
１４によって、検出信号が５０％より小さい時は遅延用
ゲート回路１２のゲート数を増やし、５０％よシ大きい
時は遅延用ゲート回路１２のゲート数を減らすようにし
て、デユーティが５０優に最も近い最適値に調整される
。
ルーシプオア回路２に入力されて、第３図Ｃの波形が得
られる。この出力Ｃをデユーティ検出回路３が検出して
、検出信号を遅延回路ｌの制御端子１１に送シ、遅延回
路１のアナログ・ディジタル変換器１３および選択回路
１４によって、検出信号が５０％より小さい時は遅延用
ゲート回路１２のゲート数を増やし、５０％よシ大きい
時は遅延用ゲート回路１２のゲート数を減らすようにし
て、デユーティが５０優に最も近い最適値に調整される
。
したがってデユーティがほぼ５０チに近い２逓倍クロッ
クを発生できる。
クを発生できる。
発明の効果
以上に説明したように、本発明によれば、遅延回路を調
整可能とし、クロックデユーティ検出回路を設けること
によ）、遅延回路の遅延時間を制御して、デー−ティを
最適に保つことができるという効果がある。
整可能とし、クロックデユーティ検出回路を設けること
によ）、遅延回路の遅延時間を制御して、デー−ティを
最適に保つことができるという効果がある。
第１図は本発明の一実施例のブロック図、第２図（ａｌ
および（ｂ）はそれぞれ本発明の構成要素の遅延回路お
よびデユーティ検出回路の具体例を示す構成図、第３図
は第１図の各部の波形図、第４図は従来の一例のブロッ
ク図である。 １・・・・・・遅延回路、２・・・・・・イクスクルー
シブ・オア回路、３・・・・・・クロックデユーティ検
出回路、４・・・・・・入力端子、５・・・・・・出力
端子、１１・旧・・遅延時間制御端子、１２・旧・・ゲ
ート回路、１３・・・・・・アナログ・ディジタル変換
回路、１４・・・・・・選択回路、２１・・・・・・抵
抗、２２・・・・・・コンデンサ、ａ・・・・・・クロ
ツク入力、ｂ・・・・・・遅延回路の出力、Ｃ・・・・
・・２逓倍クロック出力、ｄ・・・・・・制御信号、Ｔ
・・・・・・入力クロック周期。 躬を図 Ｍ３図 泊４図
および（ｂ）はそれぞれ本発明の構成要素の遅延回路お
よびデユーティ検出回路の具体例を示す構成図、第３図
は第１図の各部の波形図、第４図は従来の一例のブロッ
ク図である。 １・・・・・・遅延回路、２・・・・・・イクスクルー
シブ・オア回路、３・・・・・・クロックデユーティ検
出回路、４・・・・・・入力端子、５・・・・・・出力
端子、１１・旧・・遅延時間制御端子、１２・旧・・ゲ
ート回路、１３・・・・・・アナログ・ディジタル変換
回路、１４・・・・・・選択回路、２１・・・・・・抵
抗、２２・・・・・・コンデンサ、ａ・・・・・・クロ
ツク入力、ｂ・・・・・・遅延回路の出力、Ｃ・・・・
・・２逓倍クロック出力、ｄ・・・・・・制御信号、Ｔ
・・・・・・入力クロック周期。 躬を図 Ｍ３図 泊４図
Claims (1)
- 外部よりのクロックの入力端子と、このクロック入力を
１／４周期遅延させる遅延回路と、この遅延回路の出力
と前記クロック入力とを入力されその排他的論理和信号
を出力するイクスクルーシブオア回路とからなる２逓倍
クロック発生回路において、前記遅延回路内に遅延時間
を調整するための選択回路と制御端子とを設け、前記イ
クスクルーシブオア回路の出力を入力とし前記遅延回路
の制御端子に、遅延時間を調整するための制御信号を送
出するデューティ検出回路を設けたことを特徴とする２
逓倍クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22188886A JPS6378610A (ja) | 1986-09-22 | 1986-09-22 | ２逓倍クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22188886A JPS6378610A (ja) | 1986-09-22 | 1986-09-22 | ２逓倍クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378610A true JPS6378610A (ja) | 1988-04-08 |
Family
ID=16773747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22188886A Pending JPS6378610A (ja) | 1986-09-22 | 1986-09-22 | ２逓倍クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378610A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281513A (ja) * | 1988-09-17 | 1990-03-22 | Rohm Co Ltd | 周波数逓倍回路 |
| JPH0286208A (ja) * | 1988-09-21 | 1990-03-27 | Nec Ic Microcomput Syst Ltd | 周波数てい倍回路 |
| JP2005159963A (ja) * | 2003-11-28 | 2005-06-16 | Advantest Corp | 高周波遅延回路、及び試験装置 |
| JP2007043622A (ja) * | 2005-08-05 | 2007-02-15 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
| JP2012510238A (ja) * | 2008-11-25 | 2012-04-26 | クゥアルコム・インコーポレイテッド | 局部発振器信号のためのデューティサイクル調整 |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
-
1986
- 1986-09-22 JP JP22188886A patent/JPS6378610A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281513A (ja) * | 1988-09-17 | 1990-03-22 | Rohm Co Ltd | 周波数逓倍回路 |
| JPH0286208A (ja) * | 1988-09-21 | 1990-03-27 | Nec Ic Microcomput Syst Ltd | 周波数てい倍回路 |
| JP2005159963A (ja) * | 2003-11-28 | 2005-06-16 | Advantest Corp | 高周波遅延回路、及び試験装置 |
| JP2007043622A (ja) * | 2005-08-05 | 2007-02-15 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| JP2012510238A (ja) * | 2008-11-25 | 2012-04-26 | クゥアルコム・インコーポレイテッド | 局部発振器信号のためのデューティサイクル調整 |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
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