JPH04291823A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH04291823A JPH04291823A JP5726191A JP5726191A JPH04291823A JP H04291823 A JPH04291823 A JP H04291823A JP 5726191 A JP5726191 A JP 5726191A JP 5726191 A JP5726191 A JP 5726191A JP H04291823 A JPH04291823 A JP H04291823A
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- JP
- Japan
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- division ratio
- section
- frequency division
- frequency
- clock
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- 238000006243 chemical reaction Methods 0.000 claims description 22
- 238000005070 sampling Methods 0.000 abstract description 7
- 239000003990 capacitor Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 1
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- Analogue/Digital Conversion (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、入力されたアナログ信
号をディジタル信号に変換するＡ／Ｄ変換器に関するも
のである。
号をディジタル信号に変換するＡ／Ｄ変換器に関するも
のである。
【０００２】
【従来の技術】図３は、従来のＡ／Ｄ変換器の構成を示
す概略ブロック図である。図中、符号３０１は入力され
たアナログ信号の内信号帯域成分のみを通過させるバン
ドパス・スイッチド・キャパシタ・フィルタ（以下、Ｂ
．Ｐ．Ｓ．Ｃ．Ｆ．）であり、符号３０２はＢ．Ｐ．Ｓ
．Ｃ．Ｆ．３０１からのアナログ信号をディジタル信号
に変換するＡ／Ｄ変換部である。
す概略ブロック図である。図中、符号３０１は入力され
たアナログ信号の内信号帯域成分のみを通過させるバン
ドパス・スイッチド・キャパシタ・フィルタ（以下、Ｂ
．Ｐ．Ｓ．Ｃ．Ｆ．）であり、符号３０２はＢ．Ｐ．Ｓ
．Ｃ．Ｆ．３０１からのアナログ信号をディジタル信号
に変換するＡ／Ｄ変換部である。
【０００３】一方、外部からの基準クロックは第一次可
変分周部３０３に入力され、セレクタ３０４の出力（分
周比）だけ分周され、さらに２分周部３０８によって２
分周された後、スイッチングクロックとして上述のＢ．
Ｐ．Ｓ．Ｃ．Ｆ．３０１へ出力される。また同時に、２
分周部３０８からの出力は第二次可変分周部３０９に入
力され、第二次分周比設定部３１０に設定された値だけ
分周された後、サンプリング動作クロックとして上述の
Ａ／Ｄ変換部３０２へ出力される。
変分周部３０３に入力され、セレクタ３０４の出力（分
周比）だけ分周され、さらに２分周部３０８によって２
分周された後、スイッチングクロックとして上述のＢ．
Ｐ．Ｓ．Ｃ．Ｆ．３０１へ出力される。また同時に、２
分周部３０８からの出力は第二次可変分周部３０９に入
力され、第二次分周比設定部３１０に設定された値だけ
分周された後、サンプリング動作クロックとして上述の
Ａ／Ｄ変換部３０２へ出力される。
【０００４】通常、Ａ／Ｄ変換の動作周波数の調整は、
微調整を可能とするために、第一次の分周について行う
のが一般的であり、第一次可変分周部３０３の基本とな
る分周比を設定する第一次基本分周比設定部３０６とＡ
／Ｄ変換動作タイミングの調整のための分周比を設定す
る第一次調整分周比設定部３０７とを備えている。そし
て、第一次基本分周比設定部３０６の出力と第一次調整
分周比設定部の出力とを加算部３０５で加算した加算値
と、第一次基本分周比設定部３０６の出力との何れかが
セレクタ３０４で選択され、第一次可変分周部３０３の
分周比として出力される。ここで、セレクタ３０４の選
択は、Ａ／Ｄ変換動作間隔に一度だけ加算部３０５の出
力を選択し、それ以外は第一次基本分周比設定部３０６
の出力を選択するように構成されている。
微調整を可能とするために、第一次の分周について行う
のが一般的であり、第一次可変分周部３０３の基本とな
る分周比を設定する第一次基本分周比設定部３０６とＡ
／Ｄ変換動作タイミングの調整のための分周比を設定す
る第一次調整分周比設定部３０７とを備えている。そし
て、第一次基本分周比設定部３０６の出力と第一次調整
分周比設定部の出力とを加算部３０５で加算した加算値
と、第一次基本分周比設定部３０６の出力との何れかが
セレクタ３０４で選択され、第一次可変分周部３０３の
分周比として出力される。ここで、セレクタ３０４の選
択は、Ａ／Ｄ変換動作間隔に一度だけ加算部３０５の出
力を選択し、それ以外は第一次基本分周比設定部３０６
の出力を選択するように構成されている。
【０００５】以上の構成からなるＡ／Ｄ変換器の動作を
図４を参照して以下に説明する。
図４を参照して以下に説明する。
【０００６】基本クロックが９．８３０４ＭＨｚ、スイ
ッチングクロックが３０７．２ＫＨｚ、サンプリングク
ロックが９．６ＫＨｚである場合を仮定すると、まず、
ディジタル信号処理部によって第一次基本分周比設定部
３０６に“１６”が、第二次分周比設定部３１０に“３
２”がそれぞれ設定される。ここで、ディジタル信号処
理部によって検出されたタイミング位相誤差に応じて、
第一次調整分周比設定部３０７に“−１０”（サンプリ
ング周波数の１％の増大に相当）が設定されたとすると
、図４に示すように、セレクタ３０４は、第一次可変分
周部３０３の分周比として１回だけ（スイッチング・ク
ロック半周期分）、“６”（１６＋（−１０）＝６）を
選択し、その後６３回、“１６”を選択する。
ッチングクロックが３０７．２ＫＨｚ、サンプリングク
ロックが９．６ＫＨｚである場合を仮定すると、まず、
ディジタル信号処理部によって第一次基本分周比設定部
３０６に“１６”が、第二次分周比設定部３１０に“３
２”がそれぞれ設定される。ここで、ディジタル信号処
理部によって検出されたタイミング位相誤差に応じて、
第一次調整分周比設定部３０７に“−１０”（サンプリ
ング周波数の１％の増大に相当）が設定されたとすると
、図４に示すように、セレクタ３０４は、第一次可変分
周部３０３の分周比として１回だけ（スイッチング・ク
ロック半周期分）、“６”（１６＋（−１０）＝６）を
選択し、その後６３回、“１６”を選択する。
【０００７】以上の動作を繰り返すことにより、ディジ
タル信号処理部によって検出されたタイミング位相誤差
に応じて、Ａ／Ｄ変換の動作周波数を微調整し、タイミ
ング位相の合わせ込みを行っている。
タル信号処理部によって検出されたタイミング位相誤差
に応じて、Ａ／Ｄ変換の動作周波数を微調整し、タイミ
ング位相の合わせ込みを行っている。
【０００８】
【発明が解決しようとしている課題】しかしながら、上
記従来例では、Ｂ．Ｐ．Ｓ．Ｃ．Ｆ．３０１に入力され
るスイッチングクロックが所定の周波数から大きく変動
すると、フィルタの周波数特性は実際のクロックとの比
に応じて歪み、良好なフィルタ特性が得られなくなる。 例えば、図４に示すように、第一次可変分周部３０３の
分周比に“６”が選択されたときのスイッチング・クロ
ックの半周期幅は、１／（２×３０７．２ＫＨｚ）から
１／（２×８１９．２ＫＨｚ）へと大きく変化し、周波
数特性に著しく歪が生じ、性能が劣化し、結果としてＡ
／Ｄ変換誤差が増大するという欠点があった。
記従来例では、Ｂ．Ｐ．Ｓ．Ｃ．Ｆ．３０１に入力され
るスイッチングクロックが所定の周波数から大きく変動
すると、フィルタの周波数特性は実際のクロックとの比
に応じて歪み、良好なフィルタ特性が得られなくなる。 例えば、図４に示すように、第一次可変分周部３０３の
分周比に“６”が選択されたときのスイッチング・クロ
ックの半周期幅は、１／（２×３０７．２ＫＨｚ）から
１／（２×８１９．２ＫＨｚ）へと大きく変化し、周波
数特性に著しく歪が生じ、性能が劣化し、結果としてＡ
／Ｄ変換誤差が増大するという欠点があった。
【０００９】本発明は、上記課題を解決するために成さ
れたもので、簡単な構成で、Ａ／Ｄ変換の動作基準クロ
ックの調整を偏りなく、均等に行えるＡ／Ｄ変換器を提
供することを目的とする。
れたもので、簡単な構成で、Ａ／Ｄ変換の動作基準クロ
ックの調整を偏りなく、均等に行えるＡ／Ｄ変換器を提
供することを目的とする。
【００１０】
【課題を解決するための手段及び作用】上記目的を達成
するために、本発明のＡ／Ｄ変換器は以下の構成からな
る。
するために、本発明のＡ／Ｄ変換器は以下の構成からな
る。
【００１１】すなわち、入力されたアナログ信号をディ
ジタル信号に変換するＡ／Ｄ変換器において、入力され
たアナログ信号をディジタル信号に変換するＡ／Ｄ変換
手段と、該Ａ／Ｄ変換手段での動作基準クロックの調整
をより高次のクロックについて偏りなく均等に行う調整
手段とを備え、該調整手段で調整された動作基準クロッ
クに基づいてＡ／Ｄ変換を行うことを特徴とする。
ジタル信号に変換するＡ／Ｄ変換器において、入力され
たアナログ信号をディジタル信号に変換するＡ／Ｄ変換
手段と、該Ａ／Ｄ変換手段での動作基準クロックの調整
をより高次のクロックについて偏りなく均等に行う調整
手段とを備え、該調整手段で調整された動作基準クロッ
クに基づいてＡ／Ｄ変換を行うことを特徴とする。
【００１２】
【実施例】以下、図面を参照して本発明に係る好適な一
実施例を詳細に説明する。
実施例を詳細に説明する。
【００１３】図１は、本実施例におけるＡ／Ｄ変換器の
構成を示す概略ブロック図である。図示するように、ア
ナログ信号はバンド・パス・スイッチド・キャパシタ・
フィルタ（以下、Ｂ．Ｐ．Ｓ．Ｃ．Ｆ．）１０１に入力
され、その信号の内信号帯域成分のみが通過させられ、
Ａ／Ｄ変換部１０２に入力され、アナログ信号がディジ
タル信号に変換されてディジタル信号処理部へ出力され
る。
構成を示す概略ブロック図である。図示するように、ア
ナログ信号はバンド・パス・スイッチド・キャパシタ・
フィルタ（以下、Ｂ．Ｐ．Ｓ．Ｃ．Ｆ．）１０１に入力
され、その信号の内信号帯域成分のみが通過させられ、
Ａ／Ｄ変換部１０２に入力され、アナログ信号がディジ
タル信号に変換されてディジタル信号処理部へ出力され
る。
【００１４】一方、外部からの基準クロックは第一次可
変分周部１０３に入力され、セレクタ１０４の出力（分
周比）だけ分周され、さらに２分周部１０８によって２
分周された後、スイッチングクロックとして上述のＢ．
Ｐ．Ｓ．Ｃ．Ｆ．１０１へ出力される。また同時に、２
分周部１０８からの出力は第二次可変分周部１０９に入
力され、第二次分周比設定部１１０に設定された値だけ
分周された後、サンプリング動作クロックとして上述の
Ａ／Ｄ変換部１０２へ出力される。
変分周部１０３に入力され、セレクタ１０４の出力（分
周比）だけ分周され、さらに２分周部１０８によって２
分周された後、スイッチングクロックとして上述のＢ．
Ｐ．Ｓ．Ｃ．Ｆ．１０１へ出力される。また同時に、２
分周部１０８からの出力は第二次可変分周部１０９に入
力され、第二次分周比設定部１１０に設定された値だけ
分周された後、サンプリング動作クロックとして上述の
Ａ／Ｄ変換部１０２へ出力される。
【００１５】また、位相誤差検出処理部を含むディジタ
ル信号処理部からの分周比は第一次基本分周比設定部１
０６、第一次調整分周比設定部１０７、そして第二次分
周比設定部１１０にそれぞれ設定される。そして、第一
次基本分周比設定部１０６に設定された値は第一次調整
分周比設定部１０７に設定された値に応じて±１加算部
１０５で演算され、その演算結果と第一次基本分周比設
定部１０６の分周比の何れかがセレクタ１０４で選択さ
れる。ここで、セレクタ１０４は第一次調整分周比設定
部１０７に設定された値に応じて演算結果を選択するよ
うに構成されている。
ル信号処理部からの分周比は第一次基本分周比設定部１
０６、第一次調整分周比設定部１０７、そして第二次分
周比設定部１１０にそれぞれ設定される。そして、第一
次基本分周比設定部１０６に設定された値は第一次調整
分周比設定部１０７に設定された値に応じて±１加算部
１０５で演算され、その演算結果と第一次基本分周比設
定部１０６の分周比の何れかがセレクタ１０４で選択さ
れる。ここで、セレクタ１０４は第一次調整分周比設定
部１０７に設定された値に応じて演算結果を選択するよ
うに構成されている。
【００１６】次に、以上の構成からなるＡ／Ｄ変換器の
動作、特にＡ／Ｄ変換の動作タイミングの調整について
以下に説明する。
動作、特にＡ／Ｄ変換の動作タイミングの調整について
以下に説明する。
【００１７】まず、第一次可変分周比１０３の基本とな
る分周比が第一次基本分周比設定部１０６に設定され、
Ａ／Ｄ変換の動作タイミングの調整のための分周比が第
一次調整分周比設定部１０７に設定される。そして、第
一次調整分周比設定部１０７に設定された値の符号（正
・負）に応じて、±１加算部１０５は第一次基本分周比
設定部１０６に設定された値に「＋１」又は「−１」を
加算する。セレクタ１０４は、第一次調整分周比設定部
１０７に設定された値の絶対値（回数）だけ、±１加算
部１０５の加算結果を選択し、以後、第一次基本分周比
設定部１０６の出力を選択し、分周比として第一次可変
分周部１０３へ出力する。上述の動作をＡ／Ｄ変換動作
各々ごとに行う。
る分周比が第一次基本分周比設定部１０６に設定され、
Ａ／Ｄ変換の動作タイミングの調整のための分周比が第
一次調整分周比設定部１０７に設定される。そして、第
一次調整分周比設定部１０７に設定された値の符号（正
・負）に応じて、±１加算部１０５は第一次基本分周比
設定部１０６に設定された値に「＋１」又は「−１」を
加算する。セレクタ１０４は、第一次調整分周比設定部
１０７に設定された値の絶対値（回数）だけ、±１加算
部１０５の加算結果を選択し、以後、第一次基本分周比
設定部１０６の出力を選択し、分周比として第一次可変
分周部１０３へ出力する。上述の動作をＡ／Ｄ変換動作
各々ごとに行う。
【００１８】外部から入力された基準クロックは第一次
可変分周部１０３に入力され、セレクタ１０４からの分
周比によって分周され、さらに２分周部１０８によって
２分周された後、スイッチング・クロックとしてＢ．Ｐ
．Ｓ．Ｃ．Ｆ．１０１へ出力される一方、第二次可変分
周部１０９に入力され、第二次分周比設定部１１０に設
定された分周比によって分周され、サンプリング動作ク
ロックとしてＡ／Ｄ変換部１０２へ出力される。
可変分周部１０３に入力され、セレクタ１０４からの分
周比によって分周され、さらに２分周部１０８によって
２分周された後、スイッチング・クロックとしてＢ．Ｐ
．Ｓ．Ｃ．Ｆ．１０１へ出力される一方、第二次可変分
周部１０９に入力され、第二次分周比設定部１１０に設
定された分周比によって分周され、サンプリング動作ク
ロックとしてＡ／Ｄ変換部１０２へ出力される。
【００１９】ここで、例えば基準クロックを９．８３０
４ＭＨｚ、スイッチング・クロックを３０７．２ＫＨｚ
、サンプリング・クロックを９．６ＫＨｚとした具体的
な例を図２に示すタイミングチャートを参照して以下に
説明する。
４ＭＨｚ、スイッチング・クロックを３０７．２ＫＨｚ
、サンプリング・クロックを９．６ＫＨｚとした具体的
な例を図２に示すタイミングチャートを参照して以下に
説明する。
【００２０】まず、ディジタル信号処理部により第一次
基本分周比設定部１０６に“１６”が、第二次分周比設
定部１１０に“３２”がそれぞれ設定される。そして、
タイミング位相誤差に応じて第一次調整分周比設定部１
０７に“−１０”（サンプリング周波数の１％の増大に
相当）が設定されたとすると、上述したように、±１加
算部１０５の出力は“１５”（１６−１＝１５）となる
。またセレクタ１０４は、第一次可変分周部１０３の分
周比として１０回（スイッチング・クロック５周期分）
は±１加算部１０５の出力“１５”を選択し、その後、
５４回は第一次基本分周比設定部１０６の出力“１６”
を選択する。
基本分周比設定部１０６に“１６”が、第二次分周比設
定部１１０に“３２”がそれぞれ設定される。そして、
タイミング位相誤差に応じて第一次調整分周比設定部１
０７に“−１０”（サンプリング周波数の１％の増大に
相当）が設定されたとすると、上述したように、±１加
算部１０５の出力は“１５”（１６−１＝１５）となる
。またセレクタ１０４は、第一次可変分周部１０３の分
周比として１０回（スイッチング・クロック５周期分）
は±１加算部１０５の出力“１５”を選択し、その後、
５４回は第一次基本分周比設定部１０６の出力“１６”
を選択する。
【００２１】以上の動作を繰り返すことによって、Ａ／
Ｄ変換の動作クロックのタイミング同期を行う。
Ｄ変換の動作クロックのタイミング同期を行う。
【００２２】以上説明した実施例によれば、入力された
アナログ信号をデジタル信号に変換するタイミングの調
整が可能なＡ／Ｄ変換器において、動作タイミングの制
御を高次のクロックについて偏りなく均等に行うことに
より、Ａ／Ｄ変換部前段のバンド・パス・スイッチド・
キャパシタ・フィルタの良好な特性を保持することが可
能となり、結果としてＡ／Ｄ変換誤差の増大を防ぐこと
ができるという優れた効果をもつ。
アナログ信号をデジタル信号に変換するタイミングの調
整が可能なＡ／Ｄ変換器において、動作タイミングの制
御を高次のクロックについて偏りなく均等に行うことに
より、Ａ／Ｄ変換部前段のバンド・パス・スイッチド・
キャパシタ・フィルタの良好な特性を保持することが可
能となり、結果としてＡ／Ｄ変換誤差の増大を防ぐこと
ができるという優れた効果をもつ。
【００２３】本発明は、複数の機器により構成されるシ
ステムに適用しても良いし、１つの機器から成る装置に
適用しても良い。また、システム或いは装置にプログラ
ムを供給することによって達成される場合にも適用でき
ることは言うまでもない。
ステムに適用しても良いし、１つの機器から成る装置に
適用しても良い。また、システム或いは装置にプログラ
ムを供給することによって達成される場合にも適用でき
ることは言うまでもない。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
簡単な構成で、スイッチド・キャパシタ・フィルタのス
イッチング・クロックの調整を偏りなく、均等に行うこ
とが可能となる。
簡単な構成で、スイッチド・キャパシタ・フィルタのス
イッチング・クロックの調整を偏りなく、均等に行うこ
とが可能となる。
【図１】本実施例におけるＡ／Ｄ変換器の構成を示す概
略ブロック図である。
略ブロック図である。
【図２】図１の動作を示すタイミングチャートである。
【図３】従来のＡ／Ｄ変換器の構成を示す概略ブロック
図である。
図である。
【図４】図３の動作を示すタイミングチャートである。
Claims (1)
- 【請求項１】 入力されたアナログ信号をディジタル
信号に変換するＡ／Ｄ変換器において、入力されたアナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換手段と
、該Ａ／Ｄ変換手段での動作基準クロックの調整をより
高次のクロックについて偏りなく均等に行う調整手段と
を備え、該調整手段で調整された動作基準クロックに基
づいてＡ／Ｄ変換を行うことを特徴とするＡ／Ｄ変換器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5726191A JPH04291823A (ja) | 1991-03-20 | 1991-03-20 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5726191A JPH04291823A (ja) | 1991-03-20 | 1991-03-20 | Ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291823A true JPH04291823A (ja) | 1992-10-15 |
Family
ID=13050588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5726191A Withdrawn JPH04291823A (ja) | 1991-03-20 | 1991-03-20 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999065147A1 (fr) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Convertisseur a/n, n/a a surechantillonnage |
-
1991
- 1991-03-20 JP JP5726191A patent/JPH04291823A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999065147A1 (fr) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Convertisseur a/n, n/a a surechantillonnage |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |