KR950008681B1

KR950008681B1 - 음질 조절 시스템

Info

Publication number: KR950008681B1
Application number: KR1019870011866A
Authority: KR
Inventors: 제이 크리스토퍼 토드
Original assignee: 알 씨 에이 라이센싱 코포레이션; 글렌 에이취. 브르스틀
Priority date: 1986-10-27
Filing date: 1987-10-26
Publication date: 1995-08-04
Also published as: DK559587A; FI874606A0; ATE141730T1; DE3751874T2; PT85981A; DE3751874D1; FI874606A; EP0266148A2; AU601500B2; US4764967A; DK559587D0; NZ222286A; KR880005604A; EP0266148B1; EP0266148A3; ES2091744T3; AU8009587A; CA1277920C; PT85981B

Abstract

내용 없음.

Description

음질 조절 시스템

제1도는 본 발명을 구체화하는 일반화된 음질 조절 시스템의 블록 다이어그램.

제2도는 제1도에 도시된 음질 조절 시스템의 직렬 비트 실행에 대한 블록 다이어그램.

제3도는 제2도 회로를 설명하는데 유용한 클럭 파형의 타이밍 다이어그램.

제4a 및 4b도는 제1시스템의 주파수 주파수 응답의 다이어그램.

제5도는 제2도 회로에서 실행될 수 있는 직렬 비트 멀티플라이어의 부분적인 개략 다이어그램.

제6도는 음질 조절 시스템의 직렬 비트 실행에 대한 블록 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

24 : 가산기 25 : 인버터

62 : 시프트 레지스터

본 발명은, 예로, 펄스 코드 변조(PCM) 오디오 처리 장치에서와 같이 샘플형 데이타 신호의 음질 조절을 실생하는 회로에 관한 것이다.

오디오 신호의 베이스 응답을 손질하는 디지탈 샘플형 데이타 음질 회로는 리차드 제이, 테일러에 의해 영국 특허 명세서 G.B.I, 1,385,024에 기재되어 있다. 이 회로는 오디오 신호의 베이스 스펙트럼을 통과시키는 저역 필터, 저역 여파된 오디오 신호 스케일링을 위해 저역 필터의 출력에 결합된 멀티플라이어 및 오디오 신호의 베이스 스펙트럼을 입력 오디오 신호에 가산하거나 또는 감산하는 결합회로를 포함한다. 결합 신호는 저역 여파된 신호가 입력 오디오 신호로부터 각각 가산 또는 감산됨에 따라 높아지거나 또는 커트되는 오디오 신호 스펙트럼의 베이스 부분으로 오디오 신호를 나타낸다. 부스트(boost) 또는 커트의 정도는 멀티플라이어에 인가된 증배 계수에 의해 결정된다. 만약 저역 필터가 고정된 고정된 주파수 응답(즉, 고정된 3dB점)이라면 그리고 양호하게 비교적 간단한 설계(즉 옥타브당 6 또는 12dB로 감쇄)라면 커트 또는 부스트를 조정하는 것은 베이스 스펙트럼의 대역폭을 변경시키는 바람직하지 않은 영향을 갖는다. 예로, 저역 필터가 1KHz의 3dB점(제로)와 데케이드당 20dB 감쇄를 갖는다는 가정한다. 20dB의 베이스 부스트 또는 커트당, 영향받은 베이스 스펙트럼의 대역폭은 대략 10KHz 연장된다. 그러나, 1dB의 베이스 부스트 또는 커트당, 영향받는 베이스 스펙트럼의 대역폭은 대략 1KHz이다. 그러한 베이스 스펙트럼 변화를 부스트 또는 커트의 정도로 배제하기 위하여, 저역 필터의 3dB 주파수는 증배 계수에서의 변화와 동시에 조정되어야만 한다. 이러한 필요 조건을 만족시키기 위하여, 저역 필터는 통상 회로를 복잡하게 하는 가변 이득 조정 소자와 협동한다.

오시무쯔 히라타는 1982년 9월에 발행된 와이어레스 월드 77 내지 79페이지에서 "사운드 재생을 위한 간단한 디지탈 필터" 제목하에 베이스 응답을 조정하는 약간 복잡한 음질 조절 회로를 설명하고 있다. 이 음질 조절 회로는 가변 유한 펄스 응답 피러와 가변 무한 임펄스 응답 필터의 종속 연결을 포함하며, 상기 두 필터는 멀티플라이어 소자를 포함한다. 베이스 부스트 또는 커트는 각각의 증배 계수를 종속 연결된 필터의 멀티플라이어 소자에 인가시키므로써 실행된다. 증배 계수의 적절한 선택으로, 부스트 및 커트된 베이스 스펙트럼의 대역폭은 비교적 일정하게 유지된다.

본 발명의 목적은 테일러 장치 또는 히라타 장치와 비슷하게 주파수 응답하도록 조건지어질 수 있지만 싱글 가변 멀티플라이어 회로를 필요로 하는 다양한 음질 조절 회로를 제공하는 것이다. 가변 멀티플라이어 소자의 수를 줄이는 것은 그들이 비교적 복잡하고 값비싼 회로 소자이기 때문에 바람직하다.

본 발명은 인가된 신호의 주파수 스펙트럼부에 부스트 및 커트를 제공하는 음질 조절 회로이다. 이 회로는 극점과 영점들을 갖고 있는 특성을 지닌 전달 기능을 실행하고, 부스트를 실행하기 위하여 고정된 영점들과 적어도 하나의 가변 극점을 취하고 커트를 실행하기 위하여 고정된 극점들과 적어도 하나의 가변 영점을 취하는데 선택적이다. 상기 회로는 각각 대응하는 고정된 영점 또는 극점들에 관한 가변 극점 또는 가변 영점의 위치를 결정하는 가변 증배 계수(G)에 응답하는 멀티플라이어를 구비한다.

멀티플라이어는 스케일러 상수에 의해 설정된 주파수 응답을 갖고 있는 전달 기능회로에 직렬로 연결되어 있다. 입력 신호는 멀티플라이어의 입력부에 연결된다. 입력 신호는 전달 함수 회로로부터의 출력 신호와 결합되어 음질 조절된 신호가 발생된다.

본 발명의 양상에 따르면, 커트 또는 부스트 되는 저주파수 스펙트럼의 대역폭이 비교적 일정하게 유지되는 것이 바람직할때, 고정된 극점/영점은 저주파수 스펙트럼의 상한 예로, 1000Hz에 설정된다. 이 예에서, 이득 인자 G는 편평한 주파수 응답에 대한 1의 값으로부터 커트 또는 부스트의 좀더 큰 정도에 대한 1보다 작은 인자 G로 변환된다.

대안적으로, 본 발명의 양상에 따르면, 저주파수 처리된 신호 스펙트럼이 좀더 큰 커트 또는 부스트의 정도로 확장되는 것이 바람지할때, 고정된 극점/영점은 저주파수 예로, 70Hz에 설정된다. 이 예에서, 이득 인자 G는 편평한 주파수 응답에 대한 1의 값으로부터 커트 또는 부스트의 좀더 큰 정도에 대한 1보다 큰 값으로 변한다.

제1도는 회로 소자를 적절히 선택하여 직렬 비트 또는 병렬 비트 디지탈 신호 또는 샘플형 데이타 아날로그 신호를 처리하는데 적용할 수 있는 본 발명의 음질 조절 회로를 도시한다. 제1도 회로에서 보상 지연은 각각의 회로 소자의 처리 속도와 인가된 신호의 샘플 레이트에 따라 어떤 회로 소자 사이에 요구될 수 있다. 본 기술 분야의 회로 설계에 숙련된 사람은 그러한 보상 지연이 어디에서 필요한지 쉽게 인지하며 이러한 특정 회로에 그들을 포함할 수 있다.

제1도의 음질 조절 회로는 인가된 신호의 저주파수 응답을 커트 또는 부스트하도록 배열되어 있다. 처리되는 신호는 입력 단자(10)에 인가되어 가산기(24)의 한 입력 단자에 결합된다. 가산기(24)의 출력 단자로부터 처리된 신호는 신호 인버터(25)를 통하여 스위치(12)의 제2입력 단자에 결합된다. 스위치(12)는 만약 저주파수(베이스) 커트 또는 감쇄가 필요하다면 단자(10)로부터의 입력 신호를 회로(13)에 결합시키고, 만약 저주파수 부스트 또는 엠퍼시스가 필요하다면 가산기(24)로부터의 출력을 회로(13)에 결합시킨다.

회로(13)로부터 발생된 출력은 가산기(24)의 제2입력 단자에 결합된다. 이득 제어 신호 G는 전도체(28)를 통하여 회로(13)에 결합되며, 상기 회로(13)는 저주파수 커트 또는 부스트의 정도를 결정한다. 회로(13)는 다음과 같은 전달함수 T₁₃을 실행한다.

T₁₃=(G-1)K/ (Z-1+K) (1)

여기서 Z는 종래의 Z-변환 변수이고, K는 커트 또는 부스트된 저주파수 스펙트럼의 공칭 대역폭을 결정하기 위해 선택된 스케일러 상수이고, G는 커트 또는 부스트 감쇄/이들 인자이다.

회로(13)는 스위치(12)에 결합된 입력 단자를 갖고 있는 이득 소자(14)와 커트/부스트 제어 신호 G를 인가시키는 제어 입력 단자를 구비한다. 이득 소자(14)는 그것에 인가된 신호를 (G-1)배로 증배시킨다. 이득 소자(14)에 의해 산출된 출력 신호는 신호 감산기(16)의 피감수 입력 단자에 결합되고, 그것의 감수 입력 단자는 회로(13)의 출력 연결부에 결합되어 있다. 감산기(16)의 출력 단자는 가산기(18)과 지연소자(20)로 구성되는 적분기의 입력 단자에 결합되어 있다. 지연 소자(20)는 가산기(18)의 출력 및 제2입력 단자에 각각 결합된 입력 및 출력 단자를 갖고 있고, 신호 샘플을 1샘플 주기만큼 지연시킨다.

적분기로부터의 출력은 적분기로부터의 샘플은 상수 K로 스케일하는 회로에 결합된다. 스케일링 회로(22)의 출력 단자는 회로(13)의 출력 연결부이다.

스위치(12)가 입력 단자(10)를 회로(13)에 결합시킬 때, 입력 단자(10)와 출력 단자(26) 사이의 회로 전달 함수 T_C는 다음과 같이 포함된다.

T_C=[G+(Z-1)/ K]/ [Z-1)/K (2)

이 함수는 Z=(1-K)에서 고정된 극점을 갖는다. 상기 Z=(1-K)는 주파수 영역에서 다음의 주파수에 의해 접근된다.

f_p=K/ 2πT (3)

여기서 T는 샘플 주기이고, 2πfT는 1보다 훨씬 작은 것을 조건으로 한다(f는 신호 주파수임). 오디오 신호에 대하여, 상기 후자의 조건은 샘플 레이트가 오디오 대역폭에 5 또는 그 이상의 배일때 만족된다.

방정식(2)의 전달 함수는 가변될 수 있고

Z=1-GK 또는 f₀=GK/2πT (4)

에서 나타내는 싱글 제로점을 갖고 있다.

저주파수 부스트는 가산기(24)로부터의 출력을 회로(13)에 결합시키므로써 얻어진다. 입력단자(10)와 출력 단자(26) 사이의 회로에 대한 전달 함수(26) 사이의 회로에 대한 전달 함수 T_B는 다음과 같다.

T_B=[1+(Z-1)/ K]/ [G+(Z-1)/ K] (5)

이 함수는 Z=1-K에 있는 고정된 영점과 Z=1-GK에 있는 조정가능한 극점을 갖고 있다. 절단 함수 T_B는 편평한 주파수 응답에 대하여 함수 T_C와 대칭이다.

1과 같은 이득 인자 G에 대하여, 극점과 영점은 일치하며, 전달 함수는 인자 1로 감소한다.

본 발명의 양상에 따르면, 커트 또는 부스트되는 저주파수 스펙트럼의 대역폭이 비교적 상수로 유지되는 것이 바람직할때, 인자 K는 고정된 극점/영점이 저주파수 스펙트럼의 상한, 예로, 1000Hz에 설정되도록 선택된다. 이 예에서, 이득 인자 G는 편평한 주파수 응답에 대한 1의 값에서 좀더 큰 커트 또는 부스트의 값에 대한 1보다 작은 인자 G로 변화된다.

대안적으로, 본 발명의 한 양상에 따르면, 저주파수 처리된 신호 스펙트럼이 커트 또는 부스트의 좀더 큰 정도로 확장되는 것이 바람직할때, 고정된 극점/영점은 저주파수, 예로, 76Hz에 설정된다. 이 예에서, 스위치(12)는 부스트를 위해 입력 단자(10)를 회로(13)에 결합시키고, 커트를 위해 가산기(24)로부터의 신호를 회로(13)에 결합시키는 것을 조건으로 한다. 더구나, 이득 인자 G는 편평한 주파수 응답에 대한 1의 값으로부터 좀더 큰 정도의 커트 또는 부스트에 대한 1보다 큰 값으로 변화된다. 이러한 배열에 대하여 방정식(2)와 (5)로 규정된 전달 함수는 각각 부스트 및 커트를 위한 전달 함수가 된다. 교류 주파수 응답의 일변화된 형은 제4a 및 4b도에 예시되어 있다.

제2도는 제1도 시스템의 직렬 비트 실행을 도시하며, 제2도는 제3도의 파형을 참조로 설명될 것이다. 제2도 실시예는 적절한 시기에 제일 먼저 나타나는 연속 샘플중의 최하위 비트 LSBS와 마지막에 나타나는 사인 비트를 갖고 있는 2의 보수 2진 샘플을 처리하도록 배열되어 있다. 상기 샘플들은 R-비트 너비인 것으로 가정한다. 상기 시스템은 사인-연장 시프트 레지스터(62 및 74)를 포함하며, 상기 레지스터는 신호 XND의 전이 전에 즉시 나타나는 레지스터에 의한 비트 출력을 XND로 지정된 제어 신호에 복사하는 출력단을 포함한다. 응답하여 제3도에 예시된 신호 XND는 각 샘플의 사인 또는 R_th비트의 발생으로부터 샘플 주기의 마지막까지 상기 각 샘플의 사인 또 R_th비트를 포착하여 복사하도록 시간이 정해져 있다. 사인 연장 함수는 종래의 직렬 비트 시프트 레지스터와 직렬로 연결된 SN74 LS373과 같은 투영 래치에 의해 실행될 수 있다.

신호 샘플은 Fs로 지정된 샘플 클럭에 의해 규정된 레이트로 동시에 나타난다. 각각의 샘플의 연속 비트는 øs로 지정된 시스템 클럭에 의해 규정된 레이트로 나타난다.

제2도의 시스템에서 가산기와 감산기는 각각의 소자에서 처리된 결합 신호에 1비트 주기 처리 지연을 부과시키는 것으로 되어 있다.

직결-비트 멀티플라이어(54)는 제5도를 참조로 상세히 설명되겠지만 Q비트 주기의 처리 지연을 시키는 것으로 되어 있다. 직렬 비트 디지탈 신호 처리의 기술에 숙련된 사람은 지연 또는 전진에 대하여 직렬 비트 샘플이 영향받는 것을 알 것이다. 즉, 직렬 비트 샘플은 지연되지 않았거나 또는 전진되지 않은 샘플에 관하여 2의 인자로 각각 증배 또는 나뉘어진다. 이와 같이, 멀티플라이어(54)가 Q비트 주기의 처리 지연을 부과하면, 멀티플라이어를 통하여 통과된 샘플에 인가된 스케일 인자는 실제로 G×2^Q이다.

직렬 비트 샘플들이 샘플을 지연시키거나 또는 전진시키므로써 2의 인자로 증배되거나 또는 나뉘어지는 원리는 일정한 인자 K로 스케일링 하는 것을 실행하는 제2도의 실시예에 이용되며, 상기 상수 인자 K는 예시된 실시예에서 2^-L과 같다.

직렬 비트 입력 샘플은 클럭 R의 펄스와 동시에 나타나는 샘플 비트와 함께 단자(50)에 인가된다(클럭 R의 형은 제3도에 도시되어 있다). 입력 샘플은 가산기(68)의 한 입력 단자에 인가된다. 단자(50)에 인가되는 입력 샘플의 LSB 및 연속 비트와 동시에, 샘플의 LSB 및 연속 비트는 회로(13')의 출력 연결부(71)에 제공된다. 회로(13')로부터의 출력 샘플은 클럭(R+19)에 의해 시프트 레지스터(62)밖으로 클럭 아웃된다. 시프트 레지스터(62)로부터의 출력 샘플은 가산기(68)의 제2입력 단자에 직접 결합된다. 시프트 레지스터(62)에 의해 제공된 샘플은 회로(13')에 의해 2^-L과 같은 인자 K로 스케일된 샘플을 나타낸다. 가산기(68)로부터 음질 조절된 샘플 즉, 가산기(68)의 처리 지연에 의해 2배로 증배된 음질 조절된 샘플은 (R+18) 비트 시프트 레지스터(74)의 입력 단자에 결합되고, (R+19)클럭 펄스의 버스트를 갖고 있는 신호 클럭(R+19)에 의해 레지스터로 클럭된다. 레지스터(74)의 비트수 보다 1펄스 더 많은 상기 클럭 신호는 가산기(68)로부터의 출력 샘플을 2로 분리하므로 출력 샘플이 적절히 조정되거나 또는 재정상화된다.

2비트 주기 지연 레지스터(52)는 입력 단자(50)와 스위치(80) 사이에 결합되어 있고 상기 스위치(80)는 제1도의 스위치(12)에 대응한다. 비트 시프트 레지스터(52)는 가산기(68)의 처리 지연을 보상하기 위하여 스위치(80)로의 입력 통로에 구성되어 있고, 2의 보수 인버터(69)는 스위치(80)로의 피드백 통로에 구성되어 있다. 이와 같이, 시스템 입력 또는 출력 샘플이 회로(13')에 결합되어 있든 그렇지 않든, 그들은 4의 인자로 증배된다. 회로(13')로의 입력 샘플은 Q비트 주기의 처리 지연을 갖고 있는 증배기(54')의 직렬 입력 단자에 인가된다. G×2^Q배로 증배된 멀티플라이어(54)로부터의 출력 샘플은 감산기(58)의 피감수 입력 단자에 결합된다. 회로(13')로의 입력 샘플은 또한 Q-비트 지연 레지스터(56)에 인가되며, 그것의 출력은 감산기(58)의 감수 입력 단자에 결합된다. 지연 레지스터(56)는 멀티플라이어(56)는 멀티플라이어(54)의 Q-비트 처리 지연을 보상하며, 2^Q의 이득을 입력 샘플에 준다. 감산기(58)로부터의 출력 샘플은 입력 단자(50)에 인가된 샘플의 값에 2³×2^Q×(G-1)배와 같다. 제1도의 이득 소자(14)의 출력에 대응하는 감산기(58)의 출력 단자는 가산기(60)의 제1입력 단자에 결합되어 있다. 가산기(60)의 출력 단자는 시프트 레지스터(62)의 입력 단자에 결합되어 있다.

제2도의 시프트 레지스터(62)는 제1도의 지연 소자(20)에 대응한다. 지연 소자(20)에 인가된 샘플은 지연 소자(20)의 출력에 (1-K)배와 멀티플라이어(14)의 출력의 합을 포함한다. 인자 K는 제2도의 실시예에서의 2^-L와 같다.

제2도에서 시프트 레지스터(62)(지연 소자)로의 입력은 가산기(60)에 의해 제공된다. 가산기(60)로의 한 입력은 (G-1)2^Q+3배로 증배된 입력 샘플을 제공하는 감산기(58)의 출력이다. 가산기(60)로의 다른 입력은 시프트 레지스터(62)로부터의 피드백 신호이다. 그러나, 감산기(58)로부터의 샘플은 초과 이득 인자 2^Q+3에 의해 변형되기 때문에 가산기(60)로부터의 피드백 신호이다. 그러나, 감산기(58)로부터의 샘플은 초과 이득 인자 2^Q+3에 의해 변형되기 때문에 가산기(60)으로의 한 입력은 시프트 레지스터(62)로부터의 피드백 신호라야 된다.

시프트 레지스터(62)로부터의 출력 샘플 S_D는 감산기(70)의 감수 입력에 직접 결합되고, L-비트 시프트 레지스터(72)를 통하여 감산기(70)의 피감수 입력에 결합된다. 감산기(70)의 출력 Os는 다음에 같다.

Os = 2(2^LS_D-S_D) (6)

= 2(2^L-1)S_D(7)

레지스터(62)로부터의 샘플 S_D은 인자 2^-L로 스케일된 가산기(60)로부터의 레지스터(62)로의 입력인 샘플 S₁이다. 그러므로 샘플 S_D=2^-LS₁와 샘플 Os는 다음의 방정식으로 표현된다.

Os =2(1-2^-L)S₁(8)

또는

Os=2(1-K)S₁(9)

감산기(70)에 의해 산출된 출력 샘플은 보상 시프트 레지스터(64)에 의해 가산기(60)의 제2입력 단자에 결합된다. 시프트 레지스터(64)는 감산기(58)에 의해 제공된 샘플의 초과 이득 인자 2^Q+3와 감산기(70)에 의해 제공된 샘플의 이득 인자가 균형잡히게 되도록 개입된다. 이와 같이 시프트 레지스터(64)는 (Q+2)비트 주기의 지연이 제공되도록 배열된다.

가산기(60)로부터 시프트 레지스터(62)에 결합된 샘플은 2×2^Q+3또는 2^Q+4의 초과 이득을 갖고 있으므로, 가산기(60)의 처리 지연으로부터 2의 부가적인 인자가 나타난다.

2^Q+4의 이득 인자는 가산기(60)로부터 제공된 샘플의 Q+4비트 지연으로 나타난다. 이와 같이 가산기(60)로부터의 각 샘플의 LSB는 (Q+4)번째 클럭 펄스때 까지 나타나지 않는다. 부가적인 R 클럭 펄스는 R-비트 샘플이 완전히 가산기(60)로부터의 출력이기 전에 발생해야 한다. 샘플의 LSD가 (R+19)번째 클럭 펄스에서 시프트 레지스터의 출력단에 남아 있도록, 신호 클럭 (R+19)이 가산기(60)로부터의 샘플을 시프트 레지스터(62)로 클럭하는데 사용된다면, 시프트 레지스터(62)는 R+(19-[Q+4]) 또는 R+15-Q단을 포함해야 한다. 그러나 레지스터(62)에 인가된 샘플은 인자 2^-L로 스케일하기 위하여, 시프트 레지스터는 R+15-Q-L단으로 구성된다. 이것은 시프트 레지스터에 인가된 샘플의 비트를 L만큼 적은 비트 위치로 시프트하는 효과를 갖고 있다.

제2도의 회로는 단지 2의 적분기 파워인 시프트 레지스터(62)로부터의 출력 샘플을 인자 K로 스케일 하는 능력이 있다는 한계를 가지고 제1도의 일반화된 회로가 예로, 병렬 비트 디지탈 샘플형 데이타 신호에 대하여 실행하는 것과 같이 직렬 비트 샘플형 데이타신호에 대하여 동일한 기능을 실행한다. 그러나, 소자(64, 70 및 72)는 좀더 정밀한 레졸루손(resolution)의 K인자가 요구되면 좀더 일반적인 멀티플라이어회로로 대체될 수 있다.

제5도는 제2도 회로에서 멀티플라이어(54)를 위해 사용될 수 있는 직렬 비트 이득소자를 도시한다. 제5도의 이득소자는 22.6dB의 범위를 갖고 있고, 1.5dB 증분씩 변화한다. 최대 이득 인자는 2⁹이다. 그러므로, 만약 Q가 9에 세트되면 제2도의 시스템에 사용된 제5도의 이득소자의 실제 이들은 1.5dB 단계에서 1(0dB)로부터 38×2^-9)까지의 범위를 갖을 것이다.

이득소자는 조악한 이득 멀티플라이어/분할기(100)과 정밀한 멀티플라이어/분할기(150)을 포함한다. 조악한 멀티플라이어/분할기는 두개의 논리 신호 C3와 C2로 제어되고, 단계당 6dB의 이득 레졸루손을 갖고 있다. 정밀한 멀티플라이어 분할기(150)는 두개의 논리 신호 C1와 C0에 의해 제어되면, 조악한 멀티플라이어/ 분할기의 출력을 4개의 값 38, 46, 54 및 64중 하나의 값으로 증배시킨다. 이들값의 상승하는 시퀀스의 연속값들 사이의 차이는 대략 1.5dB이다. 상기 차이는 정밀한 멀티플라이어/분할기의 이득 레졸루손을 결정한다.

조악한 멀티플라이어/분할기(100)는 지연 레지스터(102), 멀티플랙서(104), 지연 레지스터(106) 및 멀티 플렉서(108)의 종속 연결을 포함한다. 지연 레지스터(102 및 106)는 그곳에 인가된 샘프을 2 및 1비트씩 각각 지연시킨다. 멀티플렉서는 연쇄 연결되어 있고 00, 01, 10 및 11과 논리값 C3 C2를 갖고 있는 제어신호 C3 및 C2에 대하여, 조악한 멀티플라이어/분할기는 입력샘플을 3, 2, 1 및 0비트씩 각각 지연시키도록 배열되어 있다. 그러므로, 00, 01, 10 및 11과 같은 제어값 C3 C2에 대하여, 조악한 멀티플라이어/분할기는 2³, 2², 2¹및 2⁰의 이득을 각각 제공한다.

정밀한 멀티플라이어/분할기(150)는 지연 레지스터(200), 제1감산기(202), 제2감산기(204), 지연레지스터(206) 및 제3감산기(208)의 종속연결을 포함한다. 제1, 제2 및 제3가산기의 감수 입력 단자를 게이팅회로(210, 211 및 214)를 각각 경유하여 정밀한 멀티플라이어/분할기의 입력단자(199)에 연결된다. 게이팅회로(210)는 제어신호 C1이 논리 1일때문 언제든지 인에이블되며, 게이팅회로(211)은 제어신호 C0가 논리 1일대면 언제든지 인에이블되고, 게이팅회로(214)는 제어신호 C₀또는 C₁이 논리 1일때면 언제든지 인에이블 된다.

지연소자(200 및 206)는 2 및 1비트 주기의 지연을 각각 제공한다. 세개의 감산기 각각은 1비트 주기의 처리 지연을 시키는 것으로 되어 있다. 게이팅회로(210, 211 및 214)가 모든 불능되면(연쇄 연결된 제어신호 C1 C0가 00과 같음), 정밀한 멀티플라이어/분할기(150)는 샘플을 6비트 주기씩 지연시키며 2⁶의 이득을 제공한다. 그러므로, 제어 신호 C3, C2, C1 및 C0모두가 논리 0이면, 조합인 조악하고 정밀한 멀피플라이어/분할기의 이득은 2³×2⁶즉 2⁹이다.

제어신호 C1는 논리 하이이고, 제어신호 C0는 논리 로우라고 가정하자, 이들 조건하에 게이팅회로(210 및 214)는 인에이블되고, 게이팅회로(211)는 디스에이블된다. 게이팅회로(210)는 단자(199)에서 입력 샘플을 감산기(202)의 감산 입력부에 결합시킨다. 감산기(202)로의 피감수 입력은 지연 레지스터(200)에 의해 입력 터미널(199)에 결합되며, 2비트 지연 레지스터(200)에 의해 2²배로 증배된 터미널(199)에서의 입력 샘플과 같다. 이 조건하에, 감산기(202)의 출력은 입력 샘플에 2×(2²-1)배이다. 감산기(208)로의 피감수 입력은 소자(204 및 206)에 의해 제공된 1비트 지연에 의해 4배로 증배된 감산기(202)로부터의 출력과 같다. 감산기(208)로의 감수입력은 입력 샘플이다. 제어 신호 C1=논리 하이에 대하여 감산기(208)에 의해 산출된 출력은 2×[8×(2²-1)-1] 즉 46배 증배된 입력샘플이다.

대안으로, 게이팅회로(21)1가 인에이블되면(즉, 제어신호 C1 및 C0가 논리 1임), 가만기(204)는 단자(199)에서의 입력신호를 감산기(202)의 출력으로부터 가산하도록 조건화된다. 감산기(204)의 출력은 입력 샘플의 2×[2×(2²-1)-1]배이다. 입력 샘플은 감산기(208)에 의해서 두개의 값으로 부터 감산된다. 상기 감산기(208)는 입력 샘플의 2{4[2×(2²-1)-1]-} 또는 38배의 출력값을 산출한다.

최종으로, 인에이블된 게이트회로(214 및 211)와 디스인에이블된 게이팅회로(210)(즉 제어 신호 C0 및 C1은 논리 1 및 0과 각각 같음)에 대하여, 입력 샘플은 감산기(204)에서 입력 샘플의 2³배로부터 감산된다. 감산기(204)의 출력은 입력 샘플에 2(2³-1)배이다. 이 값은 레지스터(206)의 지연에 의해 2배로 증배되어 감산기(208)에 인가된다. 감산기(208)는 감산기(204)에 의해 산출된 값으로부터 입력 샘플을 감산하므로, 입력 샘플의 2[2×2(2³-1)-1] 또는 54배가 산출된다.

제어 신호 C1 및 C0가 제어신호 C1 C0를 형성하기 위하여 연쇄 연결되면, 00, 01, 10 및 11과 같은 C1 C0의 값에 대하여 정밀한 멀티플라이어/분할기(150)에 의해 제공된 이득은 각각 64, 54, 46 및 38이다. 연쇄 연결된 제어신호 C3, C2, C1 및 C0는 제어 신호 C3 C2 C1 C0를 형성하고, 이 신호는 2진 상승 포맷 즉, 2진 유닛 단계에서 0000로 부터 1111까지 변화한다고 생각하자.

0000로 부터 1111까지의 조합된 제어신호의 유닛 증분에 대한 전체 이득은 시퀀스 2³×(64, 54, 46, 36), 2²×(64, 54, 46, 38), 2'×(64, 54, 46, 38), 2⁰×(64, 54, 46, 38)을 형성한다. 최대 이득은 2³×64 또는 2⁹이며, 최대 이득은 38이다. 이들 인자들이 Q가 9에 세트되는 2⁰×G의 형으로 표현되면, 멀티플라이어에 대한 시퀀스 G는 2^-6×(64, 54, 46, 38), 2^-7×(64, 54, 46, 38), 2^-8×(64, 54, 46, 38), 2^-9×(64, 54, 46, 38)이 되며, 그것은 1(또는 0dB)인 G의 최대값과 대응하며, 그것은 대략 1.5dB 단계에서 2^-9×38 또는 -22.59dB인 G의 최소값으로 감소된다.

제어 신호 C3 C2 C1 C1 C0는 이득값이 랜덤한 시퀀스로 제공되는 것이 바람직하다면 마이크로프로세서 제어기에 의해 발생될 수 있다. 대안으로, 이득 값이 점차 증가 또는 감소하는 것이 바람직하다면, 제어 신호 C3 C2 C1 C0는 선택적으로 활성화된 2진 업-다운 카운터의 병렬 출력에 의해 제공될 수 있다.

제6도는 몇개의 적분기 소자가 이득소자의 총체적으로 합체되어 있는 제5도의 이득소자를 사용하는 음질 조절 시스템을 도시한다. 또한 제6도의 실시예는 처리 시분할 멀티플렉스된 오디오 신호를 수용하기 위하여 부가적인 지연단을 포함한다. 시분할 멀티플렉스된 오디오 신호는 예로 오른쪽 채널 신호 R과 왼쪽 채널 신호 L의 대안적인 샘플로서 포맥트되어 있다.

샘플 비트 너비는 R-비트 너비인 것으로 가정되어 있다. 그러나, 이 예에서 샘플 인터벌은 시스템 클럭 QS의 35펄스를 포함하는 것으로 지정되어 있다.

제6도에서, 제2도의 결합소자(68)에 대응하는 결합소자(268)는 가산기보다 큰 감산기이다. 이러한 변화에 대한 이유는 제6도 실시예에서 제1도에서와 같이 결합소자(68)의 출력부와 스위치(80) 사이보다 신호입력과 이득소자사이에 2의 보수 회로ㅋ(269)를 배치하는 것이 좀더 편리하다는 사실이다. 더구나 제1도의 시프트 레지스터(52)에 대응하는 시프트 레지스터(252)는 1비트 지연으로 감소된다.

Fs/2의 샘플 레이트로 각각 나타나는 두개의 직렬 비트 신호 L 및 R은 각각 2대 1멀티플렉서(229)의 각 입력단자에 결합되어 있다. 이들 두개의 신호는 시분할 멀티플렉스되며(고체되며), 샘플 클럭 Fs의 제어하에 2주파수 분할기(228)에 의해 분리되어 음질 조절 입력(230)에 결합된다. 멀티플렉스된 신호는 2의 보수 회로(269)에서 보수화되고, 레지스터(252)에서 1비트 주기 지연되어, 스위치(280)를 통하여 이득소자(250)에 결합된다. 멀티플렉스된 신호가 MS로 지정되면, 이득소자(250)에 인가된 샘플은 소자(269 및 252)에 의한 반전 및 지연때문에 -2MS와 같다. 샘플 -2MS는 이득소자(250)에서 스케일되고, 이득소자의 출력 연결부(200)에 신호 즉 -2MS(2⁹×G)와 같은 첫번째 신호를 제공한다. 이득소자(250)는 제2도를 참조로 설명된 회로와 비슷하다. 제6도와 5도의 이득소자의 차이는 가산기(260)와 1비트 주기 지연 소자(262)(제6도)가 제5도의 2비트 주기의 지연을 제공하는 지연 소자(200)대신에 대체되었다는 것이다. 이득소자(250)을 통하여 직렬로 통과하는 샘플에 대하여, 입력에서 출력까지, 가산기(260)와 지연 소자(262)는 2비트 주기의 지연소자로서 가능한다. 이와같이 이득소자(250)를 통하여 직렬로 통과하는 샘플에 대하여, 그것은 제5도의 이득소자로서 정확히 실행하며 샘플은 2⁹×G로 스케일한다.

신호 -2MS는 또한 스위치(280)와 연결부(301)를 연결부(301)를 통하여 감산기의 감산 입력부에 결합된다. 감산기(302)는 실제로 신호 -2MS를 보수화시켜 그것을 1비트 주기 지연시키므로 2²MS와 같은 신호성분이 출력부에서 발생된다. 이 성분은 2비트 주기 지연 소자(303)에 결합되고, 그것의 출력은 가산기(260)에 결합된다. 지연 소자(303)와 이득소자의 출력 연결부(300)사이에서 상기 신호 성분은 6비트 주기의 부가적인 지연을 초래한다. 신호 -2MS는 반전되어 연결부(300)에서 제2신호 즉 +2MS×2⁹이 발생되도록 2⁹로 스케일된다. 제1 및 제2신호의 합은 -MS×1¹⁰(G-1)이다. 연결부(300)에는 감산기(302)의 피감수 입력부에 의해 제공되며 다음과 같이 유도되는 제3신호가 나타난다. 시프트 레지스터(306)는 (R+15)펄스를 갖고 있는 클럭신호에 의해 클럭된 R단 사인-연장 레지스터이다. 연결부(308)에서 나타나는 출력신호(A로 지정되 있음)는 레지스터(306)로의 입력 신호(B로 지정되어 있음)에 관하여 1샘플 주기만큼 지연되어 2^-15또는 B=2¹⁵Az로 스케일된다. 연결부(307)에서 나타나는 제2출력 신호는 사인-연장 래치 바로전 레지스터(306)으로부터 취해진다. 상기 제2출력 신호는 신호 A와 동일한 값을 갖고 있지만 레지스터(306)의 오버 클럭킹에 의해 전달되지 않는다. 연결부(307)상의 신호는 지연 소자(305)에서 5비트 주기(2⁵배) 지연되어 감산기(304)에 결합되며, 연결부(308)상의 신호는 감산기(304)에 직접 인가되며, 그것의 출력은 2A(2⁵-1)과 같다.

감산기(304)의 출력부와 출력 연결부(300)사이의 신호는 9비트 주기(2⁹배) 지연되며, 그 신호는 연결부(300)에서 2¹⁰A(2⁵-1)과 같은 신호를 형성한다. 연결부(300)상의 전체 신호는 2¹⁰A(2⁵-1)-2¹⁰MS(G-1)이다. 이 신호는 35단을 갖고 있는 레지스터(309)를 통하여 레지스터(306)의 압력을 결합되며, 그것은 시스템 클럭 øs에 의해 클럭된다. 레지스터(309)를 무시한다면, 레지스터(306)로의 입력부에서의 신호 B=2¹⁵Az는 2¹⁰A(2⁵-1)-2¹⁰MS(G-1)과 같다. 설명된 회로의 전달함수 A/MS를 풀면 다음과 같다.

A/MS=2^-5(G-1)/ (Z-1+2^-5) (10)

상기 전달함수는 방정식(1)의 형태이지만 반대 극성이다. 극성 차이는 감산 결합회로(268)에 의해 나타난다.

입력 신호 MS와 신호 A는 신호 2(MS-A)를 발생시키는 결합회로(268)에 결합된다. 절단 함수 2(MS-A)/ MS는 다음과 같이 주어진다.

2(MS-A)/MS=2(G+(Z-1)/ 2^-5)/ (1+(Z-1)/ 2^-5) (10)

상기 식은 방정식(2)에 규정된 전달함수의 특정예이다. 신호 2(MS-A)는 레지스터(312)에서 10비트 주기(2¹⁰배)지연되어 샘플 주기당(R+11)펄스를 갖고 있는 클럭과 함께 R단 사인-연장 레지스터(314)에 클럭된다. 음질 조절 출력인 레지스터의 출력은 1샘플 주기 지연된(MS-A) 또는 MS(G-(2-1)/ 2^-5)/ (1+(2-1)/ 2^-5)이다.

앞의 결과에 도달할때, 레지스터(309)의 영향은 무시되었고, 이것은 다음과 같이 정당화될 수 있다. 입력 신호는 샘플 L_n-1, R_n-1, L_n, R_n, L_n-1, R_n-1등의 시퀀스를 갖고 있는 시분할 멀티플렉스된 신호이다. 제6도에 있는 회로 소자 모두가 0에 리세트되었다고 가정하자. 제1샘플 주기동안, 샘플 L_n-1은 이득소자(250)에 결합된다. 제1샘플 주기의 마지막에서, 샘플 L_n-1의 스케일된 변형은 레지스(309)에 잔류해 있고, 레지스터(306)는 0값으로 채워져 있다. 제2샘플 주기동안, 샘플 R_n-1은 이득소자(250)에 결합되고, 레지스터(309)내의 스케일된 L_n-1 샘플은 레지스터(306)에 샘플된다. 제2샘플 주기의 마지막에서 스케일된 L_n-1 샘플은 레지스터(306)에 남아있고, 스케일된 L_n-1 샘플은 레지스터(309)에 남아 있는다. 제3샘플 주기동안 샘플 L_n은 이득소자(250)에 인가되며, 레지스터(306)로부터의 샘플 L_n-1의 처리된 변형은 결합소자(268)와 가산기(260)에서 샘플 L_n과 결합된다. 동시에, 레지스터(309)에서 스케일된 샘플 L_n-1은 레지스터(306)에 클럭되고, 이득소자(250)로부터의 처리된 샘플 (L합-1, L_n)은 레지스터(309)에서 적재된다. 차기 샘플 주기동안, 샘플 R_n은 이득소자(250)에 결합되고, 레지스터(306)로부터의 샘플 R_n-1의 처리된 변형은 결합소자(268) 및 가산기(260)에서 샘플 R_n과 결합된다. 레지스터(309)로부터의 처리된 샘플(L_n-1, L_n)이 레지스터(306)에 클럭됨과 동시에, 이득소자(250)로부터 처리된 샘플(R_n-1, R_n)은 레지스터(309)등에 적재된다. 레지스터(309)의 인터포지션은 멀티플렉스된 신호 분리의 성분을 유지시키는 역할을 하지만 분리신호 성분에 비하여 시스템의 전달함수에 영향을 주지 않는다. 비교적으로, 싱글 컴포넌트 신호에 대하여, 전달 함수(MS-A)/ (MS는 (MS-A)/ MS=(G+(Z²-1)/ 2^-5(1+Z²-1)/ 2^-5)으로 변할 것이다.

Claims

음질조절시스템이 시스템입력(10)과 시스템출력(20)단자, 상기 시스템입력 및 출력 단자에 각각 결합된 제1입력 및 출력단자와, 제2입력 단자를 갖고 있는 신호 결합 회로(24), 제어 입력 단자와 신호 입력 단자를 갖고 있는 상기 신호 결합 회로의 제1입력 단자에 결합된 출력 단자를 갖고 있고, 가변 이득소자(14)와 적분기(18, 20)의 종속 결합을 구비하는 회로(14, 15, 18, 20, 22)를 포함하며, 상기 제어 입력 단자는 상기 가변 이득소자(14)에 결합되어 있는 음질조절시스템에 있어서, 상기 시스템 입력 단자 또는 상기 시스템 출력 단자를 상기 회로의 신호 입력 단자에 선택적으로 결합시키는 수단(12), 시스템 입력 단자(10)가 상기 회로에 결합될 때 상기 가변 이득 소자(14)에 이가된 제어 신호(G)에 의해 제어된 고정 극점과 가변 영점을 갖고 있는 상기 시스템 입력에서부터 상기 시스템 출력 단자까지의 전달 함수, 및 시스템 출력단자(26)가 상기 회로에 결합될 때 상기 가변 이득소자에 인가된 상기 제어 신호에 의해 제어된 고정 영점 및 가변 영점을 갖고 있는 상기 시스템 입력으로부터 상기 시스템출력 단자까지의 전달 함수를 포함하는 것을 특징으로 하는 음질조절시스템.
제1항에 있어서, 상기 회로(14, 16, 18, 20, 22)는 감산기 회로(16)와 스케일링 회로(22)를 구비하며, 상기 감산기 회로(16), 상기 적분기(18, 20) 및 상기 스케일링 회로(22)는 T=K/ [Z-1+K]로 주어진 전달 함수 T를 갖고 있으며, 여기서 K는 스케일러 상수이고 Z는 Z-변환 변수인 것을 특징으로 하는 음절조절시스템.
제2항에 있어서, 전달 함수 T를 갖고 있는 상기 회로(16, 18, 20, 22)가 지연된 신호를 제공하며 입력 및 출력 단자를 갖고 있는 지연 소자(20)와 상기 회로에 인가된 신호와 상기 지연된 신호를 상기 지연된 신호에 K배에 네가티브로 결합시키고, 그 결합된 신호를 상기 지연 소자의 입력 단자에 인가시키는 수단(16)과, 상기 지연 소자의 출력 단자에 결합되어 신호를 상부 K로 스케일링하는 상기 스케일링 회로(22)로 포함하는 것을 특징으로 하는 음절조절시스템.
제1항에 있어서, 상기 신호 결합 회로는 신호 가산기인 것을 특징으로 하는 음절조절시스템.
제1항에 있어서, 상기 가변 이득소자(14)는 멀티플라이어회로(54, 56, 58)를 구비하며, 피감수 및 감수 입력단자를 갖고 있고 또한 상기 멀티플라이어 회로의 출력 단자에 대응하는 출력단자를 갖고 있는 신호 감산기(202, 204, 208), 입력, 출력 및 제어 단자를 갖고 있는 멀티플라이어(100), 상기 멀티플라이어의 입력 및 출력 단자를 상기 감산기의 멀티플라이어 회로 신호 입력 단자와 피감수 입력 단자에 각각 결합시키는 수단(199) 및 상기 신호 감산기의 감수 입력 단자를 상기 멀티플라이어 회로의 신호 입력 단자에 결합시키는 수단(210, 211, 214)을 포함하는 것을 특징으로 하는 음질조절시스템.
제1항에 있어서, 샘플을 1샘플 주기를 포함하는 배수로 지연시키며, 상기 회로(14, 16, 18, 20, 22)의 출력 단자에 결합된 입력 단자와 상기 결합 수단의 제2입력 단자에 결합된 출력 단자를 갖고 있는 시프트 레지스터 수단(306, 309) 및 상기 시프트 레지스터 수단(306, 309)의 출력 및 입력 단자에 결합되어 상기 시프트 레지스터 수단(306, 309)으로부터의 출력 신호를 인자 W(K-1)(W 및 K는 0이 아님)로 스케일링 하고 상기 시프트 레지스터수단으로 부터 스케일된 출력 신호를 상기 시프트 레지스터 수단의 입력 단자에 결합시키는 수단을 포함하는 것을 특징으로 하는 음절조절시스템.
제6항에 있어서, 상기 회로의 입력 단자를 상기 시스템 입력 단자에 결합시키는 상기 수단은 상기 결합 수단의 상기 시스템 입력 단자 또는 출력 단자를 상기 직렬-비트 이득소자의 입력 단자에 선택적으로 결합시키는 수단을 포함하는 것을 특징으로 하는 음절조절시스템.
제6항에 있어서, 상기 회로는 정수 비트 주기의 신호 지연을 각각 제공하는 지연 소자와 결합소자의 종속 연결부와, 상기 직렬 비트 이득소자의 입력 단자에 결합되어 신호 샘플을 상기 결합 수단중 하나에 선택적으로 결합시키는 수단을 포함하는 것을 특징으로 하는 음절조절시스템.
제1항에 있어서, 상기 회로(14,16,18,20,22)는 입력과 출력 단자 사이에 전달 함수 T=W(G-1)K/ (Z-1+K)를 제공하는 처리수단(250,302,303,304,305,306,309)을 구비하며, 여기서, W와 K는 상수이고, G는 상기 제어 단자에 인가된 제어 신호에 대응하는 변수이고, Z는 Z-변환 변수인 것을 특징으로 하는 음절조절시스템.
제9항에 있어서, 상기 처리 수단의 입력 단자를 상기 시스템 입력 단자에 결합시키는 수단 상기 결합 수단의 출력단자를 상기 처리수단의 입력 단자에 양자택일로 결합시키는 수단(280)을 포함하는 것을 특징으로 하는 음절조절시스템.