JPH0691623B2 - ビデオ信号処理回路 - Google Patents
ビデオ信号処理回路Info
- Publication number
- JPH0691623B2 JPH0691623B2 JP60006547A JP654785A JPH0691623B2 JP H0691623 B2 JPH0691623 B2 JP H0691623B2 JP 60006547 A JP60006547 A JP 60006547A JP 654785 A JP654785 A JP 654785A JP H0691623 B2 JPH0691623 B2 JP H0691623B2
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- JP
- Japan
- Prior art keywords
- circuit
- video signal
- supplied
- signal
- converter
- Prior art date
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- Expired - Lifetime
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- Picture Signal Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルビデオテープレコーダ等に用い
られるビデオ信号処理回路に関し、特にA/D変換後にデ
ィジタルデータの形でゲインコントロール等の信号処理
を演算処理により行う構成に係わるものである。
られるビデオ信号処理回路に関し、特にA/D変換後にデ
ィジタルデータの形でゲインコントロール等の信号処理
を演算処理により行う構成に係わるものである。
従来、ディジタルビデオテープレコーダ等に用いられる
ビデオ信号処理回路は、A/D変換する以前のアナログビ
デオ信号の状態で、例えばゲインコントロール等の信号
処理を行い、その後にA/D変換し、ディジタルビデオ信
号を得るものであった。
ビデオ信号処理回路は、A/D変換する以前のアナログビ
デオ信号の状態で、例えばゲインコントロール等の信号
処理を行い、その後にA/D変換し、ディジタルビデオ信
号を得るものであった。
しかし、特性及び安定性を考慮すると、アナログビデオ
信号をA/D変換し、ディジタルデータの形で信号処理を
行う方が有利である。
信号をA/D変換し、ディジタルデータの形で信号処理を
行う方が有利である。
第２図は、アナログビデオ信号をA/D変換し、ディジタ
ルデータとした後に信号処理を行う構成のビデオ信号処
理回路の一例を示したものである。
ルデータとした後に信号処理を行う構成のビデオ信号処
理回路の一例を示したものである。
第２図において、21がアナログビデオ信号が供給される
入力端子であり、30がディジタルビデオ信号が出力され
る出力端子である。入力端子21に供給されるアナログビ
デオ信号がバースト分離回路27に供給されると共に、ロ
ーパスフィルタ22を介してA/D変換器23に供給される。
入力端子であり、30がディジタルビデオ信号が出力され
る出力端子である。入力端子21に供給されるアナログビ
デオ信号がバースト分離回路27に供給されると共に、ロ
ーパスフィルタ22を介してA/D変換器23に供給される。
バースト分離回路27において、アナログビデオ信号中に
含まれるバースト信号が抽出され、連続的な信号とされ
ると共に、ペデスタルレベルの区間内に発生するタイミ
ング信号がバースト分離回路27により形成される。連続
的な信号とされたバースト信号がクロック発生回路28に
供給され、タイミング信号がペデスタルクランプ回路25
に供給される。
含まれるバースト信号が抽出され、連続的な信号とされ
ると共に、ペデスタルレベルの区間内に発生するタイミ
ング信号がバースト分離回路27により形成される。連続
的な信号とされたバースト信号がクロック発生回路28に
供給され、タイミング信号がペデスタルクランプ回路25
に供給される。
クロック発生回路28はPLLと構成とされており、このク
ロック発生回路28において色副搬送波の周波数の例えば
４倍の周波数のクロックパルスが発生する。このクロッ
クパルスがサンプリングクロックとしてA/D変換器23に
供給される。
ロック発生回路28において色副搬送波の周波数の例えば
４倍の周波数のクロックパルスが発生する。このクロッ
クパルスがサンプリングクロックとしてA/D変換器23に
供給される。
A/D変換器23において、アナログビデオ信号がクロック
発生回路28からのサンプリングクロックのタイミングで
アナログ−ディジタル変換され、この出力がサンプリン
グ位相検出回路29に供給されると共に、ゲインコントロ
ール回路24に供給される。
発生回路28からのサンプリングクロックのタイミングで
アナログ−ディジタル変換され、この出力がサンプリン
グ位相検出回路29に供給されると共に、ゲインコントロ
ール回路24に供給される。
サンプリング位相検出回路29において、ディジタルビデ
オ信号中に含まれるペデスタルレベルを示すサンプルデ
ータと、バースト信号レベルを示すサンプルデータとの
差により検出されるサンプリングのタイミングのずれに
対応した誤差信号が発生する。この誤差信号がクロック
発生回路28に供給され、誤差信号によりクロック発生回
路28から出力されるクロックパルスの位相が制御され
る。位相制御されたクロックパルスがサンプリングクロ
ックとしてA/D変換器23に供給される。即ち、アナログ
−ディジタル変換のサンプリング位相がバースト信号の
位相と所定の関係となるように制御される。
オ信号中に含まれるペデスタルレベルを示すサンプルデ
ータと、バースト信号レベルを示すサンプルデータとの
差により検出されるサンプリングのタイミングのずれに
対応した誤差信号が発生する。この誤差信号がクロック
発生回路28に供給され、誤差信号によりクロック発生回
路28から出力されるクロックパルスの位相が制御され
る。位相制御されたクロックパルスがサンプリングクロ
ックとしてA/D変換器23に供給される。即ち、アナログ
−ディジタル変換のサンプリング位相がバースト信号の
位相と所定の関係となるように制御される。
ゲインコントロール回路24は、制御用の端子31を有する
ものである。この端子31を介して制御量に対応した制御
データがゲインコントロール回路24に供給される。即
ち、ゲインコントロール回路24においてA/D変換器23か
ら供給されるディジタルビデオ信号データと、端子31を
介して供給される制御データとの乗算が行われる。この
演算出力がペデスタルクランプ回路25に供給される。
ものである。この端子31を介して制御量に対応した制御
データがゲインコントロール回路24に供給される。即
ち、ゲインコントロール回路24においてA/D変換器23か
ら供給されるディジタルビデオ信号データと、端子31を
介して供給される制御データとの乗算が行われる。この
演算出力がペデスタルクランプ回路25に供給される。
ペデスタルクランプ回路25には、バースト分離回路７か
らタイミング信号が供給されており、タイミング信号の
タイミングでディジタルビデオ信号中のペデスタルレベ
ルの区間が所定レベルとなるように加算若しくは減算が
行われ、この演算出力が出力端子30から出力される。
らタイミング信号が供給されており、タイミング信号の
タイミングでディジタルビデオ信号中のペデスタルレベ
ルの区間が所定レベルとなるように加算若しくは減算が
行われ、この演算出力が出力端子30から出力される。
上述の構成のビデオ信号処理回路において、出力端子30
から出力されるディジタルデータの精度は、A/D変換器2
3の量子化ビット数、例えば８ビットにより規定される
ものである。
から出力されるディジタルデータの精度は、A/D変換器2
3の量子化ビット数、例えば８ビットにより規定される
ものである。
即ち、サンプリング位相検出回路29においては、クロッ
ク発生回路28に発生するサンプリングクロックを位相制
御するためにサンプリング位相のずれ検出が行われる
が、A/D変換器23から供給されるサンプリングデータ自
体がA/D変換器23の量子化ビット数に規定される精度し
かない。このため、A/D変換のタイミングは、バースト
信号に対してある程度の位相ずれを伴うものとなる。こ
のようなディジタルビデオ信号をD/A変換し再生する
と、色相の狂いが生じ問題となる。また、ゲインコント
ロール回路24及びペデスタルクランプ回路25において
も、A/D変換器23の量子化ビット数が少ないと、当然そ
の処理結果の精度が低くなる。
ク発生回路28に発生するサンプリングクロックを位相制
御するためにサンプリング位相のずれ検出が行われる
が、A/D変換器23から供給されるサンプリングデータ自
体がA/D変換器23の量子化ビット数に規定される精度し
かない。このため、A/D変換のタイミングは、バースト
信号に対してある程度の位相ずれを伴うものとなる。こ
のようなディジタルビデオ信号をD/A変換し再生する
と、色相の狂いが生じ問題となる。また、ゲインコント
ロール回路24及びペデスタルクランプ回路25において
も、A/D変換器23の量子化ビット数が少ないと、当然そ
の処理結果の精度が低くなる。
従って、この発明の目的は、アナログビデオ信号の状態
で信号処理を行った場合と同様の精度を持ったディジタ
ルビデオ信号を得ることができるビデオ信号処理回路を
提供することにある。
で信号処理を行った場合と同様の精度を持ったディジタ
ルビデオ信号を得ることができるビデオ信号処理回路を
提供することにある。
この発明は、アナログビデオ入力をＭビットのディジタ
ル出力として出力するA/D変換器３と、A/D変換器３のＭ
ビットのディジタル出力が供給される演算処理回路4,5
と、演算処理回路4,5の出力をＮビット（Ｎ＜Ｍ）に丸
める処理回路６とからなるビデオ信号処理回路である。
ル出力として出力するA/D変換器３と、A/D変換器３のＭ
ビットのディジタル出力が供給される演算処理回路4,5
と、演算処理回路4,5の出力をＮビット（Ｎ＜Ｍ）に丸
める処理回路６とからなるビデオ信号処理回路である。
出力端子10から取り出される必要とされるビット数のデ
ータより多いビット数のデータにアナログ−ディジタル
変換するA/D変換器３を設け、出力端子10の前段に必要
とされるビット数データに丸めるビット数低域化回路６
を設ける。このため、演算処理過程における有効ビット
数が増大し、ディジタルデータ自体の精度が向上され
る。
ータより多いビット数のデータにアナログ−ディジタル
変換するA/D変換器３を設け、出力端子10の前段に必要
とされるビット数データに丸めるビット数低域化回路６
を設ける。このため、演算処理過程における有効ビット
数が増大し、ディジタルデータ自体の精度が向上され
る。
以下、この発明の一実施例を図面を参照して説明する。
第１図において、１がアナログビデオ信号が供給される
入力端子であり、10がディジタルビデオ信号が出力され
る出力端子である。この出力端子10から所望のビット
数、例えば８ビットのディジタルビデオ信号を得るよう
になされる。
第１図において、１がアナログビデオ信号が供給される
入力端子であり、10がディジタルビデオ信号が出力され
る出力端子である。この出力端子10から所望のビット
数、例えば８ビットのディジタルビデオ信号を得るよう
になされる。
入力端子１に供給されるアナログビデオ信号がバースト
分離回路７に供給されると共に、ローパスフィルタ２を
介してA/D変換器３に供給される。バースト分離回路７
において、アナログビデオ信号中に含まれるバースト信
号が抽出され、連続的な信号とされると共に、ペデスタ
ルレベル区間中に発生するタイミング信号がバースト分
離回路７により形成される。連続的な信号とされたバー
スト信号がクロック発生回路８に供給され、タイミング
信号がペデスタルクランプ回路５に供給される。
分離回路７に供給されると共に、ローパスフィルタ２を
介してA/D変換器３に供給される。バースト分離回路７
において、アナログビデオ信号中に含まれるバースト信
号が抽出され、連続的な信号とされると共に、ペデスタ
ルレベル区間中に発生するタイミング信号がバースト分
離回路７により形成される。連続的な信号とされたバー
スト信号がクロック発生回路８に供給され、タイミング
信号がペデスタルクランプ回路５に供給される。
クロック発生回路８は、PLLの構成とされており、この
クロック発生回路８において、色副搬送波の周波数の例
えば４倍の周波数のクロックパルスが発生する。このク
ロックパルスがサンプリングクロックとしてA/D変換器
３に供給される。
クロック発生回路８において、色副搬送波の周波数の例
えば４倍の周波数のクロックパルスが発生する。このク
ロックパルスがサンプリングクロックとしてA/D変換器
３に供給される。
A/D変換器３において、アナログビデオ信号がクロック
発生回路８からのサンプリングクロックのタイミングで
アナログ−ディジタル変換され、９ビット以上例えば９
ビットデータとされたディジタルビデオ信号がサンプリ
ング位相検出回路９に供給されると共に、ゲインコント
ロール回路４に供給される。
発生回路８からのサンプリングクロックのタイミングで
アナログ−ディジタル変換され、９ビット以上例えば９
ビットデータとされたディジタルビデオ信号がサンプリ
ング位相検出回路９に供給されると共に、ゲインコント
ロール回路４に供給される。
サンプリング位相検出回路９において、ディジタルビデ
オ信号中に含まれるペデスタルレベルを示すサンプルデ
ータと、バースト信号レベルを示すサンプルデータとの
差により検出されるサンプリングのタイミングのずれに
対応した誤差信号が発生する。この誤差信号がクロック
発生回路８に供給され、誤差信号によりクロック発生回
路８から出力されるクロックパルスの位相が制御され
る。位相制御されたクロックパルスがサンプリングクロ
ックとして、A/D変換器３に供給される。即ち、アナロ
グ−ディジタル変換のタイミングがバースト信号の位相
と所定の関係となるように制御される。
オ信号中に含まれるペデスタルレベルを示すサンプルデ
ータと、バースト信号レベルを示すサンプルデータとの
差により検出されるサンプリングのタイミングのずれに
対応した誤差信号が発生する。この誤差信号がクロック
発生回路８に供給され、誤差信号によりクロック発生回
路８から出力されるクロックパルスの位相が制御され
る。位相制御されたクロックパルスがサンプリングクロ
ックとして、A/D変換器３に供給される。即ち、アナロ
グ−ディジタル変換のタイミングがバースト信号の位相
と所定の関係となるように制御される。
ゲインコントロール回路４は、制御用の端子11を有する
ものである。この端子11を介して制御量に対応した例え
ば８ビットの制御データがゲインコントロール回路４に
供給される。このゲインコントロール回路４において、
A/D変換器３から供給されるディジタルビデオ信号の９
ビットデータと端子11を介して供給される８ビットデー
タとの乗算が行われる。17ビットデータとされた演算結
果の下位のビットを除去することにより適度なビット
長、例えば12ビットデータとされたディジタルビデオ信
号がペデスタルクランプ回路５に供給される。
ものである。この端子11を介して制御量に対応した例え
ば８ビットの制御データがゲインコントロール回路４に
供給される。このゲインコントロール回路４において、
A/D変換器３から供給されるディジタルビデオ信号の９
ビットデータと端子11を介して供給される８ビットデー
タとの乗算が行われる。17ビットデータとされた演算結
果の下位のビットを除去することにより適度なビット
長、例えば12ビットデータとされたディジタルビデオ信
号がペデスタルクランプ回路５に供給される。
ペデスタルクランプ回路５には、バースト分離回路７か
らタイミング信号が供給されており、このタイミング信
号のタイミングでディジタルビデオ信号中のペデスタル
レベルの区間が所定レベルとなるように加算若しくは減
算が行われ、13ビットデータとされたディジタルビデオ
信号がビット数低減化回路６に供給される。
らタイミング信号が供給されており、このタイミング信
号のタイミングでディジタルビデオ信号中のペデスタル
レベルの区間が所定レベルとなるように加算若しくは減
算が行われ、13ビットデータとされたディジタルビデオ
信号がビット数低減化回路６に供給される。
ビット数低減化回路６において、ディジタルビデオ信号
の13ビットデータの下位５ビットのデータが除去され
る。この場合、13ビットデータの上位から９番目のビッ
トが「０」の場合は、単に下位５ビットが除去される。
また、この９番目のビットが「１」の場合は、５ビット
を除去した８ビットのデータの最下位ビット（８番目の
ビット）に「１」が加算される。
の13ビットデータの下位５ビットのデータが除去され
る。この場合、13ビットデータの上位から９番目のビッ
トが「０」の場合は、単に下位５ビットが除去される。
また、この９番目のビットが「１」の場合は、５ビット
を除去した８ビットのデータの最下位ビット（８番目の
ビット）に「１」が加算される。
尚、この一実施例においては、出力端子10に８ビットデ
ータのディジタルビデオ信号を得る構成として説明した
が、他のビット数データの場合にも同様に適用できるも
のであり、出力データのビット数よりA/D変換器の量子
化ビット数を大きいものとすれば良い。
ータのディジタルビデオ信号を得る構成として説明した
が、他のビット数データの場合にも同様に適用できるも
のであり、出力データのビット数よりA/D変換器の量子
化ビット数を大きいものとすれば良い。
また、この実施例においては、ゲインコントロール及び
ペデスタルクランプ処理を演算処理により行う構成であ
るが、ゲインコントロール及びペデスタルクランプ処理
以外のビデオ信号処理をビット数低減化回路６の前段に
おいて演算処理により行う構成としても良い。
ペデスタルクランプ処理を演算処理により行う構成であ
るが、ゲインコントロール及びペデスタルクランプ処理
以外のビデオ信号処理をビット数低減化回路６の前段に
おいて演算処理により行う構成としても良い。
この発明では、出力端子10から出力されるデータのビッ
ト数より多いビット数にアナログデ−ディジタル変換す
るA/D変換器３を設け、出力端子10の前段に必要とされ
るビット数のデータに丸めるビット数低減化回路６が設
けられている。このため、この発明に依れば、演算処理
過程における有効ビット数が増大し、アナログビデオ信
号の状態で信号処理を行った場合と同様の精度を持った
ディジタルビデオ信号を得ることができる。また、ディ
ジタルデータの形で演算処理により信号処理を行うた
め、特性及び安定性の面において優れたビデオ信号処理
回路を実現することができる。
ト数より多いビット数にアナログデ−ディジタル変換す
るA/D変換器３を設け、出力端子10の前段に必要とされ
るビット数のデータに丸めるビット数低減化回路６が設
けられている。このため、この発明に依れば、演算処理
過程における有効ビット数が増大し、アナログビデオ信
号の状態で信号処理を行った場合と同様の精度を持った
ディジタルビデオ信号を得ることができる。また、ディ
ジタルデータの形で演算処理により信号処理を行うた
め、特性及び安定性の面において優れたビデオ信号処理
回路を実現することができる。
第１図はこの発明の一実施例のブロック図、第２図は従
来の技術の説明に用いるブロック図である。 図面における主要な符号の説明 1:入力端子、3:A/D変換器、4:ゲインコントロール回
路、5:ペデスタルクランプ回路、6:ビット数低減化回
路、7:バースト分離回路、8:クロック発生回路、9:サン
プリング位相検出回路、10:出力端子。
来の技術の説明に用いるブロック図である。 図面における主要な符号の説明 1:入力端子、3:A/D変換器、4:ゲインコントロール回
路、5:ペデスタルクランプ回路、6:ビット数低減化回
路、7:バースト分離回路、8:クロック発生回路、9:サン
プリング位相検出回路、10:出力端子。
Claims (1)
- 【請求項１】アナログビデオ入力をＭビットのディジタ
ル出力として出力するA/D変換器と、 上記A/D変換器のＭビットのディジタル出力が供給され
ると共に、制御量に対応した制御データが供給されるゲ
インコントロール回路と、 上記ゲインコントロール回路の出力が供給されるペデス
タルクランプ回路と、 上記ペデスタルクランプ回路の出力をＮビット（Ｎ＜
Ｍ）に丸めるビット数低減化回路とからなるビデオ信号
処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006547A JPH0691623B2 (ja) | 1985-01-17 | 1985-01-17 | ビデオ信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006547A JPH0691623B2 (ja) | 1985-01-17 | 1985-01-17 | ビデオ信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61166230A JPS61166230A (ja) | 1986-07-26 |
| JPH0691623B2 true JPH0691623B2 (ja) | 1994-11-14 |
Family
ID=11641354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006547A Expired - Lifetime JPH0691623B2 (ja) | 1985-01-17 | 1985-01-17 | ビデオ信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691623B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5113528A (ja) * | 1974-07-24 | 1976-02-03 | Ricoh Kk | |
| JPS52142445A (en) * | 1976-05-21 | 1977-11-28 | Toshiba Corp | Computing method |
| JPS57203322A (en) * | 1981-06-10 | 1982-12-13 | Matsushita Electric Ind Co Ltd | Eliminating device of dc component |
| JPS58173972A (ja) * | 1982-04-06 | 1983-10-12 | Canon Inc | 画像処理装置 |
| JPS58182372A (ja) * | 1982-04-20 | 1983-10-25 | Canon Inc | プリンタスクリ−ン角設定方法 |
-
1985
- 1985-01-17 JP JP60006547A patent/JPH0691623B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61166230A (ja) | 1986-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |