JPS61159826A - デイジタル−アナログ変換装置 - Google Patents
デイジタル−アナログ変換装置Info
- Publication number
- JPS61159826A JPS61159826A JP59277690A JP27769084A JPS61159826A JP S61159826 A JPS61159826 A JP S61159826A JP 59277690 A JP59277690 A JP 59277690A JP 27769084 A JP27769084 A JP 27769084A JP S61159826 A JPS61159826 A JP S61159826A
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- JP
- Japan
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- signal
- dither
- circuit
- analog
- digital
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0636—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain
- H03M1/0639—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms
- H03M1/0641—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms the dither being a random signal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オーディオ信号等のアナログ信号に対応する
ディジタル信号ン、ディザ（ｄｉ ｔｈｅｒ ）信号の
加算及び＃算を伴なってアナログ信号に変換するための
ディジタル−アナログ変換装置に関するものである。
ディジタル信号ン、ディザ（ｄｉ ｔｈｅｒ ）信号の
加算及び＃算を伴なってアナログ信号に変換するための
ディジタル−アナログ変換装置に関するものである。
オーディオ信号のＰＣＭ記録再生に３いて、量子化雑音
（量子化出力と入力標本値との差ンが問題になる。符に
入力信号レベルが倣く量子化ステップ数が少ｒ（い場合
には、童子化雑音は入力と強い相関ン有し、雑音という
よりも入力信号の一檀の歪（高次烏調波）となる。また
１例え入力１百号レベルが高（とも、慟くゆっくり変化
する信号に対しては、ｉｔ子化ステップが変化する毎に
不快な雑音が発生する。上述の如き問題ン解決するため
に、ディザと呼ばれる白色性維音乞入力信号に加えてデ
ィジタル信号処理すること、又はディザχ加算し、しか
る後ディザＹＩｆ２算することは既に昶られている（例
えば、中島平太部編、昭和５４年１１月２０日オーム社
発行「ディジタルオーディオ技術入門」第４６負、又は
日本電子機械工業会発行「１９８３年電子工業技術大会
賃料集」内の山崎芳男者「ディジタルオーディオの展望
」ン。
（量子化出力と入力標本値との差ンが問題になる。符に
入力信号レベルが倣く量子化ステップ数が少ｒ（い場合
には、童子化雑音は入力と強い相関ン有し、雑音という
よりも入力信号の一檀の歪（高次烏調波）となる。また
１例え入力１百号レベルが高（とも、慟くゆっくり変化
する信号に対しては、ｉｔ子化ステップが変化する毎に
不快な雑音が発生する。上述の如き問題ン解決するため
に、ディザと呼ばれる白色性維音乞入力信号に加えてデ
ィジタル信号処理すること、又はディザχ加算し、しか
る後ディザＹＩｆ２算することは既に昶られている（例
えば、中島平太部編、昭和５４年１１月２０日オーム社
発行「ディジタルオーディオ技術入門」第４６負、又は
日本電子機械工業会発行「１９８３年電子工業技術大会
賃料集」内の山崎芳男者「ディジタルオーディオの展望
」ン。
〔発明が解決しようとする問題点〕
従来のディザχ加算及び減算する方式は、第３図に示す
如く、ディザ発生回路山がら得られるディザ信号をアナ
ログ−ディジタル変換器ｈａちＡ／Ｄ変換器（２１でデ
ィジタル信号に変換し、これＹニア７Ｄ算回路（３１に
てディジタル入力信号に加算（重畳）シ。
如く、ディザ発生回路山がら得られるディザ信号をアナ
ログ−ディジタル変換器ｈａちＡ／Ｄ変換器（２１でデ
ィジタル信号に変換し、これＹニア７Ｄ算回路（３１に
てディジタル入力信号に加算（重畳）シ。
これにより得られるディザ加算デジタル信号ンデイジタ
ルーアナログ変換器即ちＤ／Ａ Ｋ換器（４）でアナロ
グ信号ＶＣ＆換し、フィルタ（５ノン通して減算回路＋
６Ｊ Ｉｃ送り、減算回路（６）でディザ刀０算アナロ
グ信号からディザン減算するように構ａ：されている。
ルーアナログ変換器即ちＤ／Ａ Ｋ換器（４）でアナロ
グ信号ＶＣ＆換し、フィルタ（５ノン通して減算回路＋
６Ｊ Ｉｃ送り、減算回路（６）でディザ刀０算アナロ
グ信号からディザン減算するように構ａ：されている。
しかし、この方式では、フィルタ１５４等による信号遅
れによって減算誤差が生じ、ディザ刀口算及び減算の目
的ン十分に達成することが出来ない。
れによって減算誤差が生じ、ディザ刀口算及び減算の目
的ン十分に達成することが出来ない。
上述の類１！遅れによる誤差を低減するために。
第４図に示す如（、ディザのためのＤ／Ａ変換器（７）
を設げ、ディザ発生回路ｔｘｔから送出されたディザを
Ａ／Ｄ変換器＋２１と加算回路１３１とＤ／Ａ変換器＋
４７を通して減算回路（６ａ）に送ると共に Ａ／Ｄ変
換器＋２１とＤ／、変換６ ｔ７７とを通して減算回路
（６ａ）に送り。
を設げ、ディザ発生回路ｔｘｔから送出されたディザを
Ａ／Ｄ変換器＋２１と加算回路１３１とＤ／Ａ変換器＋
４７を通して減算回路（６ａ）に送ると共に Ａ／Ｄ変
換器＋２１とＤ／、変換６ ｔ７７とを通して減算回路
（６ａ）に送り。
ディザ刀０算アナログ信号からディザを減算してフィル
タ（５ａ）ＧＣ通丁方式が考えられる。この様に丁れば
、減算回路（６ａ）の両入力の位相特性がそろうので、
十分に減算を行うことが可能になり、ディザ刀口算及び
減算の効果が理論的には十分得られる。
タ（５ａ）ＧＣ通丁方式が考えられる。この様に丁れば
、減算回路（６ａ）の両入力の位相特性がそろうので、
十分に減算を行うことが可能になり、ディザ刀口算及び
減算の効果が理論的には十分得られる。
しかし、２つのＤ／Ａ Ｒ換器１４１ （７ｒ ン全く
同−構成及び同一動作させることは実質的に不可能であ
り。
同−構成及び同一動作させることは実質的に不可能であ
り。
それぞれ異なる変換誤差を発生し、これに基づき減算回
路（６ａ）で＃算出来ない部分が発生し、雑音又は歪み
となる。そこで１本発明の目的は、ディザの７１０３＃
：及び減算の効果を、比較的簡単な回路で十分に得るこ
とが出来るディジタル−アナログ変換装置ン提供するこ
とにある。
路（６ａ）で＃算出来ない部分が発生し、雑音又は歪み
となる。そこで１本発明の目的は、ディザの７１０３＃
：及び減算の効果を、比較的簡単な回路で十分に得るこ
とが出来るディジタル−アナログ変換装置ン提供するこ
とにある。
上記目的ケ達成するための本発明は、アナログ信号に変
換するためのディジタル情報信号乞ｌサンプリング時間
を時分割することによって決定された第１の時間に通過
させるための第１のゲート回路と、ディジタル化された
ディザ信号を発生するディジタル化ディザ信号発生回路
と、前記第１のゲート回路の出力と前記ディジタル化テ
ィザ信号発生回路の出力とン刀Ω算する刃口算回路と、
前記刀り３ＩＬ回路の出力ｔアナログ信号に変換するデ
ィジタル−アナログ変換器と、前記ディジタル−アナロ
グ変換器の出力を前記第１の時間に同期して通過させる
ための第２のゲート回路と、ｆＭ記第２のゲート回路か
ら得られるアナログのディザ刀０算情報信号ケホールド
するホールド回路と、前記ディジタル−アナログ変換器
の出力を前ｉａ １サンプリング時間ン時分割すること
によって決定された第２の時間に通過させる第３のゲー
ト回路と、＠記第２の時間に同期して前記ホールド回路
の出力を通過させる第４のゲート回路と、前記第４のゲ
ート回路から得られるアナログのディザ刀０算情＠ｉ信
号からｆＭ紀落第３ゲート回路から得られるアナログの
デイザイぎ号χＭ算する減算回路と、前記象算回路の出
力を平渭してアナログ出力な送出するフィルタとから成
るディジタル−アナログ変換装置に係わるものでとる。
換するためのディジタル情報信号乞ｌサンプリング時間
を時分割することによって決定された第１の時間に通過
させるための第１のゲート回路と、ディジタル化された
ディザ信号を発生するディジタル化ディザ信号発生回路
と、前記第１のゲート回路の出力と前記ディジタル化テ
ィザ信号発生回路の出力とン刀Ω算する刃口算回路と、
前記刀り３ＩＬ回路の出力ｔアナログ信号に変換するデ
ィジタル−アナログ変換器と、前記ディジタル−アナロ
グ変換器の出力を前記第１の時間に同期して通過させる
ための第２のゲート回路と、ｆＭ記第２のゲート回路か
ら得られるアナログのディザ刀０算情報信号ケホールド
するホールド回路と、前記ディジタル−アナログ変換器
の出力を前ｉａ １サンプリング時間ン時分割すること
によって決定された第２の時間に通過させる第３のゲー
ト回路と、＠記第２の時間に同期して前記ホールド回路
の出力を通過させる第４のゲート回路と、前記第４のゲ
ート回路から得られるアナログのディザ刀０算情＠ｉ信
号からｆＭ紀落第３ゲート回路から得られるアナログの
デイザイぎ号χＭ算する減算回路と、前記象算回路の出
力を平渭してアナログ出力な送出するフィルタとから成
るディジタル−アナログ変換装置に係わるものでとる。
上記発明に８いては、加算回路の出力段に、ディジタル
のディザ別算情＠信号とディジタルのディザ信号とが時
分割で送出され、共通のディジタル−アナログ変換器で
それぞれアナログ信号に変換される。しかる後、アナロ
グのディザ刀口算情報信号とアナログのディザ信号とに
分離され、ディザ加算情報信号からディザ信号が減算さ
れる。従って、共通の変換器でディザ加算情報信号のＤ
／Ａ変僕とティザのＤ／Ａ変換との両方が行われるため
。
のディザ別算情＠信号とディジタルのディザ信号とが時
分割で送出され、共通のディジタル−アナログ変換器で
それぞれアナログ信号に変換される。しかる後、アナロ
グのディザ刀口算情報信号とアナログのディザ信号とに
分離され、ディザ加算情報信号からディザ信号が減算さ
れる。従って、共通の変換器でディザ加算情報信号のＤ
／Ａ変僕とティザのＤ／Ａ変換との両方が行われるため
。
前者のＤ／Ａ変換誤差と後者のＤ／Ａ変換誤差との間の
相違が実質的に無くなり、Ｄ／Ａ変換の誤差に基づく雑
音又は歪の発生ン防止することが出来る。
相違が実質的に無くなり、Ｄ／Ａ変換の誤差に基づく雑
音又は歪の発生ン防止することが出来る。
次に、第１図及び第２図を参照して本発明の実施例に係
わるディジタル−アナログ変換装置について述べる。！
！１図において、（１υはディジタル入力端子であり、
オーディオ信号をディジタ“信号に変換したディジタル
情報信号をパラレル形式で入力させる部分である。Ｕ力
は第１のゲート回路であり、へ力鴻子（ｉｌｌから供＃
されるディジタル情報信号を、制御回路μ３から与えら
れる第２図（Ｂｌの制御信号に応答して選択的に通過さ
せるものである。
わるディジタル−アナログ変換装置について述べる。！
！１図において、（１υはディジタル入力端子であり、
オーディオ信号をディジタ“信号に変換したディジタル
情報信号をパラレル形式で入力させる部分である。Ｕ力
は第１のゲート回路であり、へ力鴻子（ｉｌｌから供＃
されるディジタル情報信号を、制御回路μ３から与えら
れる第２図（Ｂｌの制御信号に応答して選択的に通過さ
せるものである。
この実施例では第２図（Ａｌに示す１サンプリング時間
ＴＡｔｚｔ牛分に時分割した第１の時間ＴＢに発生する
高レベルパルスに応答して第１のゲート回路＋１２１は
１サンプリングのディジタル情報信号を通過させる。
ＴＡｔｚｔ牛分に時分割した第１の時間ＴＢに発生する
高レベルパルスに応答して第１のゲート回路＋１２１は
１サンプリングのディジタル情報信号を通過させる。
ｕ４Ｉはアナログのディザ信号発生回路であり、白色性
雑音即ちディザ乞発生する回路である。（１５１はＡ／
Ｄ変換器でトリ、ディザ信ｇ兄生回路■から得られるア
ナログのディザ信号をディジタル化したディジタル化テ
ィザ信号を発生する回路である。
雑音即ちディザ乞発生する回路である。（１５１はＡ／
Ｄ変換器でトリ、ディザ信ｇ兄生回路■から得られるア
ナログのディザ信号をディジタル化したディジタル化テ
ィザ信号を発生する回路である。
このＡ７ Ｄ変換器（１シには、制御回路ｕ３１から第
２図（Ｎの１サンプリング時間ＴＡのパルスが供給され
、この時間ＴＡに対応してディジタル化ディザ信号が送
出さｎる。
２図（Ｎの１サンプリング時間ＴＡのパルスが供給され
、この時間ＴＡに対応してディジタル化ディザ信号が送
出さｎる。
刀Ω鼻回路ｆｌｂＪは第１のゲート回路α々の出力とＭ
Ｄ変換器（１５１の出力とをディジタル７１ＤＪ、する
。第１のゲート回路Ｕからは第２図（ａの第１の時間Ｔ
Ｂに対応してディジタル情＠信号が出力され、へ／Ｄｉ
換器ｕ５１からは第２図（Ｎのサンプリング時間ＴＡに
おいてディジタル化ディザ信号が出力されるので、加算
回路ｕｔｉ＋は第１の時間ＴＢ内にディジタル情報信号
にディジタル化ディザ信号を７ＪＤ真したティザ７１ｏ
算情報信号ヶ出力し、ディジタル情報信号か入力しない
第２図Ｃ）の第２の時間Ｔ。にはディジタル化ディザ１
Ｍ号のみン出力する。これにより、ディザ刃口Ｘｗｔ報
信号とデイザイ！！号の時分割伝送が達成されるＯ αηは抵抗ラタ゛−型のＤ／Ａ変換器であり、７ＪＤ真
回路（１ｅから時分割形式で与えられるディザ澗Ｘ情報
信号とディザ信号とを時分割でＤ／Ａ変換し、アナログ
のディザ加Ｓ情報信号？第１の時間ＴＢに対応さぞて出
力し、アナログのディザ信号ンｍ２の時間Ｔ。に対応さ
せて出力する。
Ｄ変換器（１５１の出力とをディジタル７１ＤＪ、する
。第１のゲート回路Ｕからは第２図（ａの第１の時間Ｔ
Ｂに対応してディジタル情＠信号が出力され、へ／Ｄｉ
換器ｕ５１からは第２図（Ｎのサンプリング時間ＴＡに
おいてディジタル化ディザ信号が出力されるので、加算
回路ｕｔｉ＋は第１の時間ＴＢ内にディジタル情報信号
にディジタル化ディザ信号を７ＪＤ真したティザ７１ｏ
算情報信号ヶ出力し、ディジタル情報信号か入力しない
第２図Ｃ）の第２の時間Ｔ。にはディジタル化ディザ１
Ｍ号のみン出力する。これにより、ディザ刃口Ｘｗｔ報
信号とデイザイ！！号の時分割伝送が達成されるＯ αηは抵抗ラタ゛−型のＤ／Ａ変換器であり、７ＪＤ真
回路（１ｅから時分割形式で与えられるディザ澗Ｘ情報
信号とディザ信号とを時分割でＤ／Ａ変換し、アナログ
のディザ加Ｓ情報信号？第１の時間ＴＢに対応さぞて出
力し、アナログのディザ信号ンｍ２の時間Ｔ。に対応さ
せて出力する。
賭は第２のゲート回路であり、 １ｆＦＩＪ御回路旺３
から与えられる第２図（ｉ３＋の第１の時間ＴＢのパル
スに応答してＤ／Ａ変換器σ７〕の出力からディザ刀口
算情報信号χ抽出するものである。Ｄ／ｈ Ｋ ＊ ６
［７）は第１の時間ＴＢに対応してディザ刀Ｏ算情報
信号を出力するので、この第１の時間ＴＢにゲート回路
（１８をオンにすることによってディザ刀０算情報信号
のみが通過する。
から与えられる第２図（ｉ３＋の第１の時間ＴＢのパル
スに応答してＤ／Ａ変換器σ７〕の出力からディザ刀口
算情報信号χ抽出するものである。Ｄ／ｈ Ｋ ＊ ６
［７）は第１の時間ＴＢに対応してディザ刀Ｏ算情報
信号を出力するので、この第１の時間ＴＢにゲート回路
（１８をオンにすることによってディザ刀０算情報信号
のみが通過する。
四はホールド回路であり、第２のゲート回路−から得ら
れるディザ刀Ω算情報信号を少な（ともｌサンプリング
時間ＴＡは保持するものである口噛は第３のゲート回路
であり、制御回路αＪから与えられる第２図（０の第２
の時間Ｔ。のパルスに応答してＤ／Ａ変換器（１７）の
出力に含ｆれているディザ１ｇ号を抽出するものである
。
れるディザ刀Ω算情報信号を少な（ともｌサンプリング
時間ＴＡは保持するものである口噛は第３のゲート回路
であり、制御回路αＪから与えられる第２図（０の第２
の時間Ｔ。のパルスに応答してＤ／Ａ変換器（１７）の
出力に含ｆれているディザ１ｇ号を抽出するものである
。
１２Ｄは第４のゲート回路であり、制御回路俣３から与
えられる第２図（０の第２の時間Ｔ。のパルスに応答し
てホールド回路−で保持されているディザ刀０算情報信
号を第２の時間Ｔ。に同期して通過させる回路である。
えられる第２図（０の第２の時間Ｔ。のパルスに応答し
てホールド回路−で保持されているディザ刀０算情報信
号を第２の時間Ｔ。に同期して通過させる回路である。
■は減算回路であり、第４のゲート回路３ｖから得られ
るディザ加算情報信号と第３のゲート回路（２）から得
られるディザ信号とのアナログ減算処理をする回路であ
る。
るディザ加算情報信号と第３のゲート回路（２）から得
られるディザ信号とのアナログ減算処理をする回路であ
る。
のはフィルタであり、減ＩＭ、回路のから第２の時間Ｔ
。に対応して得られるアナログ信号に基づいて第２の時
間Ｔ。の相互間を補間した形態のアナログ出力信号ン、
出力臨子■に送出するものである。
。に対応して得られるアナログ信号に基づいて第２の時
間Ｔ。の相互間を補間した形態のアナログ出力信号ン、
出力臨子■に送出するものである。
第１図のＤ／、変換装置の入力鴻子αＤにオーディオ信
号ｗＰｃＭ化したディジタル情報信号が入力すると１Ｍ
Ｊ′ＪＩ４．回路σ物の出力段にディジタル化ディザ７
ｘｌ：Ｊ！情報信号とディジタル化ディザ信号とが時分
割状態で得られ、これ等が同一のＤ／Ａ変換器αηでア
ナログ＠号に変換される。このため、ディザ加算ｆｋ報
信号のＤ／Ａ変換誤差とディザ信号の明Ａ変換誤差との
間に実質的な差が生じない。Ｄ／、変換器（ｌηの出力
はディザ加：Ｊ！情報信号とディザ信号に分ｌ１１され
、ディザ加算情報信号からディザが減算される。減算回
路０の一万の入力と他方の入力とは同一のＤ／Ａ変換器
回に基づいて得るので、−万の入力に含１れるＤ／八へ
換誤差と他方の入力に含まれるＤ／、変換誤差との間に
相違が実質的に生じない。このため、第４図の万丈で生
じたＤ／Ａ変換変換差４差違に基づく雑音又は蕾の発生
が大幅に少なくなる。
号ｗＰｃＭ化したディジタル情報信号が入力すると１Ｍ
Ｊ′ＪＩ４．回路σ物の出力段にディジタル化ディザ７
ｘｌ：Ｊ！情報信号とディジタル化ディザ信号とが時分
割状態で得られ、これ等が同一のＤ／Ａ変換器αηでア
ナログ＠号に変換される。このため、ディザ加算ｆｋ報
信号のＤ／Ａ変換誤差とディザ信号の明Ａ変換誤差との
間に実質的な差が生じない。Ｄ／、変換器（ｌηの出力
はディザ加：Ｊ！情報信号とディザ信号に分ｌ１１され
、ディザ加算情報信号からディザが減算される。減算回
路０の一万の入力と他方の入力とは同一のＤ／Ａ変換器
回に基づいて得るので、−万の入力に含１れるＤ／八へ
換誤差と他方の入力に含まれるＤ／、変換誤差との間に
相違が実質的に生じない。このため、第４図の万丈で生
じたＤ／Ａ変換変換差４差違に基づく雑音又は蕾の発生
が大幅に少なくなる。
本発明は上述の実施例に限定されるものでな（。
笈形可舵なものである。例えば、アナログのディザ信号
発生回路α少とＡ／Ｄ変換器（１５１との組み合せによ
ってディジタル化ディザ信号発生回路を形成せずに、＠
接にテイジタル化ディザを発生する回路ン設ケてもよい
。また、１サンプリング時間内の信号配置馨ディザが先
になるようにしてもよい。
発生回路α少とＡ／Ｄ変換器（１５１との組み合せによ
ってディジタル化ディザ信号発生回路を形成せずに、＠
接にテイジタル化ディザを発生する回路ン設ケてもよい
。また、１サンプリング時間内の信号配置馨ディザが先
になるようにしてもよい。
第１図は本発明の実施例に係わるディジタル−アナログ
ｆ侠装置χ示すブロック図、第２図は第１図の各部の技
形図、巣３図及び第４図は従来のディジタル−アナログ
変換装置ン示すブロック図である。 惺υ・・・人力亀子、諾・・・第１のゲート回路、ｔ１
４１・・・ディザ発生回路１ＭＳ・・・へ／Ｄ変換器、
叫・・・加算回路。 （Ｌ７１・・・Ｄ／Ａ変侠器、叫・・・第２のゲート回
路、俣罎・・・ホールド回路、ｌ：Ａ・・・第３のゲー
ト回路、圓・・・第４のゲート回路、の・・・減算回路
、ム・・・フィルタ、１２４１・・・出力瑞子。 代 理 人 高 野 則 次第３図 手続補正書（自発） 昭和６０年７月５日
ｆ侠装置χ示すブロック図、第２図は第１図の各部の技
形図、巣３図及び第４図は従来のディジタル−アナログ
変換装置ン示すブロック図である。 惺υ・・・人力亀子、諾・・・第１のゲート回路、ｔ１
４１・・・ディザ発生回路１ＭＳ・・・へ／Ｄ変換器、
叫・・・加算回路。 （Ｌ７１・・・Ｄ／Ａ変侠器、叫・・・第２のゲート回
路、俣罎・・・ホールド回路、ｌ：Ａ・・・第３のゲー
ト回路、圓・・・第４のゲート回路、の・・・減算回路
、ム・・・フィルタ、１２４１・・・出力瑞子。 代 理 人 高 野 則 次第３図 手続補正書（自発） 昭和６０年７月５日
Claims (1)
- （１）アナログ信号に変換するためのディジタル情報信
号を１サンプリング時間を時分割することによつて決定
された第１の時間に通過させるための第１のゲート回路
と、 ディジタル化されたディザ信号を発生するディジタル化
ディザ信号発生回路と、 前記第１のゲート回路の出力と前記ディジタル化ディザ
信号発生回路の出力とを加算する加算回路と、 前記加算回路の出力をアナログ信号に変換するディジタ
ル−アナログ変換器と、 前記ディジタル−アナログ変換器の出力を前記第１の時
間に同期して通過させるための第２のゲート回路と、 前記第２のゲート回路から得られるアナログのディザ加
算情報信号をホールドするホールド回路と、 前記ディジタル−アナログ変換器の出力を前記１サンプ
リング時間を時分割することによつて決定された第２の
時間に通過させる第３のゲート回路と、 前記第２の時間に同期して前記ホールド回路の出力を通
過させる第４のゲート回路と、 前記第４のゲート回路から得られるアナログのディザ加
算情報信号から前記第３のゲート回路から得られるアナ
ログのディザ信号を減算する減算回路と、 前記減算回路の出力を平滑してアナログ出力を送出する
フィルタと から成るディジタル−アナログ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277690A JPH0611117B2 (ja) | 1984-12-31 | 1984-12-31 | ディジタル−アナログ変換装置 |
| US06/810,975 US4686509A (en) | 1984-12-31 | 1985-12-19 | Digital to analog conversion method and system with the introduction and later removal of dither |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277690A JPH0611117B2 (ja) | 1984-12-31 | 1984-12-31 | ディジタル−アナログ変換装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14329692A Division JPH05152952A (ja) | 1992-05-08 | 1992-05-08 | デイジタル・アナログ変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61159826A true JPS61159826A (ja) | 1986-07-19 |
| JPH0611117B2 JPH0611117B2 (ja) | 1994-02-09 |
Family
ID=17586943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277690A Expired - Fee Related JPH0611117B2 (ja) | 1984-12-31 | 1984-12-31 | ディジタル−アナログ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4686509A (ja) |
| JP (1) | JPH0611117B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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