JPH05235765A - アナログ／デジタル変換装置 - Google Patents
アナログ／デジタル変換装置Info
- Publication number
- JPH05235765A JPH05235765A JP3513492A JP3513492A JPH05235765A JP H05235765 A JPH05235765 A JP H05235765A JP 3513492 A JP3513492 A JP 3513492A JP 3513492 A JP3513492 A JP 3513492A JP H05235765 A JPH05235765 A JP H05235765A
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- digital
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Abstract
(57)【要約】
【目的】 ビット数の少ないＡ／Ｄ変換回路を使用しな
がらも、簡単な回路構成で量子化誤差の低減されたＡ／
Ｄ変換装置を実現すること。 【構成】 ディザー信号源と、ディザー信号と入力信号
を重畳するのアナログ加算器と、その信号をアナログ／
デジタル変換する回路と、その信号の差動正極性差動負
極性を加算する減算器と、減算器の出力を演算処理する
演算処理回路と、第２のディザー信号源と、第２のディ
ザー信号を重畳するアナログ加算器と、直接第２のディ
ザー信号源からの信号を重畳するアナログ加算器とを設
けたことを特徴とするアナログ／デジタル変換装置
がらも、簡単な回路構成で量子化誤差の低減されたＡ／
Ｄ変換装置を実現すること。 【構成】 ディザー信号源と、ディザー信号と入力信号
を重畳するのアナログ加算器と、その信号をアナログ／
デジタル変換する回路と、その信号の差動正極性差動負
極性を加算する減算器と、減算器の出力を演算処理する
演算処理回路と、第２のディザー信号源と、第２のディ
ザー信号を重畳するアナログ加算器と、直接第２のディ
ザー信号源からの信号を重畳するアナログ加算器とを設
けたことを特徴とするアナログ／デジタル変換装置
Description
【０００１】
【産業上の利用分野】本発明は、ディザーを付加したア
ナログ／デジタル変換装置分解能の改善に関する。
ナログ／デジタル変換装置分解能の改善に関する。
【０００２】
【従来の技術】デジタルオシロスコープ等の高速のアナ
ログ信号をデジタル化しデジタル信号処理を行って、そ
のアナログ信号を観測する装置においては、アナログ信
号をデジタル化する技術が非常に重要なものとなる。こ
のデジタル化において、問題となるのはアナログ／デジ
タル変換（以下Ａ／Ｄ変換と呼ぶ）技術における性能で
ある。この性能は一般的には時間分解に対する精度であ
る広帯域性（サンプリング速度）あるいはその測定する
データに対する精度である高分解能性によって表現され
る。このＡ／Ｄ変換の高分解能性は、単純にはその使用
するＡ／Ｄ変換回路のビット数によって定まるものであ
る。しかしながら、ビット数を増やすにはその回路構成
が非常に複雑化し、回路全体の精度、，の信頼性あるい
はコスト等に多大な影響をおよぼす。そこで、少ないビ
ット数で高分解能性を有するＡ／Ｄ変換装置にするため
に、例えば同じ入力信号にたいし、複数個のＡ／Ｄ変換
回路を、並列に接続し、僅かな時間差で入力信号をＡ／
Ｄ変換し、その結果を平均化等することで、分解能を上
げる手法がしばしば用いられている。
ログ信号をデジタル化しデジタル信号処理を行って、そ
のアナログ信号を観測する装置においては、アナログ信
号をデジタル化する技術が非常に重要なものとなる。こ
のデジタル化において、問題となるのはアナログ／デジ
タル変換（以下Ａ／Ｄ変換と呼ぶ）技術における性能で
ある。この性能は一般的には時間分解に対する精度であ
る広帯域性（サンプリング速度）あるいはその測定する
データに対する精度である高分解能性によって表現され
る。このＡ／Ｄ変換の高分解能性は、単純にはその使用
するＡ／Ｄ変換回路のビット数によって定まるものであ
る。しかしながら、ビット数を増やすにはその回路構成
が非常に複雑化し、回路全体の精度、，の信頼性あるい
はコスト等に多大な影響をおよぼす。そこで、少ないビ
ット数で高分解能性を有するＡ／Ｄ変換装置にするため
に、例えば同じ入力信号にたいし、複数個のＡ／Ｄ変換
回路を、並列に接続し、僅かな時間差で入力信号をＡ／
Ｄ変換し、その結果を平均化等することで、分解能を上
げる手法がしばしば用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、この方
法では、全く同じ信号が入力された場合、量子化誤差は
まったく低減されないことになる。またＡ／Ｄ変換回路
を複数用いるので、回路全体の消費電力などの問題が生
じてくる。そこで、本発明はＡ／Ｄ変換回路を多数使用
ぜずかつビット数が低いものを用いて分解能の高いＡ／
Ｄ変換装置を提供することにある。
法では、全く同じ信号が入力された場合、量子化誤差は
まったく低減されないことになる。またＡ／Ｄ変換回路
を複数用いるので、回路全体の消費電力などの問題が生
じてくる。そこで、本発明はＡ／Ｄ変換回路を多数使用
ぜずかつビット数が低いものを用いて分解能の高いＡ／
Ｄ変換装置を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、ランダムデー
タを出力する第１のディザー信号源と、前記第１のディ
ザー信号源からデジタルデータ入力しをデジタル／アナ
ログ変換して出力する第１のデジタル／アナログ変換回
路と、差動正極性の入力信号と前記第１のデジタル／ア
ナログ変換回路からの出力を重畳する第１のアナログ加
算器と、差動負極性の入力信号と前記第１のデジタル／
アナログ変換回路からの出力を重畳する第２のアナログ
加算器と、ランダムデータを出力する第２のディザー信
号源と、前記第２のディザー信号源からデジタルデータ
入力しをデジタル／アナログ変換して出力する第２のデ
ジタル／アナログ変換回路と、前記第２のデジタル／ア
ナログ変換回路からの出力を、差動正極性の出力と差動
負極性の出力にして出力する差動化回路と、前記第１の
アナログ加算器からの出力と差動化回路の差動正極性の
出力とを重畳し、第１のアナログ／デジタル変換回路に
出力する第３のアナログ加算器と、前記第２のアナログ
加算器からの出力と差動化回路の差動正極性の出力とを
重畳し、第２のアナログ／デジタル変換回路に出力する
第４のアナログ加算器と、前記第１のアナログ加算器か
らの出力をアナログ／デジタル変換する第１のアナログ
／デジタル変換回路と、前記第２のアナログ加算器から
の出力をアナログ／デジタル変換する第２のアナログ／
デジタル変換回路と、前記第１のアナログ／デジタル変
換回路の出力に第２のアナログ／デジタル変換回路の出
力を減算する第１のデジタル減算器と、前記第２のディ
ザー信号源からの信号を前記減算器の出力から減算する
ための第２のデジタル減算器と、前記第２のデジタル減
算器を演算処理する演算処理回路を設け、アナログ／デ
ジタルにおける量子化誤差を低減することを特徴とする
アナログ／デジタル変換装置である。
タを出力する第１のディザー信号源と、前記第１のディ
ザー信号源からデジタルデータ入力しをデジタル／アナ
ログ変換して出力する第１のデジタル／アナログ変換回
路と、差動正極性の入力信号と前記第１のデジタル／ア
ナログ変換回路からの出力を重畳する第１のアナログ加
算器と、差動負極性の入力信号と前記第１のデジタル／
アナログ変換回路からの出力を重畳する第２のアナログ
加算器と、ランダムデータを出力する第２のディザー信
号源と、前記第２のディザー信号源からデジタルデータ
入力しをデジタル／アナログ変換して出力する第２のデ
ジタル／アナログ変換回路と、前記第２のデジタル／ア
ナログ変換回路からの出力を、差動正極性の出力と差動
負極性の出力にして出力する差動化回路と、前記第１の
アナログ加算器からの出力と差動化回路の差動正極性の
出力とを重畳し、第１のアナログ／デジタル変換回路に
出力する第３のアナログ加算器と、前記第２のアナログ
加算器からの出力と差動化回路の差動正極性の出力とを
重畳し、第２のアナログ／デジタル変換回路に出力する
第４のアナログ加算器と、前記第１のアナログ加算器か
らの出力をアナログ／デジタル変換する第１のアナログ
／デジタル変換回路と、前記第２のアナログ加算器から
の出力をアナログ／デジタル変換する第２のアナログ／
デジタル変換回路と、前記第１のアナログ／デジタル変
換回路の出力に第２のアナログ／デジタル変換回路の出
力を減算する第１のデジタル減算器と、前記第２のディ
ザー信号源からの信号を前記減算器の出力から減算する
ための第２のデジタル減算器と、前記第２のデジタル減
算器を演算処理する演算処理回路を設け、アナログ／デ
ジタルにおける量子化誤差を低減することを特徴とする
アナログ／デジタル変換装置である。
【０００５】
【作用】入力信号に無相関で、スペクトラムが後段演算
処理回路に応じて制御された攪乱信号を付加した信号の
デジタルデータを適正なフィルタリング等の演算を行う
からＡ／Ｄ変換器による量子化誤差を低減できる。
処理回路に応じて制御された攪乱信号を付加した信号の
デジタルデータを適正なフィルタリング等の演算を行う
からＡ／Ｄ変換器による量子化誤差を低減できる。
【０００６】
【実施例】図１，図２ともに、本発明の基本構成図であ
る。図１は包括した構成であり、図２はその部分だけを
用いた構成である。従って図１を用いて本発明における
構成及び動作を説明する。尚、図１，図２において同一
のものは同符号を付ける。図において１，２，９，１
０，はアナログ加算器、３，４はＡ／Ｄ変換器、５，１
４はデジタル減算器、６は演算処理回路（以下、デジタ
ルシグナルプロセッサすなわちＤＳＰと呼ぶ）７，１２
はＤ／Ａ変換器、８，１３は入力信号と比較して、微小
デジタルデータを出力するディザー信号源、１１は差動
化回路である。なお、ディザー技術とは、Ａ／Ｄ変換す
る前に原信号のアナログへ細かいランダム雑音を加える
（このことをディザーという）、この信号標本化したデ
ジタル信号は単純な階段でなくなり分解能があげること
をいう。なお、単純にＡ／Ｄ変換する前の信号にディザ
ー信号を重畳し、デジタル値にそのディザー分を引く
（いわゆるディザー重畳）という技術により分解能があ
がるという効果は一般に知られている。
る。図１は包括した構成であり、図２はその部分だけを
用いた構成である。従って図１を用いて本発明における
構成及び動作を説明する。尚、図１，図２において同一
のものは同符号を付ける。図において１，２，９，１
０，はアナログ加算器、３，４はＡ／Ｄ変換器、５，１
４はデジタル減算器、６は演算処理回路（以下、デジタ
ルシグナルプロセッサすなわちＤＳＰと呼ぶ）７，１２
はＤ／Ａ変換器、８，１３は入力信号と比較して、微小
デジタルデータを出力するディザー信号源、１１は差動
化回路である。なお、ディザー技術とは、Ａ／Ｄ変換す
る前に原信号のアナログへ細かいランダム雑音を加える
（このことをディザーという）、この信号標本化したデ
ジタル信号は単純な階段でなくなり分解能があげること
をいう。なお、単純にＡ／Ｄ変換する前の信号にディザ
ー信号を重畳し、デジタル値にそのディザー分を引く
（いわゆるディザー重畳）という技術により分解能があ
がるという効果は一般に知られている。
【０００７】この場合は入力信号は差動信号として入力
されているものとする。ディザー信号源８から出力され
るランダムデータはＤ／Ａ変換器７を介して、微小変動
のアナログ信号となりアナログ加算器１によって差動正
極性の入力信号に重畳され、アナログ加算器２によって
差動負極性の入力信号に重畳される。このように、同極
性のディザー信号が、２線によって入力している信号の
両者に重畳されているので、この加算を同相ディザーを
重畳するという。
されているものとする。ディザー信号源８から出力され
るランダムデータはＤ／Ａ変換器７を介して、微小変動
のアナログ信号となりアナログ加算器１によって差動正
極性の入力信号に重畳され、アナログ加算器２によって
差動負極性の入力信号に重畳される。このように、同極
性のディザー信号が、２線によって入力している信号の
両者に重畳されているので、この加算を同相ディザーを
重畳するという。
【０００８】一方ディザー信号源９から出力されるラン
ダムデータはデジタル減算器１４に出力されると同時
に、Ｄ／Ａ変換器１２を介して、微小変動のアナログ信
号となり差動化回路において、Ｄ／Ａ変換器１２からの
出力に対し反転した信号をも発生させ、差動正極性側
（Ｄ／Ａ変換器１２の出力）はアナログ加算器１の出力
にアナログ加算器９によって重畳され、反転出力はアナ
ログ加算器１０によってアナログ加算器２の出力に重畳
される。このように、互いに反転した極性のディザー信
号が、２線によって入力している信号の両者に重畳され
ているので、この加算を差動ディザーを重畳するとい
う。
ダムデータはデジタル減算器１４に出力されると同時
に、Ｄ／Ａ変換器１２を介して、微小変動のアナログ信
号となり差動化回路において、Ｄ／Ａ変換器１２からの
出力に対し反転した信号をも発生させ、差動正極性側
（Ｄ／Ａ変換器１２の出力）はアナログ加算器１の出力
にアナログ加算器９によって重畳され、反転出力はアナ
ログ加算器１０によってアナログ加算器２の出力に重畳
される。このように、互いに反転した極性のディザー信
号が、２線によって入力している信号の両者に重畳され
ているので、この加算を差動ディザーを重畳するとい
う。
【０００９】アナログ加算器９からの出力はＡ／Ｄ変換
器３で、アナログ加算器１０からの出力はＡ／Ｄ変換器
４でアナログ／デジタル変換される。Ａ／Ｄ変換器３の
デジタル出力から，Ａ／Ｄ変換器４デジタル出力を減算
器５にて減算する。ここで、アナログ加算器１，２によ
り重畳されたディザー信号源５からのディザー信号はキ
ャンセルされる。デジタル減算器１４では、ディザー信
号源１３からのデジタルデータを２倍にして加算するか
ら重畳された差動ディザーがキャンセルすなわち減算さ
れる。
器３で、アナログ加算器１０からの出力はＡ／Ｄ変換器
４でアナログ／デジタル変換される。Ａ／Ｄ変換器３の
デジタル出力から，Ａ／Ｄ変換器４デジタル出力を減算
器５にて減算する。ここで、アナログ加算器１，２によ
り重畳されたディザー信号源５からのディザー信号はキ
ャンセルされる。デジタル減算器１４では、ディザー信
号源１３からのデジタルデータを２倍にして加算するか
ら重畳された差動ディザーがキャンセルすなわち減算さ
れる。
【００１０】従って、Ａ／Ｄ変換器３，４の前にディザ
ーを重畳しているため、デジタル減算器１４の出力はデ
ィザーそのものを除いた入力信号にかかわらず、単純な
階段状にならない。よってこの信号をＤＳＰ６におい
て、デジタルフィルタを通過させることで高い分解能を
持つ信号データが得られる。ここにおけるデジタルフィ
ルタとは、具体的にはＦＩＲ型のデジタルローパスフィ
ルタなどで実現するもので、入力信号をデジタル化した
ときの量子化ノイズを遮断し、高分解能化をはかるもの
である。また、ディザー信号源８とディザー信号源１３
を相互に無相関なものにすることにより、このアナログ
／デジタル変換装置の出力の量子化ノイズは、すべての
ＤＳＰ６の通過帯域において、近似的に白色化すること
が可能となる。
ーを重畳しているため、デジタル減算器１４の出力はデ
ィザーそのものを除いた入力信号にかかわらず、単純な
階段状にならない。よってこの信号をＤＳＰ６におい
て、デジタルフィルタを通過させることで高い分解能を
持つ信号データが得られる。ここにおけるデジタルフィ
ルタとは、具体的にはＦＩＲ型のデジタルローパスフィ
ルタなどで実現するもので、入力信号をデジタル化した
ときの量子化ノイズを遮断し、高分解能化をはかるもの
である。また、ディザー信号源８とディザー信号源１３
を相互に無相関なものにすることにより、このアナログ
／デジタル変換装置の出力の量子化ノイズは、すべての
ＤＳＰ６の通過帯域において、近似的に白色化すること
が可能となる。
【００１１】
【発明の効果】以上詳細に説明したように、本発明によ
り高分解能かつ量子化誤差高周波特性の良いＡ／Ｄ変換
回路を実現できる。
り高分解能かつ量子化誤差高周波特性の良いＡ／Ｄ変換
回路を実現できる。
【図１】第１の発明の構成図である。
【図２】第２の発明の構成図である。
１，２，９，１０， アナログ加算器 ３，４ アナログ／デジタル変換器 ５，１４ デジタル減算器 ６ ＤＳＰ ７，１２ デジタル／アナログ変換器 ８，１３ ディザー信号源 １１ 差動化回路
Claims (2)
- 【請求項１】 ランダムデータを出力する第１のディザ
ー信号源と、 前記第１のディザー信号源からデジタルデータ入力しを
デジタル／アナログ変換して出力する第１のデジタル／
アナログ変換回路と、 差動正極性の入力信号と前記第１のデジタル／アナログ
変換回路からの出力を重畳する第１のアナログ加算器
と、 差動負極性の入力信号と前記第１のデジタル／アナログ
変換回路からの出力を重畳する第２のアナログ加算器
と、 ランダムデータを出力する第２のディザー信号源と、 前記第２のディザー信号源からデジタルデータ入力しを
デジタル／アナログ変換して出力する第２のデジタル／
アナログ変換回路と、 前記第２のデジタル／アナログ変換回路からの出力を、
差動正極性の出力と差動負極性の出力にして出力する差
動化回路と、 前記第１のアナログ加算器からの出力と差動化回路の差
動正極性の出力とを重畳し、第１のアナログ／デジタル
変換回路に出力する第３のアナログ加算器と、 前記第２のアナログ加算器からの出力と差動化回路の差
動正極性の出力とを重畳し、第２のアナログ／デジタル
変換回路に出力する第４のアナログ加算器と、 前記第１のアナログ加算器からの出力をアナログ／デジ
タル変換する第１のアナログ／デジタル変換回路と、 前記第２のアナログ加算器からの出力をアナログ／デジ
タル変換する第２のアナログ／デジタル変換回路と、 前記第１のアナログ／デジタル変換回路の出力に第２の
アナログ／デジタル変換回路の出力を減算する第１のデ
ジタル減算器と、 前記第２のディザー信号源からの信号を前記減算器の出
力から減算するための第２のデジタル減算器と、 前記第２のデジタル減算器を演算処理する演算処理回路
を設け、アナログ／デジタルにおける量子化誤差を低減
することを特徴とするアナログ／デジタル変換装置。 - 【請求項２】 ランダムデータを出力するディザー信号
源と、 前記ディザー信号源からデジタルデータ入力しをデジタ
ル／アナログ変換して出力するデジタル／アナログ変換
回路と、 差動正極性の入力信号と前記デジタル／アナログ変換回
路からの出力を重畳する第１のアナログ加算器と、 差動負極性の入力信号と前記デジタル／アナログ変換回
路からの出力を重畳する第２のアナログ加算器と、 前記第１のアナログ加算器からの出力をアナログ／デジ
タル変換する第１のアナログ／デジタル変換回路と、 前記第２のアナログ加算器からの出力をアナログ／デジ
タル変換する第２のアナログ／デジタル変換回路と、 前記第１のアナログ／デジタル変換回路の出力に第２の
アナログ／デジタル変換回路の出力を減算するデジタル
減算器と、 前記デジタル減算器の出力を演算処理する演算処理回路
を設け、アナログ／デジタルにおける量子化誤差を低減
することを特徴とするアナログ／デジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035134A JP3047054B2 (ja) | 1992-02-21 | 1992-02-21 | アナログ／デジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035134A JP3047054B2 (ja) | 1992-02-21 | 1992-02-21 | アナログ／デジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235765A true JPH05235765A (ja) | 1993-09-10 |
| JP3047054B2 JP3047054B2 (ja) | 2000-05-29 |
Family
ID=12433455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4035134A Expired - Fee Related JP3047054B2 (ja) | 1992-02-21 | 1992-02-21 | アナログ／デジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047054B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011066619A (ja) * | 2009-09-16 | 2011-03-31 | Fujitsu Ltd | Ａｄ変換器 |
-
1992
- 1992-02-21 JP JP4035134A patent/JP3047054B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011066619A (ja) * | 2009-09-16 | 2011-03-31 | Fujitsu Ltd | Ａｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3047054B2 (ja) | 2000-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |