JP3104108B2 - アナログ／デジタルコンバータ - Google Patents
アナログ／デジタルコンバータInfo
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- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/466—Multiplexed conversion systems
- H03M3/472—Shared, i.e. using a single converter for multiple channels
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- H03—ELECTRONIC CIRCUITRY
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- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
- H03M3/35—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement using redundancy
-
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
-
- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、例えばデジタルオーデ
ィオテープレコーダ装置等に用いて好適な、ΔΣモジュ
レータを複数使用したアナログ／デジタルコンバータに
関し、特に、ΔΣモジュレータを複数使用しながら回路
構成の簡略化を図ることができ、また、Ｓ／Ｎ比をも向
上させることができるようなアナログ／デジタルコンバ
ータに関する。
ィオテープレコーダ装置等に用いて好適な、ΔΣモジュ
レータを複数使用したアナログ／デジタルコンバータに
関し、特に、ΔΣモジュレータを複数使用しながら回路
構成の簡略化を図ることができ、また、Ｓ／Ｎ比をも向
上させることができるようなアナログ／デジタルコンバ
ータに関する。
【０００２】
【従来の技術】今日において、例えばＣＤプレーヤ装置
等の外部機器から供給されたアナログの音声信号をデジ
タルデータに変換し、この音声データを磁気テープに記
録再生するデジタルオーディオテープレコーダ装置（Ｄ
ＡＴ）が知られている。このＤＡＴは、上述のようにア
ナログの音声信号をデジタルの音声データに変換して記
録再生するため、音質劣化及び記録再生ノイズ等が少な
いことを特徴としている。
等の外部機器から供給されたアナログの音声信号をデジ
タルデータに変換し、この音声データを磁気テープに記
録再生するデジタルオーディオテープレコーダ装置（Ｄ
ＡＴ）が知られている。このＤＡＴは、上述のようにア
ナログの音声信号をデジタルの音声データに変換して記
録再生するため、音質劣化及び記録再生ノイズ等が少な
いことを特徴としている。
【０００３】ここで、上記ＤＡＴに用いられている従来
のアナログ／デジタルコンバータ（Ａ／Ｄコンバータ）
は、図６に示すようにアナログ信号である音声信号がそ
れぞれ並列的に供給される第１のΔΣモジュレータ１０
１及び第２のΔΣモジュレータ１０３と、上記第１のΔ
Σモジュレータ１０１に直列接続された第１のデシメー
ションフィルタ１０２と、上記第２のΔΣモジュレータ
１０３に直列接続された第２のデシメーションフィルタ
１０４と、上記第１のデシメーションフィルタ１０２か
らの出力データ及び上記第２のデシメーションフィルタ
１０４からの出力を加算処理する加算器１０５と、上記
加算器からの音声データを１／２倍に減衰する減衰器１
０６と、上記減衰器１０６からの音声データを再量子化
する量子化器１０７とで構成されている。
のアナログ／デジタルコンバータ（Ａ／Ｄコンバータ）
は、図６に示すようにアナログ信号である音声信号がそ
れぞれ並列的に供給される第１のΔΣモジュレータ１０
１及び第２のΔΣモジュレータ１０３と、上記第１のΔ
Σモジュレータ１０１に直列接続された第１のデシメー
ションフィルタ１０２と、上記第２のΔΣモジュレータ
１０３に直列接続された第２のデシメーションフィルタ
１０４と、上記第１のデシメーションフィルタ１０２か
らの出力データ及び上記第２のデシメーションフィルタ
１０４からの出力を加算処理する加算器１０５と、上記
加算器からの音声データを１／２倍に減衰する減衰器１
０６と、上記減衰器１０６からの音声データを再量子化
する量子化器１０７とで構成されている。
【０００４】このようなＡ／Ｄコンバータは、入力端子
１００を介して上記音声信号が上記第１のΔΣモジュレ
ータ１０１及び第２のΔΣモジュレータ１０３にそれぞ
れ供給される。
１００を介して上記音声信号が上記第１のΔΣモジュレ
ータ１０１及び第２のΔΣモジュレータ１０３にそれぞ
れ供給される。
【０００５】上記第１のΔΣモジュレータ１０１は、そ
れぞれ上記音声信号を例えば３．０７２ＭＨｚ（＝４８
ｋＨｚ×６４）のサンプリングクロックでサンプリング
し量子化することにより、上記音声信号を１ビットの音
声データとし、これを上記第１のデシメーションフィル
タ１０２に供給する。また、第２のΔΣモジュレータ１
０３も同じようにして上記１ビットの音声データを形成
し、これを上記第２のデシメーションフィルタ１０４に
供給する。
れぞれ上記音声信号を例えば３．０７２ＭＨｚ（＝４８
ｋＨｚ×６４）のサンプリングクロックでサンプリング
し量子化することにより、上記音声信号を１ビットの音
声データとし、これを上記第１のデシメーションフィル
タ１０２に供給する。また、第２のΔΣモジュレータ１
０３も同じようにして上記１ビットの音声データを形成
し、これを上記第２のデシメーションフィルタ１０４に
供給する。
【０００６】なお、上記各ΔΣモジュレータ１０１，１
０３は、上記量子化の際に生ずる量子化誤差をアナログ
化し、これを上記入力端子１００を介して供給される音
声信号から減算処理することにより、該量子化誤差分を
除去するようにしている。
０３は、上記量子化の際に生ずる量子化誤差をアナログ
化し、これを上記入力端子１００を介して供給される音
声信号から減算処理することにより、該量子化誤差分を
除去するようにしている。
【０００７】上記第１のデシメーションフィルタ１０２
は、上記１ビットの音声データからΔΣ変調により発生
した高域ノイズと、上記音声信号に混入した高域ノイズ
を除去するとともに、該１ビットの音声データを１６ビ
ット，４８ｋＨｚの音声データに変換し、これを加算器
１０５に供給する。また、上記第２のデシメーションフ
ィルタ１０４も同じように上記１ビットの音声データを
１６ビット，４８ｋＨｚの音声データに変換し、これを
加算器１０５に供給する。
は、上記１ビットの音声データからΔΣ変調により発生
した高域ノイズと、上記音声信号に混入した高域ノイズ
を除去するとともに、該１ビットの音声データを１６ビ
ット，４８ｋＨｚの音声データに変換し、これを加算器
１０５に供給する。また、上記第２のデシメーションフ
ィルタ１０４も同じように上記１ビットの音声データを
１６ビット，４８ｋＨｚの音声データに変換し、これを
加算器１０５に供給する。
【０００８】上記加算器１０５は、上記第１のデシメー
ションフィルタ１０２から供給される上記１６ビット，
４８ｋＨｚの音声データと、上記第２のデシメーション
フィルタ１０４から供給される上記１６ビット，４８ｋ
Ｈｚの音声データとを加算処理し、この加算処理した音
声データを減衰器１０６に供給する。
ションフィルタ１０２から供給される上記１６ビット，
４８ｋＨｚの音声データと、上記第２のデシメーション
フィルタ１０４から供給される上記１６ビット，４８ｋ
Ｈｚの音声データとを加算処理し、この加算処理した音
声データを減衰器１０６に供給する。
【０００９】ここで、上記加算器１０５において、上記
第１，第２のデシメーションフィルタ１０２，１０３か
らの、例えばＭビットの音声データを加算処理すると、
上位ビットに１ビットの桁上がりが生じ、該加算器１０
５から出力される音声データは、Ｍ＋１ビットの音声デ
ータとなる。このため、上記加算器１０５からの音声デ
ータは、上記減衰器１０６に供給される。
第１，第２のデシメーションフィルタ１０２，１０３か
らの、例えばＭビットの音声データを加算処理すると、
上位ビットに１ビットの桁上がりが生じ、該加算器１０
５から出力される音声データは、Ｍ＋１ビットの音声デ
ータとなる。このため、上記加算器１０５からの音声デ
ータは、上記減衰器１０６に供給される。
【００１０】上記減衰器１０６は、上記音声データを１
／２倍する除算処理を行い、この除算処理を施した音声
データを量子化器１０７に供給する。上記量子化器１０
７は、上記減衰器１０６からの音声データを再量子化す
ることにより、上記桁上がりが生じたＭ＋１ビットの音
声データを、元のＭビットの音声データとし、これを出
力端子１０８を介して出力する。
／２倍する除算処理を行い、この除算処理を施した音声
データを量子化器１０７に供給する。上記量子化器１０
７は、上記減衰器１０６からの音声データを再量子化す
ることにより、上記桁上がりが生じたＭ＋１ビットの音
声データを、元のＭビットの音声データとし、これを出
力端子１０８を介して出力する。
【００１１】このようなＡ／Ｄコンバータは、上記第
１，第２のΔΣモジュレータ１０１，１０３からの音声
データを上記加算器１０５で加算処理しているため、原
理的には、上記出力端子１０８から出力される音声デー
タのＳ／Ｎ比を３dB向上させることができる。
１，第２のΔΣモジュレータ１０１，１０３からの音声
データを上記加算器１０５で加算処理しているため、原
理的には、上記出力端子１０８から出力される音声デー
タのＳ／Ｎ比を３dB向上させることができる。
【００１２】
【発明が解決しようとする課題】しかし、上述の従来の
Ａ／Ｄコンバータは、原理的には上記音声データのＳ／
Ｎ比を３dB向上させることができるのであるが、上記加
算器１０５において上記２つの音声データを加算処理す
る際に、同相ノイズ成分をも加算処理してしまい同相ノ
イズ成分が倍加してしまっていた。
Ａ／Ｄコンバータは、原理的には上記音声データのＳ／
Ｎ比を３dB向上させることができるのであるが、上記加
算器１０５において上記２つの音声データを加算処理す
る際に、同相ノイズ成分をも加算処理してしまい同相ノ
イズ成分が倍加してしまっていた。
【００１３】また、上記加算処理により生じた桁上がり
を補正するために、上記量子化器１０７において再量子
化を行っているため、再量子化ノイズが発生してしま
い、上記音声データのＳ／Ｎ比を３dB向上できるはず
が、実際には、１．７６dB劣化してしまった。このた
め、上記２つのΔΣモジュレータ１０１，１０３を設け
て上記加算処理を行う意味が薄れてしまっていた。
を補正するために、上記量子化器１０７において再量子
化を行っているため、再量子化ノイズが発生してしま
い、上記音声データのＳ／Ｎ比を３dB向上できるはず
が、実際には、１．７６dB劣化してしまった。このた
め、上記２つのΔΣモジュレータ１０１，１０３を設け
て上記加算処理を行う意味が薄れてしまっていた。
【００１４】また、上記各ΔΣモジュレータを１０１，
１０３毎に、それぞれデシメーションフィルタを設ける
必要があった。このため、部品点数が多く、回路規模が
大きくなるうえ、コスト高となっていた。
１０３毎に、それぞれデシメーションフィルタを設ける
必要があった。このため、部品点数が多く、回路規模が
大きくなるうえ、コスト高となっていた。
【００１５】本発明は、上述のような問題点に鑑みてな
されたものであり、部品点数の削減，回路規模の縮小化
及びローコスト化を図ることができるうえ、同相ノイズ
成分を除去し、出力する音声データのＳ／Ｎ比の向上を
図ることができるようなＡ／Ｄコンバータの提供を目的
とする。
されたものであり、部品点数の削減，回路規模の縮小化
及びローコスト化を図ることができるうえ、同相ノイズ
成分を除去し、出力する音声データのＳ／Ｎ比の向上を
図ることができるようなＡ／Ｄコンバータの提供を目的
とする。
【００１６】
【課題を解決するための手段】本発明に係るＡ／Ｄコン
バータは、外部から供給されたアナログ信号を、それぞ
れ並列的にデジタルデータに変換して出力する複数のΔ
Σモジュレータと、上記複数のΔΣモジュレータから供
給される複数のデジタルデータを加算処理することによ
り加算データを形成して出力する加算手段と、上記加算
手段からの加算データを上記ΔΣモジュレータの設けら
れた数で除算処理することにより除算データを形成して
出力する減衰手段と、上記減衰手段からの除算データ
を、該除算データのビット数よりも大きな所定のビット
数のデジタルデータに変換して出力するデシメーション
フィルタとを有することを特徴とする構成として上述の
課題を解決する。
バータは、外部から供給されたアナログ信号を、それぞ
れ並列的にデジタルデータに変換して出力する複数のΔ
Σモジュレータと、上記複数のΔΣモジュレータから供
給される複数のデジタルデータを加算処理することによ
り加算データを形成して出力する加算手段と、上記加算
手段からの加算データを上記ΔΣモジュレータの設けら
れた数で除算処理することにより除算データを形成して
出力する減衰手段と、上記減衰手段からの除算データ
を、該除算データのビット数よりも大きな所定のビット
数のデジタルデータに変換して出力するデシメーション
フィルタとを有することを特徴とする構成として上述の
課題を解決する。
【００１７】また、本発明に係るＡ／Ｄコンバータは、
上記複数のΔΣモジュレータとして、第１のΔΣモジュ
レータ及び第２のΔΣモジュレータの計２個のΔΣモジ
ュレータを設けることを特徴とする構成として上述の課
題を解決する。
上記複数のΔΣモジュレータとして、第１のΔΣモジュ
レータ及び第２のΔΣモジュレータの計２個のΔΣモジ
ュレータを設けることを特徴とする構成として上述の課
題を解決する。
【００１８】また、本発明に係るＡ／Ｄコンバータは、
外部から供給されたアナログ信号をデジタルデータに変
換して出力する第１のΔΣモジュレータと、外部から供
給されたアナログ信号の位相を反転して出力する位相反
転手段と、上記位相反転手段からの位相の反転されたア
ナログ信号をデジタルデータに変換して出力する第２の
ΔΣモジュレータと、上記第２のΔΣモジュレータから
の位相の反転されたアナログ信号に対応するデジタルデ
ータの極性を反転して上記第１のΔΣモジュレータから
のデジタルデータと加算処理することにより逆極性加算
データを形成して出力する逆極性加算手段と、上記逆極
性加算手段からの逆極性加算データを１／２倍に除算処
理することにより除算データを形成して出力する減衰手
段と、上記減衰手段からの除算データを、該除算データ
のビット数よりも大きな所定のビット数のデジタルデー
タに変換して出力するデシメーションフィルタとを有す
ることを特徴とする構成として上述の課題を解決する。
外部から供給されたアナログ信号をデジタルデータに変
換して出力する第１のΔΣモジュレータと、外部から供
給されたアナログ信号の位相を反転して出力する位相反
転手段と、上記位相反転手段からの位相の反転されたア
ナログ信号をデジタルデータに変換して出力する第２の
ΔΣモジュレータと、上記第２のΔΣモジュレータから
の位相の反転されたアナログ信号に対応するデジタルデ
ータの極性を反転して上記第１のΔΣモジュレータから
のデジタルデータと加算処理することにより逆極性加算
データを形成して出力する逆極性加算手段と、上記逆極
性加算手段からの逆極性加算データを１／２倍に除算処
理することにより除算データを形成して出力する減衰手
段と、上記減衰手段からの除算データを、該除算データ
のビット数よりも大きな所定のビット数のデジタルデー
タに変換して出力するデシメーションフィルタとを有す
ることを特徴とする構成として上述の課題を解決する。
【００１９】また、本発明に係るＡ／Ｄコンバータは、
上記逆極性加算手段を、上記第２のΔΣモジュレータか
ら出力された上記位相の反転されたアナログ信号に対応
するデジタルデータの極性を反転して出力する極性反転
手段と、上記第１のΔΣモジュレータからのデジタルデ
ータと上記極性反転手段からのデジタルデータとを加算
処理して出力する加算手段とで構成することを特徴とし
て上述の課題を解決する。
上記逆極性加算手段を、上記第２のΔΣモジュレータか
ら出力された上記位相の反転されたアナログ信号に対応
するデジタルデータの極性を反転して出力する極性反転
手段と、上記第１のΔΣモジュレータからのデジタルデ
ータと上記極性反転手段からのデジタルデータとを加算
処理して出力する加算手段とで構成することを特徴とし
て上述の課題を解決する。
【００２０】また、本発明に係るＡ／Ｄコンバータは、
上記逆極性加算手段を、上記第１のΔΣモジュレータか
ら出力されるデジタルデータから、上記第２のΔΣモジ
ュレータから出力される上記位相の反転されたアナログ
信号に対応するデジタルデータを減算処理する減算手段
で構成することを特徴として上述の課題を解決する。
上記逆極性加算手段を、上記第１のΔΣモジュレータか
ら出力されるデジタルデータから、上記第２のΔΣモジ
ュレータから出力される上記位相の反転されたアナログ
信号に対応するデジタルデータを減算処理する減算手段
で構成することを特徴として上述の課題を解決する。
【００２１】
【作用】本発明に係るＡ／Ｄコンバータは、複数のΔΣ
モジュレータが、外部から供給されたアナログ信号を、
それぞれ並列的にデジタルデータに変換し、これらを加
算手段に供給する。上記加算手段は、上記複数ΔΣモジ
ュレータから供給された各デジタルデータを、それぞれ
加算処理し、この加算データを減衰手段に供給する。上
記減衰手段は、上記加算手段からの加算データを上記Δ
Σモジュレータの設けられた数で除算処理することによ
り除算データを形成し、これをデシメーションフィルタ
に供給する。上記デシメーションフィルタは、上記減衰
手段からの除算データを、該除算データのビット数より
も大きな所定のビット数のデジタルデータに変換して出
力する。
モジュレータが、外部から供給されたアナログ信号を、
それぞれ並列的にデジタルデータに変換し、これらを加
算手段に供給する。上記加算手段は、上記複数ΔΣモジ
ュレータから供給された各デジタルデータを、それぞれ
加算処理し、この加算データを減衰手段に供給する。上
記減衰手段は、上記加算手段からの加算データを上記Δ
Σモジュレータの設けられた数で除算処理することによ
り除算データを形成し、これをデシメーションフィルタ
に供給する。上記デシメーションフィルタは、上記減衰
手段からの除算データを、該除算データのビット数より
も大きな所定のビット数のデジタルデータに変換して出
力する。
【００２２】また、本発明に係るＡ／Ｄコンバータは、
上記複数のΔΣモジュレータとして、第１のΔΣモジュ
レータ及び第２のΔΣモジュレータの計２個のΔΣモジ
ュレータを設ける。
上記複数のΔΣモジュレータとして、第１のΔΣモジュ
レータ及び第２のΔΣモジュレータの計２個のΔΣモジ
ュレータを設ける。
【００２３】また、本発明に係るＡ／Ｄコンバータは、
第１のΔΣモジュレータが、外部から供給されたアナロ
グ信号をデジタルデータに変換し、このデジタルデータ
を逆極性加算手段に供給する。また、位相反転手段が、
外部から供給されたアナログ信号の位相を反転し、この
位相を反転したアナログ信号を第２のΔΣモジュレータ
に供給する。上記第２のΔΣモジュレータは、上記位相
の反転されたアナログ信号をデジタルデータに変換し、
これを上記逆極性加算手段に供給する。上記逆極性加算
手段は、上記第２のΔΣモジュレータからの位相の反転
されたアナログ信号に対応するデジタルデータの極性を
反転して上記第１のΔΣモジュレータからのデジタルデ
ータと加算処理することにより逆極性加算データを形成
し、これを減衰手段に供給する。上記減衰手段は、上記
逆極性加算手段からの逆極性加算データを１／２倍に除
算処理することにより除算データを形成し、これをデシ
メーションフィルタに供給する。上記デシメーションフ
ィルタは、上記除算データを、該除算データのビット数
よりも大きな所定のビット数のデジタルデータに変換し
て出力する。
第１のΔΣモジュレータが、外部から供給されたアナロ
グ信号をデジタルデータに変換し、このデジタルデータ
を逆極性加算手段に供給する。また、位相反転手段が、
外部から供給されたアナログ信号の位相を反転し、この
位相を反転したアナログ信号を第２のΔΣモジュレータ
に供給する。上記第２のΔΣモジュレータは、上記位相
の反転されたアナログ信号をデジタルデータに変換し、
これを上記逆極性加算手段に供給する。上記逆極性加算
手段は、上記第２のΔΣモジュレータからの位相の反転
されたアナログ信号に対応するデジタルデータの極性を
反転して上記第１のΔΣモジュレータからのデジタルデ
ータと加算処理することにより逆極性加算データを形成
し、これを減衰手段に供給する。上記減衰手段は、上記
逆極性加算手段からの逆極性加算データを１／２倍に除
算処理することにより除算データを形成し、これをデシ
メーションフィルタに供給する。上記デシメーションフ
ィルタは、上記除算データを、該除算データのビット数
よりも大きな所定のビット数のデジタルデータに変換し
て出力する。
【００２４】また、本発明に係るＡ／Ｄコンバータは、
上記逆極性加算手段を、極性反転手段及び加算手段で構
成しており、上記極性反転手段が、上記第２のΔΣモジ
ュレータから出力された上記位相の反転されたアナログ
信号に対応するデジタルデータの極性を反転し、このデ
ジタルデータを加算手段に供給する。上記加算手段は、
上記第１のΔΣモジュレータからのデジタルデータと上
記極性反転手段からの、上記位相の反転されたアナログ
信号に対応するデジタルデータとを加算処理して上記逆
極性加算データを形成する。
上記逆極性加算手段を、極性反転手段及び加算手段で構
成しており、上記極性反転手段が、上記第２のΔΣモジ
ュレータから出力された上記位相の反転されたアナログ
信号に対応するデジタルデータの極性を反転し、このデ
ジタルデータを加算手段に供給する。上記加算手段は、
上記第１のΔΣモジュレータからのデジタルデータと上
記極性反転手段からの、上記位相の反転されたアナログ
信号に対応するデジタルデータとを加算処理して上記逆
極性加算データを形成する。
【００２５】また、本発明に係るＡ／Ｄコンバータは、
上記逆極性加算手段を減算手段で構成しており、この減
算手段が、上記第１のΔΣモジュレータから出力される
デジタルデータから、上記第２のΔΣモジュレータから
出力される上記位相の反転されたアナログ信号に対応す
るデジタルデータを減算処理して上記逆極性加算データ
を形成する。
上記逆極性加算手段を減算手段で構成しており、この減
算手段が、上記第１のΔΣモジュレータから出力される
デジタルデータから、上記第２のΔΣモジュレータから
出力される上記位相の反転されたアナログ信号に対応す
るデジタルデータを減算処理して上記逆極性加算データ
を形成する。
【００２６】
【実施例】以下、本発明に係るアナログ／デジタルコン
バータの好ましい実施例について図面を参照しながら説
明する。まず、第１の実施例に係るアナログ／デジタル
（Ａ／Ｄ）コンバータは、例えば図１に示すように、音
声信号等のアナログ信号が供給される音声信号入力端子
１に接続された第１，第２のΔΣモジュレータ２，３
と、上記第１，第２のΔΣモジュレータ２，３の各出力
端子に接続された加算手段である加算器４と、上記加算
器４の出力端子に接続された減衰手段である減衰器５
と、上記減衰器５の出力端子に接続されたデシメーショ
ンフィルタ６と、上記デシメーションフィルタ６の出力
端子に接続された音声データ出力端子７とから構成され
ている。
バータの好ましい実施例について図面を参照しながら説
明する。まず、第１の実施例に係るアナログ／デジタル
（Ａ／Ｄ）コンバータは、例えば図１に示すように、音
声信号等のアナログ信号が供給される音声信号入力端子
１に接続された第１，第２のΔΣモジュレータ２，３
と、上記第１，第２のΔΣモジュレータ２，３の各出力
端子に接続された加算手段である加算器４と、上記加算
器４の出力端子に接続された減衰手段である減衰器５
と、上記減衰器５の出力端子に接続されたデシメーショ
ンフィルタ６と、上記デシメーションフィルタ６の出力
端子に接続された音声データ出力端子７とから構成され
ている。
【００２７】上記第１，第２のΔΣモジュレータ２，３
は、例えば図２に示すように上記音声信号が供給される
入力端子１１に接続された減算器１２と、上記減算器１
２の出力端子に接続されたアナログフィルタ１３と、上
記アナログフィルタ１３の出力端子に接続されたＬビッ
ト量子化器１４（Ｌは自然数）と、上記Ｌビット量子化
器のサンプリングクロック入力端子に接続されたサンプ
リングクロック発生回路１６と、上記Ｌビット量子化器
１４の出力端子に接続された音声データ出力端子１７
と、同じく上記Ｌビット量子化器１４の出力端子に接続
されたＬビットデジタル／アナログ（Ｄ／Ａ）変換器１
５とから構成されている。なお、上記ＬビットＤ／Ａ変
換器１５の出力端子は、上記減算器１２に接続されてい
る。
は、例えば図２に示すように上記音声信号が供給される
入力端子１１に接続された減算器１２と、上記減算器１
２の出力端子に接続されたアナログフィルタ１３と、上
記アナログフィルタ１３の出力端子に接続されたＬビッ
ト量子化器１４（Ｌは自然数）と、上記Ｌビット量子化
器のサンプリングクロック入力端子に接続されたサンプ
リングクロック発生回路１６と、上記Ｌビット量子化器
１４の出力端子に接続された音声データ出力端子１７
と、同じく上記Ｌビット量子化器１４の出力端子に接続
されたＬビットデジタル／アナログ（Ｄ／Ａ）変換器１
５とから構成されている。なお、上記ＬビットＤ／Ａ変
換器１５の出力端子は、上記減算器１２に接続されてい
る。
【００２８】次に、このような構成を有する第１の実施
例に係るＡ／Ｄコンバータの動作を説明する。まず、上
記音声信号入力端子１を介してアナログの音声信号が第
１，第２のΔΣモジュレータ２，３にそれぞれ供給され
る。
例に係るＡ／Ｄコンバータの動作を説明する。まず、上
記音声信号入力端子１を介してアナログの音声信号が第
１，第２のΔΣモジュレータ２，３にそれぞれ供給され
る。
【００２９】上記第１，第２のΔΣモジュレータ２，３
は、上記音声信号をデジタルデータである音声データに
変換し、これを加算器４にそれぞれ供給する。
は、上記音声信号をデジタルデータである音声データに
変換し、これを加算器４にそれぞれ供給する。
【００３０】具体的には、上記音声信号は、図２に示す
入力端子１１を介して減算器１２に供給される。この減
算器１２には、後述する量子化誤差分をアナログ化した
量子化誤差信号が帰還されており、該減算器１２は、上
記入力端子１１を介して供給された音声信号から上記量
子化誤差信号を減算処理し、この減算信号をアナログフ
ィルタ１３に供給する。
入力端子１１を介して減算器１２に供給される。この減
算器１２には、後述する量子化誤差分をアナログ化した
量子化誤差信号が帰還されており、該減算器１２は、上
記入力端子１１を介して供給された音声信号から上記量
子化誤差信号を減算処理し、この減算信号をアナログフ
ィルタ１３に供給する。
【００３１】上記アナログフィルタ１３は、上記減算信
号に、ノイズ成分を除去する等の処理を施し、これをＬ
ビット量子化器１４に供給する。
号に、ノイズ成分を除去する等の処理を施し、これをＬ
ビット量子化器１４に供給する。
【００３２】上記Ｌビット量子化器１４は、上記アナロ
グフィルタ１３を介した減算信号をサンプリングクロッ
ク１６によりサンプリングし量子化することにより、例
えばＬビットのデジタルデータである音声データを形成
し、これをＬビットＤ／Ａ変換器１５に供給するととも
に、出力端子１７を介して図１に示す加算器４に供給す
る。
グフィルタ１３を介した減算信号をサンプリングクロッ
ク１６によりサンプリングし量子化することにより、例
えばＬビットのデジタルデータである音声データを形成
し、これをＬビットＤ／Ａ変換器１５に供給するととも
に、出力端子１７を介して図１に示す加算器４に供給す
る。
【００３３】上記ＬビットＤ／Ａ変換器１５は、上記Ｌ
ビット量子化器１４での量子化において発生した量子化
誤差分をアナログ化し量子化誤差信号を形成して上記減
算器１２に供給する。
ビット量子化器１４での量子化において発生した量子化
誤差分をアナログ化し量子化誤差信号を形成して上記減
算器１２に供給する。
【００３４】上記第１，第２のΔΣモジュレータ２，３
は、以後、このような動作を繰り返す。
は、以後、このような動作を繰り返す。
【００３５】次に、上記加算器４は、上記第１のΔΣモ
ジュレータ２から供給される上記Ｌビットの音声データ
と、上記第２のΔΣモジュレータ３から供給される上記
Ｌビットの音声データとを加算処理し、この加算データ
を減衰器５に供給する。上記加算器４において形成され
た加算データは、上記第１，第２のΔΣモジュレータ
２，３からの２つの音声データを加算処理したものであ
るため、該加算データは上記音声データの２倍のレベル
となっている。
ジュレータ２から供給される上記Ｌビットの音声データ
と、上記第２のΔΣモジュレータ３から供給される上記
Ｌビットの音声データとを加算処理し、この加算データ
を減衰器５に供給する。上記加算器４において形成され
た加算データは、上記第１，第２のΔΣモジュレータ
２，３からの２つの音声データを加算処理したものであ
るため、該加算データは上記音声データの２倍のレベル
となっている。
【００３６】このため、上記減衰器５は、上記加算デー
タに、該加算データが１／２のレベルとなるような減衰
処理を施して減衰データを形成し、これをデシメーショ
ンフィルタ６に供給する。
タに、該加算データが１／２のレベルとなるような減衰
処理を施して減衰データを形成し、これをデシメーショ
ンフィルタ６に供給する。
【００３７】上記デシメーションフィルタ６は、上記Ｌ
ビットの減衰データから、上記Ｌビットの減衰データよ
りもビット数の多い、所定ビット数であるＭビット（Ｌ
＜Ｍ）の音声データを形成し、この音声データを出力端
子７を介して出力する。
ビットの減衰データから、上記Ｌビットの減衰データよ
りもビット数の多い、所定ビット数であるＭビット（Ｌ
＜Ｍ）の音声データを形成し、この音声データを出力端
子７を介して出力する。
【００３８】上記第１，第２のΔΣモジュレータ２，３
からの音声データを上記加算器４で加算処理すると、該
加算器４から出力される加算データがＬ＋１ビットのデ
ータとなる桁上がりを生ずるが、上記デシメーションフ
ィルタの出力ビット数は、桁上がりを生じた上記加算デ
ータよりも多いため、上記減衰データを量子化器に供給
して再量子化を行い、所定のビット数としなくとも該所
定のビット数の音声データを出力することができる。
からの音声データを上記加算器４で加算処理すると、該
加算器４から出力される加算データがＬ＋１ビットのデ
ータとなる桁上がりを生ずるが、上記デシメーションフ
ィルタの出力ビット数は、桁上がりを生じた上記加算デ
ータよりも多いため、上記減衰データを量子化器に供給
して再量子化を行い、所定のビット数としなくとも該所
定のビット数の音声データを出力することができる。
【００３９】このため、上記再量子化のための量子化器
を省略することができ、再量子化ノイズが発生しないた
め、Ｓ／Ｎ比を例えば理論どおり３dB向上させることが
できる。
を省略することができ、再量子化ノイズが発生しないた
め、Ｓ／Ｎ比を例えば理論どおり３dB向上させることが
できる。
【００４０】また、上記第１，第２のΔΣモジュレータ
２，３からの音声データを加算器４で加算処理してから
上記デシメーションフィルタ６に供給する構成のため、
ΔΣモジュレータの設けた個数にかかわらずデシメーシ
ョンフィルタを１個設ければよい。このため、ΔΣモジ
ュレータ毎にデシメーションフィルタを設ける必要がな
く、上記再量子化用の量子化器の省略をも含め、部品点
数の削減及び回路構成の簡略化を図ることができ、ロー
コスト化を達成することができる。
２，３からの音声データを加算器４で加算処理してから
上記デシメーションフィルタ６に供給する構成のため、
ΔΣモジュレータの設けた個数にかかわらずデシメーシ
ョンフィルタを１個設ければよい。このため、ΔΣモジ
ュレータ毎にデシメーションフィルタを設ける必要がな
く、上記再量子化用の量子化器の省略をも含め、部品点
数の削減及び回路構成の簡略化を図ることができ、ロー
コスト化を達成することができる。
【００４１】この第１の実施例に係るＡ／Ｄコンバータ
は、第１，第２のΔΣモジュレータ２，３の計２個のΔ
Σモジュレータを設けることとしたが、次に説明する第
２の実施例に係るＡ／Ｄコンバータは、ΔΣモジュレー
タを２個以上設ける構成とした。
は、第１，第２のΔΣモジュレータ２，３の計２個のΔ
Σモジュレータを設けることとしたが、次に説明する第
２の実施例に係るＡ／Ｄコンバータは、ΔΣモジュレー
タを２個以上設ける構成とした。
【００４２】すなわち、この第２の実施例に係るＡ／Ｄ
コンバータは、図３示すように音声信号入力端子１に、
第１〜第ｎのΔΣモジュレータ４１〜４４を接続すると
ともに、該第１〜第ｎのΔΣモジュレータ４１〜４４の
出力端子を加算器４に接続した構成となっている。な
お、上述の第１の実施例に係るＡ／Ｄコンバータと同様
の動作を示す箇所には、同一の符号を付してその説明を
省略する。
コンバータは、図３示すように音声信号入力端子１に、
第１〜第ｎのΔΣモジュレータ４１〜４４を接続すると
ともに、該第１〜第ｎのΔΣモジュレータ４１〜４４の
出力端子を加算器４に接続した構成となっている。な
お、上述の第１の実施例に係るＡ／Ｄコンバータと同様
の動作を示す箇所には、同一の符号を付してその説明を
省略する。
【００４３】この第２の実施例に係るＡ／Ｄコンバータ
は、上記音声信号入力端子１から供給される音声信号を
上記第１〜第ｎのΔΣモジュレータ（ｎは自然数）４１
〜４４により並列的に音声データに変換し、この音声デ
ータを上記加算器４で加算処理する。この加算処理によ
り形成された加算データは、上記図１に示す減衰器５に
供給され、以降、上述の第１の実施例に係るＡ／Ｄコン
バータと同様のデータ処理がなされる。
は、上記音声信号入力端子１から供給される音声信号を
上記第１〜第ｎのΔΣモジュレータ（ｎは自然数）４１
〜４４により並列的に音声データに変換し、この音声デ
ータを上記加算器４で加算処理する。この加算処理によ
り形成された加算データは、上記図１に示す減衰器５に
供給され、以降、上述の第１の実施例に係るＡ／Ｄコン
バータと同様のデータ処理がなされる。
【００４４】この第２の実施例に係るＡ／Ｄコンバータ
の場合、上記ｎ個のΔΣモジュレータにより形成された
音声データを加算処理しているため、２個のΔΣモジュ
レータが設けられている上記第１の実施例に係るＡ／Ｄ
コンバータと比較してＳ／Ｎ比を、３×log2ｎ（dB）向
上させることができる。
の場合、上記ｎ個のΔΣモジュレータにより形成された
音声データを加算処理しているため、２個のΔΣモジュ
レータが設けられている上記第１の実施例に係るＡ／Ｄ
コンバータと比較してＳ／Ｎ比を、３×log2ｎ（dB）向
上させることができる。
【００４５】また、上記第１の実施例に係るＡ／Ｄコン
バータと同じように、上記ｎ個のΔΣモジュレータから
の音声データを加算処理してから上記減衰器５を介して
上記デシメーションフィルタ６に供給する構成のため、
ΔΣモジュレータ毎にデシメーションフィルタを設ける
必要がなく、部品点数の削減及び回路構成の簡略化を図
ることができ、ローコスト化を達成することができる。
バータと同じように、上記ｎ個のΔΣモジュレータから
の音声データを加算処理してから上記減衰器５を介して
上記デシメーションフィルタ６に供給する構成のため、
ΔΣモジュレータ毎にデシメーションフィルタを設ける
必要がなく、部品点数の削減及び回路構成の簡略化を図
ることができ、ローコスト化を達成することができる。
【００４６】なお、この場合、各ΔΣモジュレータ４１
〜４４から出力される音声データのビット数をそれぞれ
Ｌビットとすると、上記デシメーションフィルタ６は、
Ｌ＋log2ｎ（ビット）の入力ビット数とすればよい。
〜４４から出力される音声データのビット数をそれぞれ
Ｌビットとすると、上記デシメーションフィルタ６は、
Ｌ＋log2ｎ（ビット）の入力ビット数とすればよい。
【００４７】ここで、上述の第１の実施例に係るＡ／Ｄ
コンバータは、上記図１に示す加算器４において、上記
第１、第２のΔΣモジュレータ２，３からの音声データ
をそのまま加算処理するため、該第１、第２のΔΣモジ
ュレータ２，３において音声信号をデジタル化する際に
生ずる量子化ノイズ等の同相ノイズ成分をも加算するこ
ととなり、音声データも倍加されるが、上記同相ノイズ
成分も倍加されてしまう。
コンバータは、上記図１に示す加算器４において、上記
第１、第２のΔΣモジュレータ２，３からの音声データ
をそのまま加算処理するため、該第１、第２のΔΣモジ
ュレータ２，３において音声信号をデジタル化する際に
生ずる量子化ノイズ等の同相ノイズ成分をも加算するこ
ととなり、音声データも倍加されるが、上記同相ノイズ
成分も倍加されてしまう。
【００４８】なお、上記第２の実施例に係るＡ／Ｄコン
バータも同様の問題を生ずる。
バータも同様の問題を生ずる。
【００４９】このため、第３の実施例に係るＡ／Ｄコン
バータでは、上記同相ノイズ成分を除去して音声データ
のみを加算処理することにより、該音声データのみを倍
加してＳ／Ｎ比の向上を図っている。
バータでは、上記同相ノイズ成分を除去して音声データ
のみを加算処理することにより、該音声データのみを倍
加してＳ／Ｎ比の向上を図っている。
【００５０】すなわち、この第３の実施例に係るＡ／Ｄ
コンバータは、例えば図４に示すように、音声信号入力
端子２１に接続された位相反転手段である音声信号反転
回路２２と、同じく音声信号入力端子２１に接続された
第１のΔΣモジュレータ２３と、上記音声信号反転回路
２２の出力端子に接続された第２のΔΣモジュレータ２
４と、上記第２のΔΣモジュレータ２４の出力端子に接
続された極性反転手段である音声データ反転回路２５
と、上記第１のΔΣモジュレータ２３の出力端子及び上
記音声データ反転回路２５の出力端子に接続された加算
器２６と、上記加算器２６の出力端子に接続された減衰
器２７と、上記減衰器２７の出力端子に接続されたデシ
メーションフィルタ２８と、上記デシメーションフィル
タ２８の出力端子に接続された音声データ出力端子２９
とで構成されている。
コンバータは、例えば図４に示すように、音声信号入力
端子２１に接続された位相反転手段である音声信号反転
回路２２と、同じく音声信号入力端子２１に接続された
第１のΔΣモジュレータ２３と、上記音声信号反転回路
２２の出力端子に接続された第２のΔΣモジュレータ２
４と、上記第２のΔΣモジュレータ２４の出力端子に接
続された極性反転手段である音声データ反転回路２５
と、上記第１のΔΣモジュレータ２３の出力端子及び上
記音声データ反転回路２５の出力端子に接続された加算
器２６と、上記加算器２６の出力端子に接続された減衰
器２７と、上記減衰器２７の出力端子に接続されたデシ
メーションフィルタ２８と、上記デシメーションフィル
タ２８の出力端子に接続された音声データ出力端子２９
とで構成されている。
【００５１】なお、上記音声データ反転回路２５及び加
算器２６で逆極性加算手段を構成している。
算器２６で逆極性加算手段を構成している。
【００５２】次に、このような構成を有する第３の実施
例に係るＡ／Ｄコンバータの動作を説明する。まず、上
記音声信号入力端子２１を介してアナログ信号である音
声信号が第１のΔΣモジュレータ２３及び音声信号反転
回路２４に供給される。
例に係るＡ／Ｄコンバータの動作を説明する。まず、上
記音声信号入力端子２１を介してアナログ信号である音
声信号が第１のΔΣモジュレータ２３及び音声信号反転
回路２４に供給される。
【００５３】上記第１のΔΣモジュレータ２３は、上記
図１に示した第１，第２のΔΣモジュレータ２，３と同
様に上記音声信号をデジタル化して音声データを形成
し、これを加算器２６に供給する。なお、この音声デー
タには、上記音声信号を量子化した際に生じた量子化ノ
イズが含まれている。
図１に示した第１，第２のΔΣモジュレータ２，３と同
様に上記音声信号をデジタル化して音声データを形成
し、これを加算器２６に供給する。なお、この音声デー
タには、上記音声信号を量子化した際に生じた量子化ノ
イズが含まれている。
【００５４】一方、上記音声信号反転回路２２は、上記
音声信号の極性を反転させ、この極性の反転された音声
信号を上記第２のΔΣモジュレータ２４に供給する。上
記第２のΔΣモジュレータ２４は、上記第１のΔΣモジ
ュレータと同様に上記位相の反転された音声信号をデジ
タル化することにより音声データを形成し、これを上記
音声データ反転回路２５に供給する。なお、上記第２の
ΔΣモジュレータ２４では、上記反転された音声信号を
量子化した際に生じた量子化ノイズが含まれている。
音声信号の極性を反転させ、この極性の反転された音声
信号を上記第２のΔΣモジュレータ２４に供給する。上
記第２のΔΣモジュレータ２４は、上記第１のΔΣモジ
ュレータと同様に上記位相の反転された音声信号をデジ
タル化することにより音声データを形成し、これを上記
音声データ反転回路２５に供給する。なお、上記第２の
ΔΣモジュレータ２４では、上記反転された音声信号を
量子化した際に生じた量子化ノイズが含まれている。
【００５５】すなわち、上記第２のΔΣモジュレータ２
４から出力される音声データは、上記第１のΔΣモジュ
レータ２３から出力される音声データに対して位相の反
転された音声データと、該第１のΔΣモジュレータ２３
から出力される音声データに含まれる量子化ノイズに対
して位相が同相の量子化ノイズとが出力されることとな
る。
４から出力される音声データは、上記第１のΔΣモジュ
レータ２３から出力される音声データに対して位相の反
転された音声データと、該第１のΔΣモジュレータ２３
から出力される音声データに含まれる量子化ノイズに対
して位相が同相の量子化ノイズとが出力されることとな
る。
【００５６】上記音声データ反転回路２５は、上記第２
のΔΣモジュレータ２５から供給される音声データの極
性を反転し、これを上記加算器２６に供給する。従っ
て、上記加算器２６には、上記位相の反転された音声信
号をさらに位相を反転することにより上記第１のΔΣモ
ジュレータ２３に供給される音声信号と同相とされた音
声データと、位相が反転された上記量子化ノイズ等が供
給されることとなる。
のΔΣモジュレータ２５から供給される音声データの極
性を反転し、これを上記加算器２６に供給する。従っ
て、上記加算器２６には、上記位相の反転された音声信
号をさらに位相を反転することにより上記第１のΔΣモ
ジュレータ２３に供給される音声信号と同相とされた音
声データと、位相が反転された上記量子化ノイズ等が供
給されることとなる。
【００５７】上記加算器２６は、上記第１のΔΣモジュ
レータ２３からの音声データと、上記音声データ反転回
路２５からの音声データを加算処理して加算データを形
成し、この加算データを減衰器２７に供給する。しか
し、上述のように、上記音声データ反転回路２５から上
記加算器２６に供給される音声データは、上記量子化ノ
イズ成分のみが逆相となっているため、この加算処理に
より該同相のノイズ成分が除去され、純粋な音声データ
のみを倍加して上記減衰器２７に供給することができ
る。
レータ２３からの音声データと、上記音声データ反転回
路２５からの音声データを加算処理して加算データを形
成し、この加算データを減衰器２７に供給する。しか
し、上述のように、上記音声データ反転回路２５から上
記加算器２６に供給される音声データは、上記量子化ノ
イズ成分のみが逆相となっているため、この加算処理に
より該同相のノイズ成分が除去され、純粋な音声データ
のみを倍加して上記減衰器２７に供給することができ
る。
【００５８】上記減衰器２７は、上記加算データのレベ
ルを１／２に減衰して減衰データを形成し、これをデシ
メーションフィルタ２８に供給する。上記デシメーショ
ンフィルタ２８は、上記減衰データを所定のビット数に
変換することにより音声データを形成し、これを音声デ
ータ出力端子２９を介して出力する。
ルを１／２に減衰して減衰データを形成し、これをデシ
メーションフィルタ２８に供給する。上記デシメーショ
ンフィルタ２８は、上記減衰データを所定のビット数に
変換することにより音声データを形成し、これを音声デ
ータ出力端子２９を介して出力する。
【００５９】この第３の実施例に係るＡ／Ｄコンバータ
は、第１，第２のΔΣモジュレータ２３，２４が音声信
号を量子化した際に生じた同相ノイズ成分を上述のよう
に除去することができるため、上記第１の実施例のＡ／
Ｄコンバータの効果に加え、さらにＳ／Ｎ比を向上させ
ることができる。
は、第１，第２のΔΣモジュレータ２３，２４が音声信
号を量子化した際に生じた同相ノイズ成分を上述のよう
に除去することができるため、上記第１の実施例のＡ／
Ｄコンバータの効果に加え、さらにＳ／Ｎ比を向上させ
ることができる。
【００６０】次に、第４の実施例に係るＡ／Ｄコンバー
タの説明をする。上記第３の実施例に係るＡ／Ｄコンバ
ータは、上記第２のΔΣモジュレータ２４からの量子化
ノイズ等を含む音声データを上記音声データ反転回路２
５により極性を反転することにより、同相ノイズ成分を
除去するようにしたが、この第４の実施例に係るＡ／Ｄ
コンバータは、上記音声データ反転回路２５を設けず、
上記加算器２６の代わりに図５に示す減算器３３を設け
た構成となっている。
タの説明をする。上記第３の実施例に係るＡ／Ｄコンバ
ータは、上記第２のΔΣモジュレータ２４からの量子化
ノイズ等を含む音声データを上記音声データ反転回路２
５により極性を反転することにより、同相ノイズ成分を
除去するようにしたが、この第４の実施例に係るＡ／Ｄ
コンバータは、上記音声データ反転回路２５を設けず、
上記加算器２６の代わりに図５に示す減算器３３を設け
た構成となっている。
【００６１】この第４の実施例に係るＡ／Ｄコンバータ
の場合、上記図４に示す第１のΔΣモジュレータ２３か
らの音声データ及び第２のΔΣモジュレータ２４からの
位相の反転された音声信号に対応する音声データが、そ
れぞれ図５に示す入力端子３１，３２を介して減算器３
３に供給される。
の場合、上記図４に示す第１のΔΣモジュレータ２３か
らの音声データ及び第２のΔΣモジュレータ２４からの
位相の反転された音声信号に対応する音声データが、そ
れぞれ図５に示す入力端子３１，３２を介して減算器３
３に供給される。
【００６２】上記減算器３３は、上記第１のΔΣモジュ
レータ２３からの音声データから、上記第２のΔΣモジ
ュレータ２４からの音声データを減算処理し、この減算
データを出力端子３４を介して図４に示す減衰器２７に
供給する。この減衰器２７以降の動作は上述の第１〜第
３の実施例に係るＡ／Ｄコンバータの動作と同様のため
省略する。
レータ２３からの音声データから、上記第２のΔΣモジ
ュレータ２４からの音声データを減算処理し、この減算
データを出力端子３４を介して図４に示す減衰器２７に
供給する。この減衰器２７以降の動作は上述の第１〜第
３の実施例に係るＡ／Ｄコンバータの動作と同様のため
省略する。
【００６３】上記第２のΔΣモジュレータ２４から上記
減算器３３に供給される音声データは、上記図４に示す
音声信号反転回路２２により位相の反転された音声信号
に対応する音声データのため、この音声データを上記減
算器３３において上記第１のΔΣモジュレータ２３から
の音声データから減算処理すると、結果、純粋な音声デ
ータのみを加算処理し、同相ノイズ成分のみを減算処理
することとなる。
減算器３３に供給される音声データは、上記図４に示す
音声信号反転回路２２により位相の反転された音声信号
に対応する音声データのため、この音声データを上記減
算器３３において上記第１のΔΣモジュレータ２３から
の音声データから減算処理すると、結果、純粋な音声デ
ータのみを加算処理し、同相ノイズ成分のみを減算処理
することとなる。
【００６４】このため、この第４の実施例に係るＡ／Ｄ
コンバータも、上記第３の実施例のＡ／Ｄコンバータと
同様に、上記第１の実施例のＡ／Ｄコンバータの効果に
加え、さらにＳ／Ｎ比を向上させることができる。
コンバータも、上記第３の実施例のＡ／Ｄコンバータと
同様に、上記第１の実施例のＡ／Ｄコンバータの効果に
加え、さらにＳ／Ｎ比を向上させることができる。
【００６５】なお、本発明に係る技術的思想は、複数の
ΔΣモジュレータからのデジタルデータを加算処理した
後に、この加算処理したデジタルデータを上記ΔΣモジ
ュレータを設けた数で除算処理してデシメーションフィ
ルタに供給することにより、該デシメーションフィルタ
を設ける個数を１つですむようにするとともに、出力時
における再量子化を省略して再量子化ノイズの発生を抑
えＳ／Ｎ比を向上させるところにある。
ΔΣモジュレータからのデジタルデータを加算処理した
後に、この加算処理したデジタルデータを上記ΔΣモジ
ュレータを設けた数で除算処理してデシメーションフィ
ルタに供給することにより、該デシメーションフィルタ
を設ける個数を１つですむようにするとともに、出力時
における再量子化を省略して再量子化ノイズの発生を抑
えＳ／Ｎ比を向上させるところにある。
【００６６】また、本発明に係る技術的思想は、上記Δ
Σモジュレータから出力されるデジタルデータのノイズ
成分を除去してから上述の加算処理を行うことにより、
電源ノイズ等の同相ノイズ成分を除去し、上記加算処理
の際に同相ノイズ成分が倍化するのを防止してＳ／Ｎ比
を向上させるところにある。このため、上述の実施例で
例示した回路構成はほんの一例であり、この他、上記図
４（又は図５）に示したような同相ノイズを除去する回
路を複数段設け、各段からのデジタルデータを加算処理
してからデシメーションフィルタに供給する等のよう
に、上述の技術的思想を逸脱しない範囲であれば、種々
の変更が可能であることは勿論である。
Σモジュレータから出力されるデジタルデータのノイズ
成分を除去してから上述の加算処理を行うことにより、
電源ノイズ等の同相ノイズ成分を除去し、上記加算処理
の際に同相ノイズ成分が倍化するのを防止してＳ／Ｎ比
を向上させるところにある。このため、上述の実施例で
例示した回路構成はほんの一例であり、この他、上記図
４（又は図５）に示したような同相ノイズを除去する回
路を複数段設け、各段からのデジタルデータを加算処理
してからデシメーションフィルタに供給する等のよう
に、上述の技術的思想を逸脱しない範囲であれば、種々
の変更が可能であることは勿論である。
【００６７】
【発明の効果】本発明に係るＡ／Ｄコンバータは、複数
のΔΣモジュレータからのデジタルデータを上記加算手
段において加算処理してから上記デシメーションフィル
タに供給する構成のため、複数のΔΣモジュレータ毎に
デシメーションフィルタを設ける必要がなく、部品点数
の削減及び回路構成の簡略化を図ることができ、ローコ
スト化を達成することができる。
のΔΣモジュレータからのデジタルデータを上記加算手
段において加算処理してから上記デシメーションフィル
タに供給する構成のため、複数のΔΣモジュレータ毎に
デシメーションフィルタを設ける必要がなく、部品点数
の削減及び回路構成の簡略化を図ることができ、ローコ
スト化を達成することができる。
【００６８】また、上記デシメーションフィルタの出力
ビット数は、上記減衰手段の出力ビット数よりも大き
く、上記加算処理によりデジタルデータに桁上がりが生
じても再量子化してビット数の調整をする必要がないた
め、該再量子化による量子化ノイズを生ずることがな
く、出力するデジタルデータのＳ／Ｎ比を３×log2ｎ
（dB）向上させることができる。
ビット数は、上記減衰手段の出力ビット数よりも大き
く、上記加算処理によりデジタルデータに桁上がりが生
じても再量子化してビット数の調整をする必要がないた
め、該再量子化による量子化ノイズを生ずることがな
く、出力するデジタルデータのＳ／Ｎ比を３×log2ｎ
（dB）向上させることができる。
【００６９】また、本発明に係るＡ／Ｄコンバータは、
上記複数のΔΣモジュレータとして、第１のΔΣモジュ
レータ及び第２のΔΣモジュレータの計２個のΔΣモジ
ュレータを設けることにより、出力するデジタルデータ
のＳ／Ｎ比を理論どおり例えば３dB向上させることがで
き、また、部品点数の削減及び回路構成の簡略化を図る
ことができ、ローコスト化を達成することができる。
上記複数のΔΣモジュレータとして、第１のΔΣモジュ
レータ及び第２のΔΣモジュレータの計２個のΔΣモジ
ュレータを設けることにより、出力するデジタルデータ
のＳ／Ｎ比を理論どおり例えば３dB向上させることがで
き、また、部品点数の削減及び回路構成の簡略化を図る
ことができ、ローコスト化を達成することができる。
【００７０】また、本発明に係るＡ／Ｄコンバータは、
逆極性加算手段により、第１，第２のΔΣモジュレータ
からのデジタルデータ中に存在する同相ノイズ成分を除
去するとともに、該ノイズ成分を除去したデジタルデー
タを加算処理し、このノイズ除去を行った逆極性加算デ
ータを減衰手段で減衰してデシメーションフィルタで所
定のビット数のデジタルデータとする構成のため、上述
の効果と同様の効果を得られるうえ、電源ノイズ等の同
相ノイズ成分を除去して上記各ΔΣモジュレータからの
デジタルデータのみを加算することができるため、より
Ｓ／Ｎ比を向上させることができる。
逆極性加算手段により、第１，第２のΔΣモジュレータ
からのデジタルデータ中に存在する同相ノイズ成分を除
去するとともに、該ノイズ成分を除去したデジタルデー
タを加算処理し、このノイズ除去を行った逆極性加算デ
ータを減衰手段で減衰してデシメーションフィルタで所
定のビット数のデジタルデータとする構成のため、上述
の効果と同様の効果を得られるうえ、電源ノイズ等の同
相ノイズ成分を除去して上記各ΔΣモジュレータからの
デジタルデータのみを加算することができるため、より
Ｓ／Ｎ比を向上させることができる。
【００７１】また、本発明に係るＡ／Ｄコンバータは、
上記逆極性加算手段において、位相反転手段が上記アナ
ログ信号の位相を反転して上記第２のΔΣモジュレータ
に供給し、極性反転手段が、上記第２のΔΣモジュレー
タから供給されたデジタルデータの極性を反転して出力
する。そして、加算手段が、上記第１のΔΣモジュレー
タからのデジタルデータと上記第２の極性反転手段から
のデジタルデータとを加算処理して上記逆極性加算デー
タを形成することにより、Ｓ／Ｎ比をより向上させるこ
とができる等、上述と同様の効果を得ることができる。
上記逆極性加算手段において、位相反転手段が上記アナ
ログ信号の位相を反転して上記第２のΔΣモジュレータ
に供給し、極性反転手段が、上記第２のΔΣモジュレー
タから供給されたデジタルデータの極性を反転して出力
する。そして、加算手段が、上記第１のΔΣモジュレー
タからのデジタルデータと上記第２の極性反転手段から
のデジタルデータとを加算処理して上記逆極性加算デー
タを形成することにより、Ｓ／Ｎ比をより向上させるこ
とができる等、上述と同様の効果を得ることができる。
【００７２】また、本発明に係るＡ／Ｄコンバータは、
上記逆極性加算手段において、減算手段が、上記第１の
ΔΣモジュレータから出力されるデジタルデータから、
上記第２のΔΣモジュレータから供給されるデジタルデ
ータを減算処理して上記逆極性加算データを形成するこ
とにより、Ｓ／Ｎ比をより向上させることができる等、
上述と同様の効果を得ることができる。
上記逆極性加算手段において、減算手段が、上記第１の
ΔΣモジュレータから出力されるデジタルデータから、
上記第２のΔΣモジュレータから供給されるデジタルデ
ータを減算処理して上記逆極性加算データを形成するこ
とにより、Ｓ／Ｎ比をより向上させることができる等、
上述と同様の効果を得ることができる。
【図１】本発明に係るＡ／Ｄコンバータの第１の実施例
のブロック図である。
のブロック図である。
【図２】上記第１の実施例のＡ／Ｄコンバータに設けら
れているΔΣモジュレータの具体的な回路構成を説明す
るためのブロック図である。
れているΔΣモジュレータの具体的な回路構成を説明す
るためのブロック図である。
【図３】本発明に係るＡ／Ｄコンバータの第２の実施例
のブロック図である。
のブロック図である。
【図４】本発明に係るＡ／Ｄコンバータの第３の実施例
のブロック図である。
のブロック図である。
【図５】本発明に係るＡ／Ｄコンバータの第４の実施例
の要部を示すブロック図である。
の要部を示すブロック図である。
【図６】従来のＡ／Ｄコンバータのブロック図である。
１，２１・・・・・・・・・・・・・音声信号入力端子 ２，２３・・・・・・・・・・・・・第１のΔΣモジュ
レータ ３，２４・・・・・・・・・・・・・第２のΔΣモジュ
レータ ４，２６・・・・・・・・・・・・・加算器 ５，２７・・・・・・・・・・・・・減衰器 ６，２８・・・・・・・・・・・・・デシメーションフ
ィルタ ７，２９・・・・・・・・・・・・・音声データ出力端
子 １２・・・・・・・・・・・・・・・減算器 １３・・・・・・・・・・・・・・・アナログフィルタ １４・・・・・・・・・・・・・・・Ｌビット量子化器 １５・・・・・・・・・・・・・・・ＬビットＤ／Ａ変
換器 １６・・・・・・・・・・・・・・・サンプリングクロ
ック発生回路 ２２・・・・・・・・・・・・・・・音声信号反転回路 ２５・・・・・・・・・・・・・・・音声データ反転回
路 ３３・・・・・・・・・・・・・・・減算器 ４１〜４４・・・・・・・・・・・・第１〜第ｎのΔΣ
モジュレータ
レータ ３，２４・・・・・・・・・・・・・第２のΔΣモジュ
レータ ４，２６・・・・・・・・・・・・・加算器 ５，２７・・・・・・・・・・・・・減衰器 ６，２８・・・・・・・・・・・・・デシメーションフ
ィルタ ７，２９・・・・・・・・・・・・・音声データ出力端
子 １２・・・・・・・・・・・・・・・減算器 １３・・・・・・・・・・・・・・・アナログフィルタ １４・・・・・・・・・・・・・・・Ｌビット量子化器 １５・・・・・・・・・・・・・・・ＬビットＤ／Ａ変
換器 １６・・・・・・・・・・・・・・・サンプリングクロ
ック発生回路 ２２・・・・・・・・・・・・・・・音声信号反転回路 ２５・・・・・・・・・・・・・・・音声データ反転回
路 ３３・・・・・・・・・・・・・・・減算器 ４１〜４４・・・・・・・・・・・・第１〜第ｎのΔΣ
モジュレータ
Claims (7)
- 【請求項１】 外部からアナログ信号を供給され、上記
供給されたアナログ信号をそれぞれデジタルデータに変
換して出力する複数のΔΣモジュレータと、 上記複数のΔΣモジュレータからそれぞれ供給される複
数のデジタルデータを加算処理することにより加算デー
タを形成して出力する加算手段と、 上記加算手段からの加算データを上記ΔΣモジュレータ
の設けられた数で除算処理することにより除算データを
形成して出力する減衰手段と、 上記減衰手段からの除算データを、該除算データのビッ
ト数よりも大きな所定のビット数のデジタルデータに変
換して出力するデシメーションフィルタとを有すること
を特徴とするアナログ／デジタルコンバータ。 - 【請求項２】 上記複数のΔΣモジュレータとして、第
１のΔΣモジュレータ及び第２のΔΣモジュレータの計
２個のΔΣモジュレータを有することを特徴とする請求
項１記載のアナログ／デジタルコンバータ。 - 【請求項３】 外部からアナログ信号を供給され、上記
供給されたアナログ信号をそれぞれデジタルデータに変
換して出力するｎ個（ｎは自然数）の第１の組のΔΣモ
ジュレータと、 上記供給されたアナログ信号の位相を反転して出力する
位相反転手段と、 上記位相反転手段からの位相の反転されたアナログ信号
をそれぞれデジタルデータに変換して出力するｎ個の第
２の組のΔΣモジュレータと、 上記第２の組のΔΣモジュレータからの位相の反転され
たアナログ信号に対応するそれぞれのデジタルデータの
極性を反転して上記第１の組のΔΣモジュレータからの
デジタルデータと加算処理することにより逆極性加算デ
ータを形成して出力する逆極性加算手段と、 上記逆極性加算手段からの逆極性加算データを１／２ｎ
倍に除算処理することにより除算データを形成して出力
する減衰手段と、 上記減衰手段からの除算データを、該除算データのビッ
ト数よりも大きな所定のビット数のデジタルデータに変
換して出力するデシメーションフィルタとを有すること
を特徴とするアナログ／デジタルコンバータ。 - 【請求項４】 上記ｎは１であることを特徴とする請求
項３記載のアナログ／デジタルコンバータ。 - 【請求項５】 上記逆極性加算手段は、 上記第２の組のΔΣモジュレータから出力された上記位
相の反転されたアナログ信号に対応するそれぞれのデジ
タルデータの極性を反転して出力する極性反転手段と、 上記第１の組のΔΣモジュレータからのデジタルデータ
と上記ｎ個の極性反転手段からのデジタルデータとを加
算処理して出力する加算手段とで構成されることを特徴
とする請求項３記載のアナログ／デジタルコンバータ。 - 【請求項６】 上記ｎは１であることを特徴とする請求
項５記載のアナログ／デジタルコンバータ。 - 【請求項７】 上記逆極性加算手段は、 上記第１の組のΔΣモジュレータから出力されるそれぞ
れのデジタルデータから、上記第２の組のΔΣモジュレ
ータから出力される上記位相の反転されたアナログ信号
に対応するそれぞれのデジタルデータを減算処理する減
算手段で構成されることを特徴とする請求項３又は請求
項１記載のアナログ／デジタルコンバータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04238238A JP3104108B2 (ja) | 1992-09-07 | 1992-09-07 | アナログ／デジタルコンバータ |
| TW082106750A TW226503B (ja) | 1992-09-07 | 1993-08-19 | |
| KR1019930017055A KR100279078B1 (ko) | 1992-09-07 | 1993-08-30 | 아날로그/디지탈컨버터 |
| US08/116,590 US5363101A (en) | 1992-09-07 | 1993-09-07 | Analog to digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04238238A JP3104108B2 (ja) | 1992-09-07 | 1992-09-07 | アナログ／デジタルコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685682A JPH0685682A (ja) | 1994-03-25 |
| JP3104108B2 true JP3104108B2 (ja) | 2000-10-30 |
Family
ID=17027203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04238238A Expired - Fee Related JP3104108B2 (ja) | 1992-09-07 | 1992-09-07 | アナログ／デジタルコンバータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5363101A (ja) |
| JP (1) | JP3104108B2 (ja) |
| KR (1) | KR100279078B1 (ja) |
| TW (1) | TW226503B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03106102U (ja) * | 1990-02-19 | 1991-11-01 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CH689471A5 (de) * | 1994-05-05 | 1999-04-30 | Landis & Gyr Tech Innovat | Anordnung zum Summieren von Produkten zweier gleichen oder unterschiedlichen Signale. |
| US5801652A (en) * | 1994-07-08 | 1998-09-01 | Cirrus Logic, Inc. | Pattern dependent noise reduction in a digital processing circuit utilizing image circuitry |
| US5719572A (en) * | 1994-07-08 | 1998-02-17 | Cirrus Logic, Inc. | Digital signal processor with reduced pattern dependent noise |
| JP3341566B2 (ja) * | 1996-02-15 | 2002-11-05 | ソニー株式会社 | 信号伝送方法及び装置、並びに信号再生方法及び装置 |
| JP3371681B2 (ja) * | 1996-04-23 | 2003-01-27 | ソニー株式会社 | 信号処理装置 |
| US5923273A (en) * | 1996-11-18 | 1999-07-13 | Crystal Semiconductor Corporation | Reduced power FIR filter |
| GB2321143B (en) * | 1997-01-10 | 2001-03-28 | Phoenix Vlsi Consultants | Delta sigma analog-to-digital converter |
| US6075820A (en) * | 1997-05-28 | 2000-06-13 | Lucent Technologies Inc. | Sampling receiver with multi-branch sigma-delta modulators and digital channel mismatch correction |
| US6292121B1 (en) | 1998-01-09 | 2001-09-18 | Lecroy Corporation | Delta sigma-analog-to-digital converter |
| US6154161A (en) * | 1998-10-07 | 2000-11-28 | Atmel Corporation | Integrated audio mixer |
| US6456215B1 (en) | 2000-11-29 | 2002-09-24 | Raytheon Company | Method and system for quantizing an input signal |
| US6441767B1 (en) | 2000-11-29 | 2002-08-27 | Raytheon Company | Method and system for adjusting a threshold control in an analog-to-digital converter |
| US6614373B1 (en) * | 2000-11-29 | 2003-09-02 | Raytheon Company | Method and system for sampling a signal using analog-to-digital converters |
| US6429797B1 (en) | 2001-07-05 | 2002-08-06 | International Business Machines Corporation | Decimation filter for a bandpass delta-sigma ADC |
| US6683550B2 (en) * | 2001-12-14 | 2004-01-27 | Teradyne, Inc. | High precision, high-speed signal capture |
| EP1365515B1 (en) * | 2002-05-22 | 2006-10-18 | Freescale Semiconductor, Inc. | Analog-to-digital converter arrangement and method |
| US7456766B2 (en) * | 2006-07-19 | 2008-11-25 | Qualcomm Incorporated | Sigma-delta modulation with offset |
| JP5018680B2 (ja) * | 2008-08-01 | 2012-09-05 | 株式会社Ｊｖｃケンウッド | Ａｄ変換装置 |
| JP5609684B2 (ja) * | 2011-02-01 | 2014-10-22 | ソニー株式会社 | Ａｄ変換装置および信号処理システム |
| US9350373B1 (en) * | 2014-12-17 | 2016-05-24 | Mediatek Inc. | Analog-to-digital converter and long-term-evolution advanced device and method for analog-to-digital conversion |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3012887B2 (ja) * | 1989-03-13 | 2000-02-28 | 日本テキサス・インスツルメンツ株式会社 | 信号変換装置 |
| US5196852A (en) * | 1992-02-21 | 1993-03-23 | California Institute Of Technology | Analog-to-digital converter using parallel ΔΣ modulators |
-
1992
- 1992-09-07 JP JP04238238A patent/JP3104108B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-19 TW TW082106750A patent/TW226503B/zh active
- 1993-08-30 KR KR1019930017055A patent/KR100279078B1/ko not_active IP Right Cessation
- 1993-09-07 US US08/116,590 patent/US5363101A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03106102U (ja) * | 1990-02-19 | 1991-11-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW226503B (ja) | 1994-07-11 |
| KR940008272A (ko) | 1994-04-29 |
| US5363101A (en) | 1994-11-08 |
| JPH0685682A (ja) | 1994-03-25 |
| KR100279078B1 (ko) | 2001-01-15 |
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Legal Events
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