JPH07249988A - アナログ／デジタルコンバータ - Google Patents
アナログ／デジタルコンバータInfo
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- JPH07249988A JPH07249988A JP6041392A JP4139294A JPH07249988A JP H07249988 A JPH07249988 A JP H07249988A JP 6041392 A JP6041392 A JP 6041392A JP 4139294 A JP4139294 A JP 4139294A JP H07249988 A JPH07249988 A JP H07249988A
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- JP
- Japan
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- data
- modulator
- addition
- modulators
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Abstract
(57)【要約】
【目的】 部品点数の削減、回路規模の縮小化及びロー
コスト化を図ることができるうえ、同相ノイズ成分を除
去し、出力する音声データのＳ／Ｎ比の向上を図ること
ができるＡ／Ｄコンバータの提供する。 【構成】 ΔΣモジュレータ１，２は、外部から供給さ
れたアナログ信号を、それぞれ並列的にデジタルデータ
に変換し、さらに、変調率０．５のデジタルデータを形
成して出力する。加算手段４は、上記ΔΣモジュレータ
１，２から各々供給される各デジタルデータを加算処理
する。デシメーションフィルタ６は、上記加算手段４か
らの加算データを、該加算データのビット数よりも大き
な所定のビット数のデジタルデータに変換して出力す
る。
コスト化を図ることができるうえ、同相ノイズ成分を除
去し、出力する音声データのＳ／Ｎ比の向上を図ること
ができるＡ／Ｄコンバータの提供する。 【構成】 ΔΣモジュレータ１，２は、外部から供給さ
れたアナログ信号を、それぞれ並列的にデジタルデータ
に変換し、さらに、変調率０．５のデジタルデータを形
成して出力する。加算手段４は、上記ΔΣモジュレータ
１，２から各々供給される各デジタルデータを加算処理
する。デシメーションフィルタ６は、上記加算手段４か
らの加算データを、該加算データのビット数よりも大き
な所定のビット数のデジタルデータに変換して出力す
る。
Description
【０００１】
【産業上の利用分野】本発明は、例えばデジタルオーデ
ィオテープレコーダ装置等に用いて好適な、ΔΣモジュ
レータを複数使用したアナログ／デジタルコンバータに
関し、特に、ΔΣモジュレータを複数使用しながら回路
構成の簡略化を図ることができ、また、Ｓ／Ｎ比をも向
上させることができるようなアナログ／デジタルコンバ
ータに関する。
ィオテープレコーダ装置等に用いて好適な、ΔΣモジュ
レータを複数使用したアナログ／デジタルコンバータに
関し、特に、ΔΣモジュレータを複数使用しながら回路
構成の簡略化を図ることができ、また、Ｓ／Ｎ比をも向
上させることができるようなアナログ／デジタルコンバ
ータに関する。
【０００２】
【従来の技術】今日において、例えばＣＤプレーヤ装置
等の外部機器から供給されたアナログの音声信号をデジ
タルデータに変換し、この音声データを磁気テープに記
録再生するデジタルオーディオテープレコーダ装置（Ｄ
ＡＴ）が知られている。このＤＡＴは、上述のようにア
ナログの音声信号をデジタルの音声データに変換して記
録再生するため、音質劣化及び記録再生ノイズ等が少な
いことを特徴としている。
等の外部機器から供給されたアナログの音声信号をデジ
タルデータに変換し、この音声データを磁気テープに記
録再生するデジタルオーディオテープレコーダ装置（Ｄ
ＡＴ）が知られている。このＤＡＴは、上述のようにア
ナログの音声信号をデジタルの音声データに変換して記
録再生するため、音質劣化及び記録再生ノイズ等が少な
いことを特徴としている。
【０００３】ここで、上記ＤＡＴに用いられている従来
のアナログ／デジタルコンバータ（Ａ／Ｄコンバータ）
は、そのＳ／Ｎ比を改善するために、例えば、図７に示
すようにアナログ信号である音声信号がそれぞれ並列的
に供給される第１のΔΣモジュレータ１０１及び第２の
ΔΣモジュレータ１０３と、上記第１のΔΣモジュレー
タ１０１に直列接続された第１のデシメーションフィル
タ１０２と、上記第２のΔΣモジュレータ１０３に直列
接続された第２のデシメーションフィルタ１０４と、上
記第１のデシメーションフィルタ１０２からの出力デー
タ及び上記第２のデシメーションフィルタ１０４からの
出力を加算処理する加算器１０５と、上記加算器からの
音声データを１／２倍に減衰する減衰器１０６と、上記
減衰器１０６からの音声データを再量子化する量子化器
１０７とで構成されている。
のアナログ／デジタルコンバータ（Ａ／Ｄコンバータ）
は、そのＳ／Ｎ比を改善するために、例えば、図７に示
すようにアナログ信号である音声信号がそれぞれ並列的
に供給される第１のΔΣモジュレータ１０１及び第２の
ΔΣモジュレータ１０３と、上記第１のΔΣモジュレー
タ１０１に直列接続された第１のデシメーションフィル
タ１０２と、上記第２のΔΣモジュレータ１０３に直列
接続された第２のデシメーションフィルタ１０４と、上
記第１のデシメーションフィルタ１０２からの出力デー
タ及び上記第２のデシメーションフィルタ１０４からの
出力を加算処理する加算器１０５と、上記加算器からの
音声データを１／２倍に減衰する減衰器１０６と、上記
減衰器１０６からの音声データを再量子化する量子化器
１０７とで構成されている。
【０００４】このようなＡ／Ｄコンバータは、入力端子
１００を介して上記音声信号が上記第１のΔΣモジュレ
ータ１０１及び第２のΔΣモジュレータ１０３にそれぞ
れ供給される。
１００を介して上記音声信号が上記第１のΔΣモジュレ
ータ１０１及び第２のΔΣモジュレータ１０３にそれぞ
れ供給される。
【０００５】上記第１のΔΣモジュレータ１０１は、そ
れぞれ上記音声信号を例えば３．０７２ＭＨｚ（＝４８
ＫＨｚ×６４）のサンプリングクロックでサンプリング
し量子化することにより、上記音声信号を１ビットの音
声データとし、これを上記第１のデシメーションフィル
タ１０２に供給する。また、第２のΔΣモジュレータ１
０３も同じようにして上記１ビットの音声データを形成
し、これを上記第２のデシメーションフィルタ１０４に
供給する。
れぞれ上記音声信号を例えば３．０７２ＭＨｚ（＝４８
ＫＨｚ×６４）のサンプリングクロックでサンプリング
し量子化することにより、上記音声信号を１ビットの音
声データとし、これを上記第１のデシメーションフィル
タ１０２に供給する。また、第２のΔΣモジュレータ１
０３も同じようにして上記１ビットの音声データを形成
し、これを上記第２のデシメーションフィルタ１０４に
供給する。
【０００６】なお、上記各ΔΣモジュレータ１０１，１
０３は、上記量子化の際に生ずる量子化誤差をアナログ
化し、これを上記入力端子１００を介して供給される音
声信号から減算処理することにより、該量子化誤差分を
除去するようにしている。
０３は、上記量子化の際に生ずる量子化誤差をアナログ
化し、これを上記入力端子１００を介して供給される音
声信号から減算処理することにより、該量子化誤差分を
除去するようにしている。
【０００７】上記第１のデシメーションフィルタ１０２
は、上記１ビットの音声データからΔΣ変調により発生
した高域ノイズと、上記音声信号に混入した高域ノイズ
を除去するとともに、該１ビットの音声データを１６ビ
ット，４８ＫＨｚの音声データに変換し、これを加算器
１０５に供給する。また、上記第２のデシメーションフ
ィルタ１０４も同じように上記１ビットの音声データを
１６ビット，４８ＫＨｚの音声データに変換し、これを
加算器１０５に供給する。
は、上記１ビットの音声データからΔΣ変調により発生
した高域ノイズと、上記音声信号に混入した高域ノイズ
を除去するとともに、該１ビットの音声データを１６ビ
ット，４８ＫＨｚの音声データに変換し、これを加算器
１０５に供給する。また、上記第２のデシメーションフ
ィルタ１０４も同じように上記１ビットの音声データを
１６ビット，４８ＫＨｚの音声データに変換し、これを
加算器１０５に供給する。
【０００８】上記加算器１０５は、上記第１のデシメー
ションフィルタ１０２から供給される上記１６ビット，
４８ＫＨｚの音声データと、上記第２のデシメーション
フィルタ１０４から供給される上記１６ビット，４８Ｋ
Ｈｚの音声データとを加算処理し、この加算処理した音
声データを減衰器１０６に供給する。
ションフィルタ１０２から供給される上記１６ビット，
４８ＫＨｚの音声データと、上記第２のデシメーション
フィルタ１０４から供給される上記１６ビット，４８Ｋ
Ｈｚの音声データとを加算処理し、この加算処理した音
声データを減衰器１０６に供給する。
【０００９】ここで、上記加算器１０５において、上記
第１，第２のデシメーションフィルタ１０２，１０３か
らの、例えばＭビットの音声データを加算処理すると、
上位ビットに１ビットの桁上がりが生じ、該加算器１０
５から出力される音声データは、Ｍ＋１ビットの音声デ
ータとなる。このため、上記加算器１０５からの音声デ
ータは、上記減衰器１０６に供給される。
第１，第２のデシメーションフィルタ１０２，１０３か
らの、例えばＭビットの音声データを加算処理すると、
上位ビットに１ビットの桁上がりが生じ、該加算器１０
５から出力される音声データは、Ｍ＋１ビットの音声デ
ータとなる。このため、上記加算器１０５からの音声デ
ータは、上記減衰器１０６に供給される。
【００１０】上記減衰器１０６は、上記音声データを１
／２倍する除算処理を行い、この除算処理を施した音声
データを量子化器１０７に供給する。上記量子化器１０
７は、上記減衰器１０６からの音声データを再量子化す
ることにより、上記桁上がりが生じたＭ＋１ビットの音
声データを、元のＭビットの音声データとし、これを出
力端子１０８を介して出力する。
／２倍する除算処理を行い、この除算処理を施した音声
データを量子化器１０７に供給する。上記量子化器１０
７は、上記減衰器１０６からの音声データを再量子化す
ることにより、上記桁上がりが生じたＭ＋１ビットの音
声データを、元のＭビットの音声データとし、これを出
力端子１０８を介して出力する。
【００１１】このようなＡ／Ｄコンバータは、上記第
１，第２のΔΣモジュレータ１０１，１０３からの音声
データを上記加算器１０５で加算処理しているため、原
理的には、上記出力端子１０８から出力される音声デー
タのＳ／Ｎ比を３db向上させることができる。
１，第２のΔΣモジュレータ１０１，１０３からの音声
データを上記加算器１０５で加算処理しているため、原
理的には、上記出力端子１０８から出力される音声デー
タのＳ／Ｎ比を３db向上させることができる。
【００１２】
【発明が解決しようとする課題】しかし、上述の従来の
Ａ／Ｄコンバータは、原理的には上記音声データのＳ／
Ｎ比を３db向上させることができるのであるが、上記加
算器１０５において上記２つの音声データを加算処理す
る際に、同相ノイズ成分をも加算処理してしまい同相ノ
イズ成分が倍加してしまっていた。
Ａ／Ｄコンバータは、原理的には上記音声データのＳ／
Ｎ比を３db向上させることができるのであるが、上記加
算器１０５において上記２つの音声データを加算処理す
る際に、同相ノイズ成分をも加算処理してしまい同相ノ
イズ成分が倍加してしまっていた。
【００１３】また、上記加算処理により生じた桁上がり
を補正するために、上記量子化器１０７において再量子
化を行っているため、再量子化ノイズが発生してしま
い、上記音声データのＳ／Ｎ比を３db向上できるはず
が、実際には、１．７６db劣化してしまっていた。この
ため、上記２つのΔΣモジュレータ１０１，１０３を設
けて上記加算処理を行う意味が薄れてしまっていた。
を補正するために、上記量子化器１０７において再量子
化を行っているため、再量子化ノイズが発生してしま
い、上記音声データのＳ／Ｎ比を３db向上できるはず
が、実際には、１．７６db劣化してしまっていた。この
ため、上記２つのΔΣモジュレータ１０１，１０３を設
けて上記加算処理を行う意味が薄れてしまっていた。
【００１４】また、上記各ΔΣモジュレータを１０１，
１０３毎に、それぞれデシメーションフィルタを設ける
必要があった。このため、部品点数が多く、回路規模が
大きくなるうえ、コスト高となっていた。
１０３毎に、それぞれデシメーションフィルタを設ける
必要があった。このため、部品点数が多く、回路規模が
大きくなるうえ、コスト高となっていた。
【００１５】本発明は、上述のような問題点に鑑みてな
されたものであり、部品点数の削減、回路規模の縮小化
及びローコスト化を図ることができるうえ、同相ノイズ
成分を除去し、出力する音声データのＳ／Ｎ比の向上を
図ることができるＡ／Ｄコンバータの提供を目的とす
る。
されたものであり、部品点数の削減、回路規模の縮小化
及びローコスト化を図ることができるうえ、同相ノイズ
成分を除去し、出力する音声データのＳ／Ｎ比の向上を
図ることができるＡ／Ｄコンバータの提供を目的とす
る。
【００１６】
【課題を解決するための手段】本発明に係るＡ／Ｄコン
バータは、外部から供給されたアナログ信号を、それぞ
れ並列的にデジタルデータに変換して出力する２個のΔ
Σモジュレータと、上記各ΔΣモジュレータから供給さ
れる各デジタルデータを加算処理することにより加算デ
ータを形成して出力する加算手段と、上記加算手段から
の加算データを、該加算データのビット数よりも大きな
所定のビット数のデジタルデータに変換して出力するデ
シメーションフィルタとを有し、上記各ΔΣモジュレー
タは各々０．５の変調率を持つことを特徴とする。
バータは、外部から供給されたアナログ信号を、それぞ
れ並列的にデジタルデータに変換して出力する２個のΔ
Σモジュレータと、上記各ΔΣモジュレータから供給さ
れる各デジタルデータを加算処理することにより加算デ
ータを形成して出力する加算手段と、上記加算手段から
の加算データを、該加算データのビット数よりも大きな
所定のビット数のデジタルデータに変換して出力するデ
シメーションフィルタとを有し、上記各ΔΣモジュレー
タは各々０．５の変調率を持つことを特徴とする。
【００１７】また、本発明に係るＡ／Ｄコンバータは、
外部から供給されたアナログ信号を、それぞれ並列的に
デジタルデータに変換して出力する第１のΔΣモジュレ
ータ及び信号反転機能を有する第２のΔΣモジュレータ
と、上記第１及び第２のΔΣモジュレータから供給され
る各デジタルデータを減算処理することにより減算デー
タを形成して出力する減算手段と、上記減算手段からの
減算データを該減算データのビット数よりも大きな所定
のビット数のデジタルデータに変換して出力するデシメ
ーションフィルタを有し、上記各ΔΣモジュレータは各
０．５の変調率を持つことを特徴とする。
外部から供給されたアナログ信号を、それぞれ並列的に
デジタルデータに変換して出力する第１のΔΣモジュレ
ータ及び信号反転機能を有する第２のΔΣモジュレータ
と、上記第１及び第２のΔΣモジュレータから供給され
る各デジタルデータを減算処理することにより減算デー
タを形成して出力する減算手段と、上記減算手段からの
減算データを該減算データのビット数よりも大きな所定
のビット数のデジタルデータに変換して出力するデシメ
ーションフィルタを有し、上記各ΔΣモジュレータは各
０．５の変調率を持つことを特徴とする。
【００１８】また、本発明に係るＡ／Ｄコンバータは、
外部から供給されたアナログ信号をそれぞれ並列的にデ
ジタルデータに変換して出力する複数個のΔΣモジュレ
ータ及び信号反転機能を有する複数個のΔΣモジュレー
タと、上記各ΔΣモジュレータから供給される各デジタ
ルデータを加減算処理することにより加減算データを形
成して出力する加減算手段と、上記加減算手段からの加
減算データを該加減算データのビット数よりも大きな所
定数のビット数のデジタルデータに変換して出力するデ
シメーションフィルタを有し、上記各ΔΣモジュレータ
はそれぞれ任意の変調率を持つことを特徴とする。
外部から供給されたアナログ信号をそれぞれ並列的にデ
ジタルデータに変換して出力する複数個のΔΣモジュレ
ータ及び信号反転機能を有する複数個のΔΣモジュレー
タと、上記各ΔΣモジュレータから供給される各デジタ
ルデータを加減算処理することにより加減算データを形
成して出力する加減算手段と、上記加減算手段からの加
減算データを該加減算データのビット数よりも大きな所
定数のビット数のデジタルデータに変換して出力するデ
シメーションフィルタを有し、上記各ΔΣモジュレータ
はそれぞれ任意の変調率を持つことを特徴とする。
【００１９】
【作用】本発明に係るＡ／Ｄコンバータでは、２個のΔ
Σモジュレータは、外部から供給されたアナログ信号
を、それぞれ並列的にデジタルデータに変換し、さら
に、変調率０．５のデジタルデータを形成して出力す
る。加算手段は、上記各ΔΣモジュレータから供給され
る各デジタルデータを加算処理する。デシメーションフ
ィルタは、上記加算手段からの加算データを、該加算デ
ータのビット数よりも大きな所定のビット数のデジタル
データに変換して出力する。
Σモジュレータは、外部から供給されたアナログ信号
を、それぞれ並列的にデジタルデータに変換し、さら
に、変調率０．５のデジタルデータを形成して出力す
る。加算手段は、上記各ΔΣモジュレータから供給され
る各デジタルデータを加算処理する。デシメーションフ
ィルタは、上記加算手段からの加算データを、該加算デ
ータのビット数よりも大きな所定のビット数のデジタル
データに変換して出力する。
【００２０】また、本発明に係るＡ／Ｄコンバータで
は、第１のΔΣモジュレータ及び信号反転機能を有する
第２のΔΣモジュレータは、外部から供給されたアナロ
グ信号を、それぞれ並列的にデジタルデータに変換し、
さらに、変調率０．５のデジタルデータを形成して出力
する。減算手段は、上記第１及び第２のΔΣモジュレー
タから供給される各デジタルデータを減算処理すること
により減算データを形成して出力する。デシメーション
フィルタは、上記減算手段からの減算データを該減算デ
ータのビット数よりも大きな所定のビット数のデジタル
データに変換して出力する。
は、第１のΔΣモジュレータ及び信号反転機能を有する
第２のΔΣモジュレータは、外部から供給されたアナロ
グ信号を、それぞれ並列的にデジタルデータに変換し、
さらに、変調率０．５のデジタルデータを形成して出力
する。減算手段は、上記第１及び第２のΔΣモジュレー
タから供給される各デジタルデータを減算処理すること
により減算データを形成して出力する。デシメーション
フィルタは、上記減算手段からの減算データを該減算デ
ータのビット数よりも大きな所定のビット数のデジタル
データに変換して出力する。
【００２１】また、本発明に係るＡ／Ｄコンバータで
は、複数個のΔΣモジュレータ及び信号反転機能を有す
る複数個のΔΣモジュレータは、外部から供給されたア
ナログ信号をそれぞれ並列的にデジタルデータに変換
し、さらに、任意の変調率のデジタルデータを形成して
出力する。加減算手段は、上記各ΔΣモジュレータから
供給される各デジタルデータを加減算処理することによ
り加減算データを形成して出力する。デシメーションフ
ィルタは、上記加減算手段からの加減算データを該加減
算データのビット数よりも大きな所定数のビット数のデ
ジタルデータに変換して出力する。
は、複数個のΔΣモジュレータ及び信号反転機能を有す
る複数個のΔΣモジュレータは、外部から供給されたア
ナログ信号をそれぞれ並列的にデジタルデータに変換
し、さらに、任意の変調率のデジタルデータを形成して
出力する。加減算手段は、上記各ΔΣモジュレータから
供給される各デジタルデータを加減算処理することによ
り加減算データを形成して出力する。デシメーションフ
ィルタは、上記加減算手段からの加減算データを該加減
算データのビット数よりも大きな所定数のビット数のデ
ジタルデータに変換して出力する。
【００２２】
【実施例】以下、本発明に係るアナログ／デジタルコン
バータの好ましい実施例について図面を参照しながら説
明する。
バータの好ましい実施例について図面を参照しながら説
明する。
【００２３】まず、第１の実施例に係るアナログ／デジ
タル（以下、Ａ／Ｄと言う。）コンバータは、例えば図
１に示すように、音声信号等のアナログ信号が供給され
る音声信号入力端子１に接続され、０．５の変調率を持
った第１，第２のΔΣモジュレータ２，３と、上記第
１，第２のΔΣモジュレータ２，３の各出力端子に接続
された加算手段である加算器４と、上記加算器５の出力
端子に接続されたデシメーションフィルタ６と、上記デ
シメーションフィルタ６の出力端子に接続された音声デ
ータ出力端子７とから構成されている。
タル（以下、Ａ／Ｄと言う。）コンバータは、例えば図
１に示すように、音声信号等のアナログ信号が供給され
る音声信号入力端子１に接続され、０．５の変調率を持
った第１，第２のΔΣモジュレータ２，３と、上記第
１，第２のΔΣモジュレータ２，３の各出力端子に接続
された加算手段である加算器４と、上記加算器５の出力
端子に接続されたデシメーションフィルタ６と、上記デ
シメーションフィルタ６の出力端子に接続された音声デ
ータ出力端子７とから構成されている。
【００２４】上記第１，第２のΔΣモジュレータ２，３
は、例えば図２に示すように上記音声信号が供給される
入力端子１１に接続された減算器１２と、上記減算器１
２の出力端子に接続されたアナログフィルタ１３と、上
記アナログフィルタ１３の出力端子に接続されたＬビッ
ト量子化器１４（Ｌは自然数）と、上記Ｌビット量子化
器のサンプリングクロック入力端子に接続されたサンプ
リングクロック発生回路１６と、上記Ｌビット量子化器
１４の出力端子に接続された音声データ出力端子１７
と、同じく上記Ｌビット量子化器１４の出力端子に接続
されたＬビットデジタル／アナログ（以下、Ｄ／Ａと言
う。）変換器１５とから構成されている。なお、上記Ｌ
ビットＤ／Ａ変換器１５の出力端子は、上記減算器１２
に接続されている。また、上記第１，第２のΔΣモジュ
レータ２，３は、０．５の変調率を持っており、入力さ
れたデータを変調率０．５のデータとして出力するもの
である。
は、例えば図２に示すように上記音声信号が供給される
入力端子１１に接続された減算器１２と、上記減算器１
２の出力端子に接続されたアナログフィルタ１３と、上
記アナログフィルタ１３の出力端子に接続されたＬビッ
ト量子化器１４（Ｌは自然数）と、上記Ｌビット量子化
器のサンプリングクロック入力端子に接続されたサンプ
リングクロック発生回路１６と、上記Ｌビット量子化器
１４の出力端子に接続された音声データ出力端子１７
と、同じく上記Ｌビット量子化器１４の出力端子に接続
されたＬビットデジタル／アナログ（以下、Ｄ／Ａと言
う。）変換器１５とから構成されている。なお、上記Ｌ
ビットＤ／Ａ変換器１５の出力端子は、上記減算器１２
に接続されている。また、上記第１，第２のΔΣモジュ
レータ２，３は、０．５の変調率を持っており、入力さ
れたデータを変調率０．５のデータとして出力するもの
である。
【００２５】次に、このような構成を有する第１の実施
例に係るＡ／Ｄコンバータの動作を説明する。まず、上
記音声信号入力端子１を介してアナログの音声信号が第
１，第２のΔΣモジュレータ２，３にそれぞれ供給され
る。
例に係るＡ／Ｄコンバータの動作を説明する。まず、上
記音声信号入力端子１を介してアナログの音声信号が第
１，第２のΔΣモジュレータ２，３にそれぞれ供給され
る。
【００２６】上記第１，第２のΔΣモジュレータ２，３
は、上記音声信号をデジタルデータである音声データに
変換する。さらに、上記第１，第２のΔΣモジュレータ
２，３は、デジタルデータに変換した音声データを１／
２のレベルに変調し、これを上記音声データを加算器４
にそれぞれ供給する。
は、上記音声信号をデジタルデータである音声データに
変換する。さらに、上記第１，第２のΔΣモジュレータ
２，３は、デジタルデータに変換した音声データを１／
２のレベルに変調し、これを上記音声データを加算器４
にそれぞれ供給する。
【００２７】具体的には、上記音声信号は、図２に示す
入力端子１１を介して減算器１２に供給される。この減
算器１２には、後述する量子化誤差分をアナログ化した
量子化誤差信号が帰還されており、該減算器１２は、上
記入力端子１１を介して供給された音声信号から上記量
子化誤差信号を減算処理し、この減算信号をアナログフ
ィルタ１３に供給する。
入力端子１１を介して減算器１２に供給される。この減
算器１２には、後述する量子化誤差分をアナログ化した
量子化誤差信号が帰還されており、該減算器１２は、上
記入力端子１１を介して供給された音声信号から上記量
子化誤差信号を減算処理し、この減算信号をアナログフ
ィルタ１３に供給する。
【００２８】上記アナログフィルタ１３は、上記減算信
号に、ノイズ成分を除去する等の処理を施し、これをＬ
ビット量子化器１４に供給する。
号に、ノイズ成分を除去する等の処理を施し、これをＬ
ビット量子化器１４に供給する。
【００２９】上記Ｌビット量子化器１４は、上記アナロ
グフィルタ１３を介した減算信号をサンプリングクロッ
ク１６によりサンプリングし量子化することにより、例
えばＬビットのデジタルデータである音声データを形成
し、これをＬビットＤ／Ａ変換器１５に供給するととも
に、出力端子１７を介して、変調率０．５の音声信号と
して図１に示す加算器４に供給する。
グフィルタ１３を介した減算信号をサンプリングクロッ
ク１６によりサンプリングし量子化することにより、例
えばＬビットのデジタルデータである音声データを形成
し、これをＬビットＤ／Ａ変換器１５に供給するととも
に、出力端子１７を介して、変調率０．５の音声信号と
して図１に示す加算器４に供給する。
【００３０】上記ＬビットＤ／Ａ変換器１５は、上記Ｌ
ビット量子化器１４での量子化において発生した量子化
誤差分をアナログ化し量子化誤差信号を形成して上記減
算器１２に供給する。
ビット量子化器１４での量子化において発生した量子化
誤差分をアナログ化し量子化誤差信号を形成して上記減
算器１２に供給する。
【００３１】上記第１，第２のΔΣモジュレータ２，３
は、以後、このような動作を繰り返す。
は、以後、このような動作を繰り返す。
【００３２】次に、上記加算器４は、上記第１のΔΣモ
ジュレータ２から供給される上記Ｌビットの音声データ
と、上記第２のΔΣモジュレータ３から供給される上記
Ｌビットの音声データとを加算処理し、この加算データ
をデシメーションフィルタ６に供給する。上記加算器４
において形成された加算データは、上記第１，第２のΔ
Σモジュレータ２からの変調率が各々０．５の２つの音
声データを加算処理したものであるため、該加算データ
は変調率１の加算データとなってる。
ジュレータ２から供給される上記Ｌビットの音声データ
と、上記第２のΔΣモジュレータ３から供給される上記
Ｌビットの音声データとを加算処理し、この加算データ
をデシメーションフィルタ６に供給する。上記加算器４
において形成された加算データは、上記第１，第２のΔ
Σモジュレータ２からの変調率が各々０．５の２つの音
声データを加算処理したものであるため、該加算データ
は変調率１の加算データとなってる。
【００３３】上記デシメーションフィルタ６は、上記Ｌ
ビットの加算データから、上記Ｌビットの加算データよ
りもビット数の多い、所定ビット数であるＭビット（Ｌ
＜Ｍ）の音声データを形成し、この音声データを出力端
子７を介して出力する。
ビットの加算データから、上記Ｌビットの加算データよ
りもビット数の多い、所定ビット数であるＭビット（Ｌ
＜Ｍ）の音声データを形成し、この音声データを出力端
子７を介して出力する。
【００３４】上記第１，第２のΔΣモジュレータ２，３
からの音声データを上記加算器４で加算処理すると、該
加算器４から出力される加算データがＬ＋１ビットのデ
ータとなる桁上がりを生ずるが、上記デシメーションフ
ィルタの出力ビット数は、桁上がりを生じた上記加算デ
ータよりも多いため、上記加算データを量子化器に供給
して再量子化を行い、所定のビット数としなくとも該所
定のビット数の音声データを出力することができる。
からの音声データを上記加算器４で加算処理すると、該
加算器４から出力される加算データがＬ＋１ビットのデ
ータとなる桁上がりを生ずるが、上記デシメーションフ
ィルタの出力ビット数は、桁上がりを生じた上記加算デ
ータよりも多いため、上記加算データを量子化器に供給
して再量子化を行い、所定のビット数としなくとも該所
定のビット数の音声データを出力することができる。
【００３５】このため、上記再量子化のための量子化器
を省略することができ、再量子化ノイズが発生しないた
め、Ｓ／Ｎ比を例えば理論どおり３db向上させることが
できる。
を省略することができ、再量子化ノイズが発生しないた
め、Ｓ／Ｎ比を例えば理論どおり３db向上させることが
できる。
【００３６】また、上記第１，第２のΔΣモジュレータ
２，３からの音声データを加算器４で加算処理してから
上記デシメーションフィルタ６に供給する構成のため、
ΔΣモジュレータの設けた個数にかかわらずデシメーシ
ョンフィルタを１個設ければよい。このため、ΔΣモジ
ュレータ毎にデシメーションフィルタを設ける必要がな
く、上記再量子化用の量子化器の省略をも含め、部品点
数の削減及び回路構成の簡略化を図ることができ、ロー
コスト化を達成することができる。
２，３からの音声データを加算器４で加算処理してから
上記デシメーションフィルタ６に供給する構成のため、
ΔΣモジュレータの設けた個数にかかわらずデシメーシ
ョンフィルタを１個設ければよい。このため、ΔΣモジ
ュレータ毎にデシメーションフィルタを設ける必要がな
く、上記再量子化用の量子化器の省略をも含め、部品点
数の削減及び回路構成の簡略化を図ることができ、ロー
コスト化を達成することができる。
【００３７】次に、第２の実施例に係るＡ／Ｄコンバー
タについて説明する。
タについて説明する。
【００３８】この第２の実施例に係るＡ／Ｄコンバータ
は、図３に示すように、音声信号入力端子１に音声信号
反転回路２２を接続し、また、上記音声信号反転回路２
２の出力端子に変調率０．５の第２のΔΣモジュレータ
２を接続し、さらに、上記第２のΔΣモジュレータ２４
の出力端子に音声データ反転回路２５を接続し、上記音
声データ反転回路２５の出力端子に加算器４が接続され
た構成となっている。
は、図３に示すように、音声信号入力端子１に音声信号
反転回路２２を接続し、また、上記音声信号反転回路２
２の出力端子に変調率０．５の第２のΔΣモジュレータ
２を接続し、さらに、上記第２のΔΣモジュレータ２４
の出力端子に音声データ反転回路２５を接続し、上記音
声データ反転回路２５の出力端子に加算器４が接続され
た構成となっている。
【００３９】尚、上述の図１に示した第１の実施例に係
るＡ／Ｄコンバータと同様の動作を示す箇所には、同一
の符号を付してその説明を省略する。
るＡ／Ｄコンバータと同様の動作を示す箇所には、同一
の符号を付してその説明を省略する。
【００４０】具体的に、このような構成を有するＡ／Ｄ
コンバータの動作を説明する。まず、上記音声信号入力
端子１を介してアナログ信号である音声信号が第１のΔ
Σモジュレータ２及び音声信号反転回路２２に供給され
る。
コンバータの動作を説明する。まず、上記音声信号入力
端子１を介してアナログ信号である音声信号が第１のΔ
Σモジュレータ２及び音声信号反転回路２２に供給され
る。
【００４１】上記第１のΔΣモジュレータ２は、上記図
１に示した第１のΔΣモジュレータ２と同様に上記音声
信号をデジタル化し、さらに、変調率０．５の音声デー
タを形成し、これを加算器４に供給する。なお、この音
声データには、上記音声信号を量子化した際に生じた量
子化ノイズが含まれている。
１に示した第１のΔΣモジュレータ２と同様に上記音声
信号をデジタル化し、さらに、変調率０．５の音声デー
タを形成し、これを加算器４に供給する。なお、この音
声データには、上記音声信号を量子化した際に生じた量
子化ノイズが含まれている。
【００４２】一方、上記音声信号反転回路２２は、上記
音声信号の位相を反転させ、この位相の反転された音声
信号を上記第２のΔΣモジュレータ３に供給する。上記
第２のΔΣモジュレータ３は、上記第１のΔΣモジュレ
ータと同様に上記位相の反転された音声信号をデジタル
化し、さらに、変調率０．５の音声データを形成し、こ
れを上記音声データ反転回路２５に供給する。なお、上
記第２のΔΣモジュレータ３では、上記反転された音声
信号を量子化した際に生じた量子化ノイズが含まれてい
る。
音声信号の位相を反転させ、この位相の反転された音声
信号を上記第２のΔΣモジュレータ３に供給する。上記
第２のΔΣモジュレータ３は、上記第１のΔΣモジュレ
ータと同様に上記位相の反転された音声信号をデジタル
化し、さらに、変調率０．５の音声データを形成し、こ
れを上記音声データ反転回路２５に供給する。なお、上
記第２のΔΣモジュレータ３では、上記反転された音声
信号を量子化した際に生じた量子化ノイズが含まれてい
る。
【００４３】すなわち、上記第２のΔΣモジュレータ３
から出力される音声データは、上記第１のΔΣモジュレ
ータ２から出力される音声データに対して位相の反転さ
れた音声データと、該第１のΔΣモジュレータ２から出
力される音声データに含まれる量子化ノイズに対して位
相が同相の量子化ノイズとが出力されることとなる。
から出力される音声データは、上記第１のΔΣモジュレ
ータ２から出力される音声データに対して位相の反転さ
れた音声データと、該第１のΔΣモジュレータ２から出
力される音声データに含まれる量子化ノイズに対して位
相が同相の量子化ノイズとが出力されることとなる。
【００４４】上記音声データ反転回路２５は、上記第２
のΔΣモジュレータ３から供給される音声データの極性
を反転し、これを上記加算器４に供給する。従って、上
記加算器４には、上記位相の反転された音声信号をさら
に位相を反転することにより上記第１のΔΣモジュレー
タ２に供給される音声信号と同相とされた音声データ
と、位相が反転された上記量子化ノイズ等が供給される
こととなる。
のΔΣモジュレータ３から供給される音声データの極性
を反転し、これを上記加算器４に供給する。従って、上
記加算器４には、上記位相の反転された音声信号をさら
に位相を反転することにより上記第１のΔΣモジュレー
タ２に供給される音声信号と同相とされた音声データ
と、位相が反転された上記量子化ノイズ等が供給される
こととなる。
【００４５】上記加算器４は、上記第１のΔΣモジュレ
ータ２からの変調率０．５の音声データと、上記音声デ
ータ反転回路２５からの変調率０．５の音声データを加
算処理して変調率１の加算データを形成する。そして、
上記加算器４は、この変調率１の加算データをデシメー
ションフィルタ６に供給する。しかし、上述のように、
上記音声データ反転回路２５から上記加算器２６に供給
される音声データは、上記量子化ノイズ成分のみが逆相
となっているため、この加算処理により該同相のノイズ
成分が除去され、純粋な音声データのみを倍加して上記
デシメーションフィルタ７に供給することができる。
ータ２からの変調率０．５の音声データと、上記音声デ
ータ反転回路２５からの変調率０．５の音声データを加
算処理して変調率１の加算データを形成する。そして、
上記加算器４は、この変調率１の加算データをデシメー
ションフィルタ６に供給する。しかし、上述のように、
上記音声データ反転回路２５から上記加算器２６に供給
される音声データは、上記量子化ノイズ成分のみが逆相
となっているため、この加算処理により該同相のノイズ
成分が除去され、純粋な音声データのみを倍加して上記
デシメーションフィルタ７に供給することができる。
【００４６】上記デシメーションフィルタ６は、上記加
算データを所定のビット数に変換することにより音声デ
ータを形成し、これを音声データ出力端子７を介して出
力する。
算データを所定のビット数に変換することにより音声デ
ータを形成し、これを音声データ出力端子７を介して出
力する。
【００４７】従って、上記Ａ／Ｄコンバータは、第１，
第２のΔΣモジュレータ２，３が音声信号を量子化した
際に生じた量子化ノイズ等の同相ノイズ成分を上述のよ
うに除去することができるため、さらにＳ／Ｎ比を向上
させることができる。
第２のΔΣモジュレータ２，３が音声信号を量子化した
際に生じた量子化ノイズ等の同相ノイズ成分を上述のよ
うに除去することができるため、さらにＳ／Ｎ比を向上
させることができる。
【００４８】次に、第３の実施例に係るＡ／Ｄコンバー
タについて説明する。
タについて説明する。
【００４９】第３の実施例に係るＡ／Ｄコンバータは、
例えば図４に示すように、音声信号入力端子５１に接続
された信号反転手段である音声信号反転回路５２と、同
じく音声信号入力端子５１に接続された変調率０．５の
第１のΔΣモジュレータ５３と、上記音声信号反転回路
５２の出力端子に接続された変調率０．５の第２のΔΣ
モジュレータ５４と、上記第２のΔΣモジュレータ５４
の出力端子に接続された減算器５５と、上記減算器５５
の出力端子に接続されたデシメーションフィルタ５６
と、上記デシメーションフィルタ５６の出力端子に接続
された音声データ出力端子５７とで構成されている。
例えば図４に示すように、音声信号入力端子５１に接続
された信号反転手段である音声信号反転回路５２と、同
じく音声信号入力端子５１に接続された変調率０．５の
第１のΔΣモジュレータ５３と、上記音声信号反転回路
５２の出力端子に接続された変調率０．５の第２のΔΣ
モジュレータ５４と、上記第２のΔΣモジュレータ５４
の出力端子に接続された減算器５５と、上記減算器５５
の出力端子に接続されたデシメーションフィルタ５６
と、上記デシメーションフィルタ５６の出力端子に接続
された音声データ出力端子５７とで構成されている。
【００５０】具体的に、このような構成を有するＡ／Ｄ
コンバータの動作を説明する。まず、上記音声信号入力
端子５１を介してアナログ信号である音声信号が第１の
ΔΣモジュレータ５３及び音声信号反転回路５２に供給
される。
コンバータの動作を説明する。まず、上記音声信号入力
端子５１を介してアナログ信号である音声信号が第１の
ΔΣモジュレータ５３及び音声信号反転回路５２に供給
される。
【００５１】上記第１のΔΣモジュレータ５３は、上記
第１の実施例に示した第１のΔΣモジュレータ２と同様
に上記音声信号をデジタル化し、さらに、変調率０．５
の音声データを形成し、これを減算器５５に供給する。
なお、この音声データには、上記音声信号を量子化した
際に生じた量子化ノイズが含まれている。
第１の実施例に示した第１のΔΣモジュレータ２と同様
に上記音声信号をデジタル化し、さらに、変調率０．５
の音声データを形成し、これを減算器５５に供給する。
なお、この音声データには、上記音声信号を量子化した
際に生じた量子化ノイズが含まれている。
【００５２】一方、上記音声信号反転回路５２は、上記
音声信号の位相を反転させ、この位相の反転された音声
信号を上記第２のΔΣモジュレータ５４に供給する。上
記第２のΔΣモジュレータ５４は、上記第１のΔΣモジ
ュレータ５３と同様に上記位相の反転された音声信号を
デジタル化し、さらに、変調率０．５の音声データを形
成し、これを上記減算器５５に供給する。なお、上記第
２のΔΣモジュレータ５４では、上記反転された音声信
号を量子化した際に生じた量子化ノイズが含まれてい
る。
音声信号の位相を反転させ、この位相の反転された音声
信号を上記第２のΔΣモジュレータ５４に供給する。上
記第２のΔΣモジュレータ５４は、上記第１のΔΣモジ
ュレータ５３と同様に上記位相の反転された音声信号を
デジタル化し、さらに、変調率０．５の音声データを形
成し、これを上記減算器５５に供給する。なお、上記第
２のΔΣモジュレータ５４では、上記反転された音声信
号を量子化した際に生じた量子化ノイズが含まれてい
る。
【００５３】すなわち、上記第２のΔΣモジュレータ５
４から出力される音声データは、上記第１のΔΣモジュ
レータ５３から出力される音声データに対して位相の反
転された音声データと、該第１のΔΣモジュレータ５３
から出力される音声データに含まれる量子化ノイズに対
して位相が同相の量子化ノイズとが出力されることとな
る。
４から出力される音声データは、上記第１のΔΣモジュ
レータ５３から出力される音声データに対して位相の反
転された音声データと、該第１のΔΣモジュレータ５３
から出力される音声データに含まれる量子化ノイズに対
して位相が同相の量子化ノイズとが出力されることとな
る。
【００５４】上記減算器５５は、上記第１のΔΣモジュ
レータ５３からの変調率０．５の音声データと、上記第
２のΔΣモジュレータ５４からの変調率０．５の音声デ
ータを減算処理して変調率１の加算データを形成しす
る。そして、上記加算器５５は、この変調率１の減算デ
ータをデシメーションフィルタ５６に供給する。
レータ５３からの変調率０．５の音声データと、上記第
２のΔΣモジュレータ５４からの変調率０．５の音声デ
ータを減算処理して変調率１の加算データを形成しす
る。そして、上記加算器５５は、この変調率１の減算デ
ータをデシメーションフィルタ５６に供給する。
【００５５】上記デシメーションフィルタ５６は、上記
減算データを所定のビット数に変換することにより音声
データを形成し、これを音声データ出力端子５７を介し
て出力する。
減算データを所定のビット数に変換することにより音声
データを形成し、これを音声データ出力端子５７を介し
て出力する。
【００５６】上述のように、上記第２のΔΣモジュレー
タ５４から出力される音声データは、上記第１のΔΣモ
ジュレータ５３から出力される音声データに対して位相
の反転された音声データと、該第１のΔΣモジュレータ
５３から出力される音声データに含まれる量子化ノイズ
に対して位相が同相の量子化ノイズとが出力されるた
め、、上記減算器５５の減算処理により電源ノイズ等の
同相ノイズ成分が除去され、純粋な音声データのみを倍
加して上記デシメーションフィルタ５７に供給すること
ができる。
タ５４から出力される音声データは、上記第１のΔΣモ
ジュレータ５３から出力される音声データに対して位相
の反転された音声データと、該第１のΔΣモジュレータ
５３から出力される音声データに含まれる量子化ノイズ
に対して位相が同相の量子化ノイズとが出力されるた
め、、上記減算器５５の減算処理により電源ノイズ等の
同相ノイズ成分が除去され、純粋な音声データのみを倍
加して上記デシメーションフィルタ５７に供給すること
ができる。
【００５７】従って、上記Ａ／Ｄコンバータは、第１，
第２のΔΣモジュレータ５３，５４による電源ノイズ等
の同相ノイズ成分を上述のように除去することができる
ため、さらにＳ／Ｎ比を向上させることができる。
第２のΔΣモジュレータ５３，５４による電源ノイズ等
の同相ノイズ成分を上述のように除去することができる
ため、さらにＳ／Ｎ比を向上させることができる。
【００５８】次に、第４の実施例に係るＡ／Ｄコンバー
タについて説明する。
タについて説明する。
【００５９】この第４の実施例に係るＡ／Ｄコンバータ
は、上記音声信号反転回路５２の代わりに極性反転手段
である音声データ反転回路を用いた。具体的に説明する
と、第４の実施例に係るＡ／Ｄコンバータは、図５に示
すように、極性反転手段である音声データ反転回路５８
を上記第２のΔΣモジュレータ５４の出力端子に接続
し、上記音声データ反転回路５８の出力端子を上記加算
器５５に接続した構成としている。
は、上記音声信号反転回路５２の代わりに極性反転手段
である音声データ反転回路を用いた。具体的に説明する
と、第４の実施例に係るＡ／Ｄコンバータは、図５に示
すように、極性反転手段である音声データ反転回路５８
を上記第２のΔΣモジュレータ５４の出力端子に接続
し、上記音声データ反転回路５８の出力端子を上記加算
器５５に接続した構成としている。
【００６０】尚、上述の図４に示した第３の実施例に係
るＡ／Ｄコンバータと同様の動作を示す箇所には、同一
の符号を付してその説明を省略する。
るＡ／Ｄコンバータと同様の動作を示す箇所には、同一
の符号を付してその説明を省略する。
【００６１】具体的に、このような構成を有するＡ／Ｄ
コンバータの動作を説明する。まず、上記音声信号入力
端子５１を介してアナログ信号である音声信号が第１の
ΔΣモジュレータ５３及び第２のΔΣモジュレータ５４
に供給される。
コンバータの動作を説明する。まず、上記音声信号入力
端子５１を介してアナログ信号である音声信号が第１の
ΔΣモジュレータ５３及び第２のΔΣモジュレータ５４
に供給される。
【００６２】上記第１のΔΣモジュレータ５３は、上記
図４に示した第１のΔΣモジュレータ５３と同様に上記
音声信号をデジタル化し、さらに、変調率０．５の音声
データを形成しこれを減算器５５に供給する。なお、こ
の音声データには、上記音声信号を量子化した際に生じ
た量子化ノイズが含まれている。
図４に示した第１のΔΣモジュレータ５３と同様に上記
音声信号をデジタル化し、さらに、変調率０．５の音声
データを形成しこれを減算器５５に供給する。なお、こ
の音声データには、上記音声信号を量子化した際に生じ
た量子化ノイズが含まれている。
【００６３】上記第２のΔΣモジュレータ５４は、上記
第１のΔΣモジュレータと同様に上記位相の反転された
音声信号をデジタル化し、さらに、変調率０．５の音声
データを形成し、これを上記音声データ反転回路５８に
供給する。なお、上記第２のΔΣモジュレータ５４で
は、上記反転された音声信号を量子化した際に生じた量
子化ノイズが含まれている。
第１のΔΣモジュレータと同様に上記位相の反転された
音声信号をデジタル化し、さらに、変調率０．５の音声
データを形成し、これを上記音声データ反転回路５８に
供給する。なお、上記第２のΔΣモジュレータ５４で
は、上記反転された音声信号を量子化した際に生じた量
子化ノイズが含まれている。
【００６４】上記減算器５５は、上記第１のΔΣモジュ
レータ５３からの変調率０．５の音声データと、上記音
声データ反転回路５８からの変調率０．５の音声データ
を減算処理して変調率１の減算データを形成しする。そ
して、上記減算器５５は、この変調率１の減算データを
デシメーションフィルタ５６に供給する。
レータ５３からの変調率０．５の音声データと、上記音
声データ反転回路５８からの変調率０．５の音声データ
を減算処理して変調率１の減算データを形成しする。そ
して、上記減算器５５は、この変調率１の減算データを
デシメーションフィルタ５６に供給する。
【００６５】上記デシメーションフィルタ５６は、上記
減算データを所定のビット数に変換することにより音声
データを形成し、これを音声データ出力端子５７を介し
て出力する。
減算データを所定のビット数に変換することにより音声
データを形成し、これを音声データ出力端子５７を介し
て出力する。
【００６６】しかし、上述のように、上記音声データ反
転回路５８から上記減算器５５に供給される音声データ
は、上記量子化ノイズ成分のみが逆相となっているた
め、この減算処理により電源ノイズの同相ノイズ成分が
除去され、純粋な音声データのみを倍加して上記デシメ
ーションフィルタ５６に供給することができる。
転回路５８から上記減算器５５に供給される音声データ
は、上記量子化ノイズ成分のみが逆相となっているた
め、この減算処理により電源ノイズの同相ノイズ成分が
除去され、純粋な音声データのみを倍加して上記デシメ
ーションフィルタ５６に供給することができる。
【００６７】従って、上記Ａ／Ｄコンバータは、第１，
第２のΔΣモジュレータ５３，５４による電源ノイズ等
の同相ノイズ成分を上述のように除去することができる
ため、さらにＳ／Ｎ比を向上させることができる。
第２のΔΣモジュレータ５３，５４による電源ノイズ等
の同相ノイズ成分を上述のように除去することができる
ため、さらにＳ／Ｎ比を向上させることができる。
【００６８】上記第１〜第４の実施例に係るＡ／Ｄコン
バータは、変調率０．５の第１，第２のΔΣモジュレー
タの計２個のΔΣモジュレータを設けることとしたが、
次に説明する第５の実施例に係るＡ／Ｄコンバータは、
ΔΣモジュレータを２個以上設ける構成とした。
バータは、変調率０．５の第１，第２のΔΣモジュレー
タの計２個のΔΣモジュレータを設けることとしたが、
次に説明する第５の実施例に係るＡ／Ｄコンバータは、
ΔΣモジュレータを２個以上設ける構成とした。
【００６９】すなわち、この第５の実施例に係るＡ／Ｄ
コンバータは、図６示すように音声信号入力端子７０
に、変調率が各々０．５の第１〜第ｎのΔΣモジュレー
タ７１〜７４（ｎは自然数）を接続するとともに、該第
１〜第ｎのΔΣモジュレータ７１〜７４の出力端子を加
減算器７５に接続し、また、上記加減算器７５の出力端
子を減衰器７６に接続されたた構成となっている。
コンバータは、図６示すように音声信号入力端子７０
に、変調率が各々０．５の第１〜第ｎのΔΣモジュレー
タ７１〜７４（ｎは自然数）を接続するとともに、該第
１〜第ｎのΔΣモジュレータ７１〜７４の出力端子を加
減算器７５に接続し、また、上記加減算器７５の出力端
子を減衰器７６に接続されたた構成となっている。
【００７０】ここで、上記第１〜第ｎのΔΣモジュレー
タ７１〜７４は、信号反転機能を有するｙ個のΔΣモジ
ュレータ（ｙは自然数）を備えている。上記加減算器７
５は、上記信号反転機能を有するｙ個のΔΣモジュレー
タからの音声データは減算処理し、信号反転機能を持た
ない（ｎ−ｙ）個のΔΣモジュレータからの音声データ
は加算処理する。
タ７１〜７４は、信号反転機能を有するｙ個のΔΣモジ
ュレータ（ｙは自然数）を備えている。上記加減算器７
５は、上記信号反転機能を有するｙ個のΔΣモジュレー
タからの音声データは減算処理し、信号反転機能を持た
ない（ｎ−ｙ）個のΔΣモジュレータからの音声データ
は加算処理する。
【００７１】この第５の実施例に係るＡ／Ｄコンバータ
は、上記音声信号入力端子７０から供給される音声信号
を上記第１〜第ｎのΔΣモジュレータ７１〜７４により
並列的に音声データに変換し、この音声データを上記加
減算器７５で加減算処理する。この加減算処理により形
成された加減算データは、減衰器７６に供給される。上
記減衰器７６は、上記加減算器７５からの加減算データ
を２／ｎレベルとなるような減衰処理を施して減衰デー
タを形成する。即ち、上記減衰器５から出力される音声
データは変調率１の音声データである。この音声データ
は、デシメーションフィルタ７７へ供給される。
は、上記音声信号入力端子７０から供給される音声信号
を上記第１〜第ｎのΔΣモジュレータ７１〜７４により
並列的に音声データに変換し、この音声データを上記加
減算器７５で加減算処理する。この加減算処理により形
成された加減算データは、減衰器７６に供給される。上
記減衰器７６は、上記加減算器７５からの加減算データ
を２／ｎレベルとなるような減衰処理を施して減衰デー
タを形成する。即ち、上記減衰器５から出力される音声
データは変調率１の音声データである。この音声データ
は、デシメーションフィルタ７７へ供給される。
【００７２】上記デシメーションフィルタ７７は、上記
加減算データを所定のビット数に変換することにより音
声データを形成し、これを音声データ出力端子７８を介
して出力する。
加減算データを所定のビット数に変換することにより音
声データを形成し、これを音声データ出力端子７８を介
して出力する。
【００７３】この第５の実施例に係るＡ／Ｄコンバータ
の場合、上記ｎ個のΔΣモジュレータにより形成された
音声データを加減算処理しているため、２個のΔΣモジ
ュレータが設けられている上記第１〜第４の実施例に係
るＡ／Ｄコンバータと比較してＳ／Ｎ比を、３×log2ｎ
（db）向上させることができる。
の場合、上記ｎ個のΔΣモジュレータにより形成された
音声データを加減算処理しているため、２個のΔΣモジ
ュレータが設けられている上記第１〜第４の実施例に係
るＡ／Ｄコンバータと比較してＳ／Ｎ比を、３×log2ｎ
（db）向上させることができる。
【００７４】また、上記ｎ個のΔΣモジュレータからの
音声データを加減算処理してから上記減衰器７６を介し
て上記デシメーションフィルタ７７に供給する構成のた
め、ΔΣモジュレータ毎にデシメーションフィルタを設
ける必要がなく、部品点数の削減及び回路構成の簡略化
を図ることができ、ローコスト化を達成することができ
る。
音声データを加減算処理してから上記減衰器７６を介し
て上記デシメーションフィルタ７７に供給する構成のた
め、ΔΣモジュレータ毎にデシメーションフィルタを設
ける必要がなく、部品点数の削減及び回路構成の簡略化
を図ることができ、ローコスト化を達成することができ
る。
【００７５】なお、この場合、各ΔΣモジュレータ７１
〜７４から出力される音声データのビット数をそれぞれ
Ｌビットとすると、上記デシメーションフィルタ７７
は、Ｌ＋log2ｎ（ビット）の入力ビット数とすればよ
い。
〜７４から出力される音声データのビット数をそれぞれ
Ｌビットとすると、上記デシメーションフィルタ７７
は、Ｌ＋log2ｎ（ビット）の入力ビット数とすればよ
い。
【００７６】ここで、上記第１〜第ｎのΔΣモジュレー
タ７１〜７４の各変調率を各々α１、α２、・・・、α
ｎとし、また、上記減衰器７６は上記加減算器７５から
の加減算データをｍレベルとなるような減衰処理を施す
ものとした場合、上記減衰器７６から出力される音声デ
ータの変調率は数１で表すことができる。
タ７１〜７４の各変調率を各々α１、α２、・・・、α
ｎとし、また、上記減衰器７６は上記加減算器７５から
の加減算データをｍレベルとなるような減衰処理を施す
ものとした場合、上記減衰器７６から出力される音声デ
ータの変調率は数１で表すことができる。
【００７７】
【数１】
【００７８】なお、本発明に係る技術的思想は、０．５
の変調率を持つ２個のΔΣモジュレータからのデジタル
データを加算処理することにより変調率１のデジタルデ
ータを形成し、このデジタルデータをデシメーションフ
ィルタに供給することにより、該デシメーションフィル
タを設ける個数を１つですむようにするとともに、出力
時における再量子化を省略して再量子化ノイズの発生を
抑えＳ／Ｎ比を向上させるところにある。
の変調率を持つ２個のΔΣモジュレータからのデジタル
データを加算処理することにより変調率１のデジタルデ
ータを形成し、このデジタルデータをデシメーションフ
ィルタに供給することにより、該デシメーションフィル
タを設ける個数を１つですむようにするとともに、出力
時における再量子化を省略して再量子化ノイズの発生を
抑えＳ／Ｎ比を向上させるところにある。
【００７９】また、本発明に係る技術的思想は、０．５
の変調率を持つ２個のΔΣモジュレータのうち、一方の
ΔΣモジュレータは信号反転機能を持ち、上記各ΔΣモ
ジュレータからのデジタルデータを減算処理することに
より、変調率１のデジタルデータを形成すると共に、電
源ノイズ等の同相ノイズ成分を除去し、上記減算処理の
際に同相ノイズ成分が倍化するのを防止してＳ／Ｎ比を
向上させるところにある。従って、この減算処理したデ
ジタルデータをデシメーションフィルタに供給すること
により、該デシメーションフィルタを設ける個数を１つ
ですむようにするとともに、出力時における再量子化を
省略して再量子化ノイズの発生をさらに抑えＳ／Ｎ比を
さらに向上させるところにある。
の変調率を持つ２個のΔΣモジュレータのうち、一方の
ΔΣモジュレータは信号反転機能を持ち、上記各ΔΣモ
ジュレータからのデジタルデータを減算処理することに
より、変調率１のデジタルデータを形成すると共に、電
源ノイズ等の同相ノイズ成分を除去し、上記減算処理の
際に同相ノイズ成分が倍化するのを防止してＳ／Ｎ比を
向上させるところにある。従って、この減算処理したデ
ジタルデータをデシメーションフィルタに供給すること
により、該デシメーションフィルタを設ける個数を１つ
ですむようにするとともに、出力時における再量子化を
省略して再量子化ノイズの発生をさらに抑えＳ／Ｎ比を
さらに向上させるところにある。
【００８０】また、本発明に係る技術的思想は、任意の
変調率を持つ複数のΔΣモジュレータと、任意の変調率
と信号反転機能とを持つ複数のΔΣモジュレータからの
デジタルデータを加減算処理することにより、任意の変
調率のデジタルデータを形成し、このデジタルデータを
デシメーションフィルタに供給することにより、該デシ
メーションフィルタを設ける個数を１つですむようにす
るとともに、出力時における再量子化を省略して再量子
化ノイズの発生を抑えＳ／Ｎ比をさらに向上させるとこ
ろにある。
変調率を持つ複数のΔΣモジュレータと、任意の変調率
と信号反転機能とを持つ複数のΔΣモジュレータからの
デジタルデータを加減算処理することにより、任意の変
調率のデジタルデータを形成し、このデジタルデータを
デシメーションフィルタに供給することにより、該デシ
メーションフィルタを設ける個数を１つですむようにす
るとともに、出力時における再量子化を省略して再量子
化ノイズの発生を抑えＳ／Ｎ比をさらに向上させるとこ
ろにある。
【００８１】このため、上述の実施例で例示した回路構
成はほんの一例であり、この他、上記図３に示したよう
な同相ノイズを除去する回路を複数段設け、各段からの
デジタルデータを加算処理してからデシメーションフィ
ルタに供給する等のように、上述の技術的思想を逸脱し
ない範囲であれば、種々の変更が可能であることは勿論
である。
成はほんの一例であり、この他、上記図３に示したよう
な同相ノイズを除去する回路を複数段設け、各段からの
デジタルデータを加算処理してからデシメーションフィ
ルタに供給する等のように、上述の技術的思想を逸脱し
ない範囲であれば、種々の変更が可能であることは勿論
である。
【００８２】
【発明の効果】本発明に係るＡ／Ｄコンバータでは、２
個のΔΣモジュレータは、外部から供給されたアナログ
信号を、それぞれ並列的にデジタルデータに変換し、さ
らに、変調率０．５のデジタルデータを形成して出力す
る。加算手段は、上記各ΔΣモジュレータから供給され
る各デジタルデータを加算処理する。デシメーションフ
ィルタは、上記加算手段からの加算データを、該加算デ
ータのビット数よりも大きな所定のビット数のデジタル
データに変換して出力する。これにより、部品点数の削
減、回路規模の縮小化及びローコスト化を図ることがで
きるうえ、同相ノイズ成分を除去し、出力する音声デー
タのＳ／Ｎ比の向上を図ることができる。
個のΔΣモジュレータは、外部から供給されたアナログ
信号を、それぞれ並列的にデジタルデータに変換し、さ
らに、変調率０．５のデジタルデータを形成して出力す
る。加算手段は、上記各ΔΣモジュレータから供給され
る各デジタルデータを加算処理する。デシメーションフ
ィルタは、上記加算手段からの加算データを、該加算デ
ータのビット数よりも大きな所定のビット数のデジタル
データに変換して出力する。これにより、部品点数の削
減、回路規模の縮小化及びローコスト化を図ることがで
きるうえ、同相ノイズ成分を除去し、出力する音声デー
タのＳ／Ｎ比の向上を図ることができる。
【００８３】また、本発明に係るＡ／Ｄコンバータで
は、第１のΔΣモジュレータ及び信号反転機能を有する
第２のΔΣモジュレータは、外部から供給されたアナロ
グ信号を、それぞれ並列的にデジタルデータに変換し、
さらに、変調率０．５のデジタルデータを形成して出力
する。減算手段は、上記第１及び第２のΔΣモジュレー
タから供給される各デジタルデータを減算処理すること
により減算データを形成して出力する。デシメーション
フィルタは、上記減算手段からの減算データを該減算デ
ータのビット数よりも大きな所定のビット数のデジタル
データに変換して出力する。これにより、部品点数の削
減、回路規模の縮小化及びローコスト化を図ることがで
きるうえ、同相ノイズ成分を除去し、出力する音声デー
タのＳ／Ｎ比の向上をさらに図ることができる。
は、第１のΔΣモジュレータ及び信号反転機能を有する
第２のΔΣモジュレータは、外部から供給されたアナロ
グ信号を、それぞれ並列的にデジタルデータに変換し、
さらに、変調率０．５のデジタルデータを形成して出力
する。減算手段は、上記第１及び第２のΔΣモジュレー
タから供給される各デジタルデータを減算処理すること
により減算データを形成して出力する。デシメーション
フィルタは、上記減算手段からの減算データを該減算デ
ータのビット数よりも大きな所定のビット数のデジタル
データに変換して出力する。これにより、部品点数の削
減、回路規模の縮小化及びローコスト化を図ることがで
きるうえ、同相ノイズ成分を除去し、出力する音声デー
タのＳ／Ｎ比の向上をさらに図ることができる。
【００８４】また、本発明に係るＡ／Ｄコンバータで
は、複数個のΔΣモジュレータ及び信号反転機能を有す
る複数個のΔΣモジュレータは、外部から供給されたア
ナログ信号をそれぞれ並列的にデジタルデータに変換
し、さらに、任意の変調率のデジタルデータを形成して
出力する。加減算手段は、上記各ΔΣモジュレータから
供給される各デジタルデータを加減算処理することによ
り加減算データを形成して出力する。デシメーションフ
ィルタは、上記加減算手段からの加減算データを該加減
算データのビット数よりも大きな所定数のビット数のデ
ジタルデータに変換して出力する。これにより、部品点
数の削減、回路規模の縮小化及びローコスト化を図るこ
とができるうえ、同相ノイズ成分を除去し、出力する音
声データのＳ／Ｎ比の向上をさらに図ることができる。
は、複数個のΔΣモジュレータ及び信号反転機能を有す
る複数個のΔΣモジュレータは、外部から供給されたア
ナログ信号をそれぞれ並列的にデジタルデータに変換
し、さらに、任意の変調率のデジタルデータを形成して
出力する。加減算手段は、上記各ΔΣモジュレータから
供給される各デジタルデータを加減算処理することによ
り加減算データを形成して出力する。デシメーションフ
ィルタは、上記加減算手段からの加減算データを該加減
算データのビット数よりも大きな所定数のビット数のデ
ジタルデータに変換して出力する。これにより、部品点
数の削減、回路規模の縮小化及びローコスト化を図るこ
とができるうえ、同相ノイズ成分を除去し、出力する音
声データのＳ／Ｎ比の向上をさらに図ることができる。
【図１】本発明に係るＡ／Ｄコンバータの第１の実施例
のブロック図である。
のブロック図である。
【図２】上記第１の実施例のＡ／Ｄコンバータに設けら
れているΔΣモジュレータの具体的な回路構成を説明す
るためのブロック図である。
れているΔΣモジュレータの具体的な回路構成を説明す
るためのブロック図である。
【図３】本発明に係るＡ／Ｄコンバータの第２の実施例
のブロック図である。
のブロック図である。
【図４】本発明に係るＡ／Ｄコンバータの第３の実施例
のブロック図である。
のブロック図である。
【図５】本発明に係るＡ／Ｄコンバータの第４の実施例
のブロック図である。
のブロック図である。
【図６】本発明に係るＡ／Ｄコンバータの第５の実施例
のブロック図である。
のブロック図である。
【図７】従来のＡ／Ｄコンバータのブロック図である。
１，５１，７０ 音声信号入力端子 ２，５３ 第１のΔΣモジュレータ ３，５４ 第２のΔΣモジュレータ ４ 加算器 ６，５６，７７ デシメーションフィルタ ７，５７，７８ 音声データ出力端子 １２ 減算器 １３ アナログフィルタ １４ Ｌビット量子化器 １５ ＬビットＤ／Ａ変換器 １６ サンプリングクロック発生回路 ２２ 音声信号反転回路 ２５ 音声データ反転回路 ５５ 減算器 ７１〜７４ 第１〜第ｎのΔΣモジュレータ ７５ 加減算器 ７６ 減衰器
Claims (3)
- 【請求項１】 外部から供給されたアナログ信号を、そ
れぞれ並列的にデジタルデータに変換して出力する２個
のΔΣモジュレータと、 上記各ΔΣモジュレータから供給される各デジタルデー
タを加算処理することにより加算データを形成して出力
する加算手段と、 上記加算手段からの加算データを、該加算データのビッ
ト数よりも大きな所定のビット数のデジタルデータに変
換して出力するデシメーションフィルタとを有し、 上記各ΔΣモジュレータは各々０．５の変調率を持つこ
とを特徴とするアナログ／デジタルコンバータ。 - 【請求項２】 外部から供給されたアナログ信号を、そ
れぞれ並列的にデジタルデータに変換して出力する第１
のΔΣモジュレータ及び信号反転機能を有する第２のΔ
Σモジュレータと、 上記第１及び第２のΔΣモジュレータから供給される各
デジタルデータを減算処理することにより減算データを
形成して出力する減算手段と、 上記減算手段からの減算データを該減算データのビット
数よりも大きな所定のビット数のデジタルデータに変換
して出力するデシメーションフィルタを有し、 上記各ΔΣモジュレータは各０．５の変調率を持つこと
を特徴とするアナログ／デジタルコンバータ。 - 【請求項３】 外部から供給されたアナログ信号をそれ
ぞれ並列的にデジタルデータに変換して出力する複数個
のΔΣモジュレータ及び信号反転機能を有する複数個の
ΔΣモジュレータと、 上記各ΔΣモジュレータから供給される各デジタルデー
タを加減算処理することにより加減算データを形成して
出力する加減算手段と、 上記加減算手段からの加減算データを該加減算データの
ビット数よりも大きな所定数のビット数のデジタルデー
タに変換して出力するデシメーションフィルタを有し、 上記各ΔΣモジュレータはそれぞれ任意の変調率を持つ
ことを特徴とするアナログ／デジタルコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041392A JPH07249988A (ja) | 1994-03-11 | 1994-03-11 | アナログ／デジタルコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6041392A JPH07249988A (ja) | 1994-03-11 | 1994-03-11 | アナログ／デジタルコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249988A true JPH07249988A (ja) | 1995-09-26 |
Family
ID=12607110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6041392A Pending JPH07249988A (ja) | 1994-03-11 | 1994-03-11 | アナログ／デジタルコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249988A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835044A (en) * | 1996-04-23 | 1998-11-10 | Sony Corporation | 1-Bit A/D converting device with reduced noise component |
| JPH10319056A (ja) * | 1997-04-09 | 1998-12-04 | Fluke Corp | 測定装置のための測定フロントエンドおよび信号電圧から複数個の測定パラメータを得るための方法 |
-
1994
- 1994-03-11 JP JP6041392A patent/JPH07249988A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835044A (en) * | 1996-04-23 | 1998-11-10 | Sony Corporation | 1-Bit A/D converting device with reduced noise component |
| KR100472612B1 (ko) * | 1996-04-23 | 2005-07-12 | 소니 가부시끼 가이샤 | 잡음성분을줄인1비트a/d변환장치 |
| JPH10319056A (ja) * | 1997-04-09 | 1998-12-04 | Fluke Corp | 測定装置のための測定フロントエンドおよび信号電圧から複数個の測定パラメータを得るための方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020108 |