JPH01202038A - ビット・リダクション方式 - Google Patents
ビット・リダクション方式Info
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- JPH01202038A JPH01202038A JP2581888A JP2581888A JPH01202038A JP H01202038 A JPH01202038 A JP H01202038A JP 2581888 A JP2581888 A JP 2581888A JP 2581888 A JP2581888 A JP 2581888A JP H01202038 A JPH01202038 A JP H01202038A
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- 230000005540 biological transmission Effects 0.000 abstract description 17
- 238000006243 chemical reaction Methods 0.000 abstract description 17
- 238000005520 cutting process Methods 0.000 abstract description 3
- 238000013139 quantization Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アナログ信号をＡ／Ｄ変換して伝送する際の
伝送ビット数あるいは伝送ビット・レートを低減するた
めのビット・リダクション方式に関する。
伝送ビット数あるいは伝送ビット・レートを低減するた
めのビット・リダクション方式に関する。
本発明は、アナログ信号をＡ／Ｄ変換して伝送する際の
伝送ビット数を低減するためのビット・リダクション方
式、において、Ａ／Ｄ変換出力データに対してＬＳＢを
含む下位ビット側に相当するデイザ信号を加算し、この
加算データの下位ビット側を切り捨てて伝送することに
より、分解能を低下させることなく伝送ビット数を低減
可能とするものである。
伝送ビット数を低減するためのビット・リダクション方
式、において、Ａ／Ｄ変換出力データに対してＬＳＢを
含む下位ビット側に相当するデイザ信号を加算し、この
加算データの下位ビット側を切り捨てて伝送することに
より、分解能を低下させることなく伝送ビット数を低減
可能とするものである。
例えば現在のディジクルＶＴＲ（ビデオテープレコーダ
）においては、８ピッ１−ＰＣＭデータを用いており、
サンプリング周波数が高いこととあいまって伝送には広
帯域を必要としている。
）においては、８ピッ１−ＰＣＭデータを用いており、
サンプリング周波数が高いこととあいまって伝送には広
帯域を必要としている。
この伝送帯域を少しでも狭くし得るように種々のビット
・レート圧縮技術が提案され試作されているが、ハード
ウェア構成が大きくなる等の種々の問題点が残存してい
るのが現状である。
・レート圧縮技術が提案され試作されているが、ハード
ウェア構成が大きくなる等の種々の問題点が残存してい
るのが現状である。
ところで、−ｉにビデオ信号やオーディオ信号等のアナ
ログ信号をＡ／Ｄ変換器によりディジタル信号に変換す
る際の量子化雑音を改善したり見掛は上の分解能を向上
したりするために、アナログ信号にデイザ信号を重畳し
た後に量子化を行う方法が知られている。
ログ信号をＡ／Ｄ変換器によりディジタル信号に変換す
る際の量子化雑音を改善したり見掛は上の分解能を向上
したりするために、アナログ信号にデイザ信号を重畳し
た後に量子化を行う方法が知られている。
このデイザ信号重畳によるＡ／Ｄ変換（あるいはＤ／Ａ
変換）の分解能向上技術の一例として、日本音響学会誌
３９（７）、１９８３．．７の第４５２頁から第４６２
頁までの「広帯域音響信号の量子化への大振幅デイザの
適用」との論文においては、比較的振幅の大きい±へ／
２の整数倍に一様分布する確率変数をデイザとして導入
することにより、デイザ本来の効果である量子化雑音の
入力との無相関化と共に、量子化誤差の平均化と、デイ
ザ分布の一様化により変換精度の向上を図る技術が開示
されている。また、特開昭６１−５０４２３号公報にお
いては、Ｄ／Ａ変換装置の精度を向上させる方法として
、ディジタル入力信号をサンプリング周波数ｆのｎ倍の
周波数ｎｆにてオーバーサンプリングした信号に、デイ
ザを周波数ｎｆでサンプリングしたものを加算し、Ｄ／
Ａ変換した後にデイザを減算する技術が開示されている
。
変換）の分解能向上技術の一例として、日本音響学会誌
３９（７）、１９８３．．７の第４５２頁から第４６２
頁までの「広帯域音響信号の量子化への大振幅デイザの
適用」との論文においては、比較的振幅の大きい±へ／
２の整数倍に一様分布する確率変数をデイザとして導入
することにより、デイザ本来の効果である量子化雑音の
入力との無相関化と共に、量子化誤差の平均化と、デイ
ザ分布の一様化により変換精度の向上を図る技術が開示
されている。また、特開昭６１−５０４２３号公報にお
いては、Ｄ／Ａ変換装置の精度を向上させる方法として
、ディジタル入力信号をサンプリング周波数ｆのｎ倍の
周波数ｎｆにてオーバーサンプリングした信号に、デイ
ザを周波数ｎｆでサンプリングしたものを加算し、Ｄ／
Ａ変換した後にデイザを減算する技術が開示されている
。
これらの技術は、Ａ／Ｄ変換器やＤ／Ａ変換器の分解能
を向上するためのデイザ重畳技術であるが、伝送ビット
・レート低減にもデイザ法を適用可能である。この場合
には、アナログ入力信号にデイザを重畳して低ビットで
Ａ／Ｄ変換したものを伝送することにより、Ａ／Ｄ変換
ビット数、すなわち伝送ビット数よりも高い分解能を実
現するものである。
を向上するためのデイザ重畳技術であるが、伝送ビット
・レート低減にもデイザ法を適用可能である。この場合
には、アナログ入力信号にデイザを重畳して低ビットで
Ａ／Ｄ変換したものを伝送することにより、Ａ／Ｄ変換
ビット数、すなわち伝送ビット数よりも高い分解能を実
現するものである。
しかしながら、このデイザ信号重畳による分解能向上技
術においては、量子化ステップ幅をΔとするとき、±Δ
／２に一様分布するデイザを量子化に先立ちアナログ信
号に重畳することが必要とされ、さらには、量子化され
た信号から同じデイザを減算することにより±Δ／２に
一様分布する電力Δ”／１２の白色性量子化雑音とする
ことが望ましいとされる。しかしながら現実には、Ａ／
Ｄ変換器等における量子化ステップΔそのものが一定で
ない上、雑音が存在し、正確に±Δ／２に一様分布する
デイザを得ることが困難であることから、−様分布では
なくガウス分布のデイザの重畳を行っているに過ぎない
。また上記デイザの減算については、Ａ／Ｄ変換やＤ／
Ａ変換の分解能向上の技術において変換器の前後でデイ
ザ加算とデイザ減算を行っているに過ぎず、伝送ビット
低減に適用する場合にはデイザ信号自体の伝送が必要と
なるため、ビット低減効果が得られないことになる。
術においては、量子化ステップ幅をΔとするとき、±Δ
／２に一様分布するデイザを量子化に先立ちアナログ信
号に重畳することが必要とされ、さらには、量子化され
た信号から同じデイザを減算することにより±Δ／２に
一様分布する電力Δ”／１２の白色性量子化雑音とする
ことが望ましいとされる。しかしながら現実には、Ａ／
Ｄ変換器等における量子化ステップΔそのものが一定で
ない上、雑音が存在し、正確に±Δ／２に一様分布する
デイザを得ることが困難であることから、−様分布では
なくガウス分布のデイザの重畳を行っているに過ぎない
。また上記デイザの減算については、Ａ／Ｄ変換やＤ／
Ａ変換の分解能向上の技術において変換器の前後でデイ
ザ加算とデイザ減算を行っているに過ぎず、伝送ビット
低減に適用する場合にはデイザ信号自体の伝送が必要と
なるため、ビット低減効果が得られないことになる。
本発明は、このような実情に鑑みてなされたものであり
、上記各欠点を除去し得るような新規なピント・リダク
ション方式の提供を目的とし、特にＡ／Ｄ変換後のディ
ジタル信号に対してＬＳＢを含む下位ビット側でディジ
タル・デイザを加算することにより、前車な構成で有効
なビット低減の可能なビット・リダクション方式の揚供
を目的とするものである。
、上記各欠点を除去し得るような新規なピント・リダク
ション方式の提供を目的とし、特にＡ／Ｄ変換後のディ
ジタル信号に対してＬＳＢを含む下位ビット側でディジ
タル・デイザを加算することにより、前車な構成で有効
なビット低減の可能なビット・リダクション方式の揚供
を目的とするものである。
本発明に係るビット・リダクション方式は、上述の課題
を解決するために、ビデオ信号やオーディオ信号等のア
ナログ入力信号をｎビットＡ／Ｄ変換器（ｎは２以上の
整数）によりｎビットのディジタル信号に変換し、この
Ａ／Ｄ変換器からのｎビット出力に対して少なくともＬ
ＳＢを含む下位ｄビット（ｄは１≦ｄ＜ｎの整数）に相
当するディザ・データでありて上記Ａ／Ｄ変換器のクロ
ック周期の整数倍の周期のディザ・データを加算し、こ
の加算出力データの下位側ｄビットを切り捨てて（ｎ−
ｄ）ビットのディジタル・データを伝送することを特徴
としている。
を解決するために、ビデオ信号やオーディオ信号等のア
ナログ入力信号をｎビットＡ／Ｄ変換器（ｎは２以上の
整数）によりｎビットのディジタル信号に変換し、この
Ａ／Ｄ変換器からのｎビット出力に対して少なくともＬ
ＳＢを含む下位ｄビット（ｄは１≦ｄ＜ｎの整数）に相
当するディザ・データでありて上記Ａ／Ｄ変換器のクロ
ック周期の整数倍の周期のディザ・データを加算し、こ
の加算出力データの下位側ｄビットを切り捨てて（ｎ−
ｄ）ビットのディジタル・データを伝送することを特徴
としている。
Ａ／Ｄ変換器により変換されたディジタル信号に対して
ディジタル・ディザ・データを加算しているため、アナ
ログ信号の段階で加算する場合に比べてレベル精度を高
くでき、ディザ・データを加算した後に下位側ビットを
切り捨てることで、ビット・リダクションが図れる。
ディジタル・ディザ・データを加算しているため、アナ
ログ信号の段階で加算する場合に比べてレベル精度を高
くでき、ディザ・データを加算した後に下位側ビットを
切り捨てることで、ビット・リダクションが図れる。
以下、本発明に係るビット・リダクション方式の一実施
例について、第１図を参照しながら説明する。この第１
図の例においては、例えばディジタルＶＴＲ（ビデオテ
ープレコーダ）の８ビットＰＣＭビデオ信号を７ビｙト
にビット低減して伝送する場合のビット・リダクション
方式を説明するための送信側構成を示している。
例について、第１図を参照しながら説明する。この第１
図の例においては、例えばディジタルＶＴＲ（ビデオテ
ープレコーダ）の８ビットＰＣＭビデオ信号を７ビｙト
にビット低減して伝送する場合のビット・リダクション
方式を説明するための送信側構成を示している。
この第１図において、入力端子１にはアナログ・ビデオ
信号あるいはディジタル・ビデオ信号を一旦り／Ａ変換
した信号が供給されている。この入力アナログ信号は、
アンチ・エリアシング用のＬＰＦ （ローパスフィルタ
）２を介して８ビツト（一般にｎビット）のＡ／Ｄ変換
器３に送られている。このＡ／Ｄ変換器３は、クロック
発生回路４からの周波数ｆｃ （周期Ｔｃ）のクロッ
ク信号により駆動されている。このクロツク１７ｒ号は
１／２分周器５により周波数ｆｃ／２（周期２Ｔｃ）の
矩形波信号となって加算器６に送られている。この矩形
波信号は、上記クロック周期Ｔｃ毎に１．０が交互に表
れる（すなわち２Ｔｃ周期の）１ビツトの２値信号であ
り、加算器６においてＡ／Ｄ変換器３からの８ビツトの
データに対してＬｓＢ（ｉ下位ビット）のデータとして
加算（桁上げ加算）される。加算器６からの８ビツトの
加算データは、ビット・シフタ等の除算器７により１／
２の値にされて出力端子８より取り出される。これは具
体的には、８ビツト（一般にｎビット）のデータのＬＳ
Ｂを切り捨てて残り７ビント（一般にｎ−１ビツト）を
取り出す操作であり、このようにしてビット低減された
出力端子８からのデータが伝送される。すなわち、８ビ
ツトのビデオ・データを７ビツトの伝送路を介して伝送
することが可能となる。
信号あるいはディジタル・ビデオ信号を一旦り／Ａ変換
した信号が供給されている。この入力アナログ信号は、
アンチ・エリアシング用のＬＰＦ （ローパスフィルタ
）２を介して８ビツト（一般にｎビット）のＡ／Ｄ変換
器３に送られている。このＡ／Ｄ変換器３は、クロック
発生回路４からの周波数ｆｃ （周期Ｔｃ）のクロッ
ク信号により駆動されている。このクロツク１７ｒ号は
１／２分周器５により周波数ｆｃ／２（周期２Ｔｃ）の
矩形波信号となって加算器６に送られている。この矩形
波信号は、上記クロック周期Ｔｃ毎に１．０が交互に表
れる（すなわち２Ｔｃ周期の）１ビツトの２値信号であ
り、加算器６においてＡ／Ｄ変換器３からの８ビツトの
データに対してＬｓＢ（ｉ下位ビット）のデータとして
加算（桁上げ加算）される。加算器６からの８ビツトの
加算データは、ビット・シフタ等の除算器７により１／
２の値にされて出力端子８より取り出される。これは具
体的には、８ビツト（一般にｎビット）のデータのＬＳ
Ｂを切り捨てて残り７ビント（一般にｎ−１ビツト）を
取り出す操作であり、このようにしてビット低減された
出力端子８からのデータが伝送される。すなわち、８ビ
ツトのビデオ・データを７ビツトの伝送路を介して伝送
することが可能となる。
次にこのような構成の動作の一例として、例えば第２図
Ａに示すようにレベルが単純増加するアナログ入力信号
が端子１に供給される場合について説明する。
Ａに示すようにレベルが単純増加するアナログ入力信号
が端子１に供給される場合について説明する。
このアナログ入力信号Ａを、上記７ビツト伝送のために
そのまま７ビツトＡ／Ｄ変換すると、第２図Ｂのような
量子化信号となる。ここで、上記７ビツトＡ／Ｄ変換の
量子化ステップ幅をΔとしており、上記アナログ入力信
号Ａがこの量子化ステップ幅Δで量子化されることによ
り、第２図Ｂの信号が得られる。これに対して第１図の
Ａ／Ｄ変換器３においては、８ビツトのＡ／Ｄ変換が行
われ、このときの量子化ステップ幅はΔ／２となる。
そのまま７ビツトＡ／Ｄ変換すると、第２図Ｂのような
量子化信号となる。ここで、上記７ビツトＡ／Ｄ変換の
量子化ステップ幅をΔとしており、上記アナログ入力信
号Ａがこの量子化ステップ幅Δで量子化されることによ
り、第２図Ｂの信号が得られる。これに対して第１図の
Ａ／Ｄ変換器３においては、８ビツトのＡ／Ｄ変換が行
われ、このときの量子化ステップ幅はΔ／２となる。
従って、第１図のＡ／Ｄ変換器３からの信号は、第２図
Ｃに示すようなものとなる。また、１７２分周器５から
の出力信号は、上記８ビツトのＬＳＢの桁に相当するこ
とから、第２図りに示すようにΔ／２のレベル範囲内で
変化する信号となる。これらの第２図Ｃの信号と、第２
図りの信号とが加算器６で加算され、ＬＳＢが切り捨て
られることにより、第２図已に示すような信号が得られ
る。この第２図Ｅの信号が出力端子８から取り出されて
７ビツト伝送路を介して伝送される。なおこの場合、必
要に応じて、シリアル・データに変換したり、所定の変
調方式で変調したりした後、伝送路を介して伝送するわ
けである。
Ｃに示すようなものとなる。また、１７２分周器５から
の出力信号は、上記８ビツトのＬＳＢの桁に相当するこ
とから、第２図りに示すようにΔ／２のレベル範囲内で
変化する信号となる。これらの第２図Ｃの信号と、第２
図りの信号とが加算器６で加算され、ＬＳＢが切り捨て
られることにより、第２図已に示すような信号が得られ
る。この第２図Ｅの信号が出力端子８から取り出されて
７ビツト伝送路を介して伝送される。なおこの場合、必
要に応じて、シリアル・データに変換したり、所定の変
調方式で変調したりした後、伝送路を介して伝送するわ
けである。
このようにして伝送されたデータを受信する側では、上
記受信側での変調に対応する復調処理やパラレル・デー
タへの変換等を必要に応じて施すことにより、上記端子
８からの出力に相当する７ビツト（−最にｎ−１ビツト
）のデータを得る。
記受信側での変調に対応する復調処理やパラレル・デー
タへの変換等を必要に応じて施すことにより、上記端子
８からの出力に相当する７ビツト（−最にｎ−１ビツト
）のデータを得る。
この７ビツトのデータが、例えば第３図のディジタル入
力端子１１に供給されており、このデータを同７ビツト
のＤ／Ａ変換器１２にて離散的アナログ信号に変換し、
ＬＰＦ （ローパスフィルタ）１３にてクロック成分を
除去することにより、出力端子１４から連続的なアナロ
グ信号を得ることができる。このとき、第２図Ｅの波形
の櫛歯状部分は１と０とが略々等しく交互に表れている
ため、ＬＰＦ１３を通した後には上記７ビツトの量子化
ステップ幅Δの中間レヘルが得られることになり、略々
Δ／２の量子化ステップ幅で量子化したのと同程度の分
解能を得ることができる。この場合、上記ＬＰＦ１３に
おいては、上記送信側で加算したｆｃ／２の周波数成分
を考慮して、該周波数ｆｃ／２にて６ｄＢの減衰が生じ
るような周波数特性を持たせることが好ましい。
力端子１１に供給されており、このデータを同７ビツト
のＤ／Ａ変換器１２にて離散的アナログ信号に変換し、
ＬＰＦ （ローパスフィルタ）１３にてクロック成分を
除去することにより、出力端子１４から連続的なアナロ
グ信号を得ることができる。このとき、第２図Ｅの波形
の櫛歯状部分は１と０とが略々等しく交互に表れている
ため、ＬＰＦ１３を通した後には上記７ビツトの量子化
ステップ幅Δの中間レヘルが得られることになり、略々
Δ／２の量子化ステップ幅で量子化したのと同程度の分
解能を得ることができる。この場合、上記ＬＰＦ１３に
おいては、上記送信側で加算したｆｃ／２の周波数成分
を考慮して、該周波数ｆｃ／２にて６ｄＢの減衰が生じ
るような周波数特性を持たせることが好ましい。
また、上記送信側で加算した上記ディザ・データとなる
周波数ｆｃ／２の信号（第２図Ｄ）は、１サンプル毎に
１、Ｏが交互に表れる規則的な信号であり、受信側でも
例えばワード同期信号やブロック同期信号等を利用する
ことにより容易に再現できる。このように、第２図りの
周波数【ｃ／２のデイザ信号が受信側でも何らかの手段
により再現できる場合には、第４図に示すように減算器
１５を用い、端子１６に得られた上記周波数ｆｃ／２の
デイザ信号を、端子１１で受信された上記７ビツトのデ
ータに対してＬＳＢよりさらに１ビツト下位のビット（
ＬＳＢの１７２）として減算することにより、減算器１
５からの８ビツト・データは第２図Ｆに表される信号に
相当する。この減算動作は、上記ディザ・データとなる
信号（第２図Ｄ）の逆相の信号を加算する動作でもある
。次に第２図Ｆに表される減算出力信号は、８ビツトの
Ａ／Ｄ変換器１７でＡ／Ｄ変換した後、ＬＰＦ １ Ｂ
を介して出力端子１９より取り出している。この場合に
も、略々Δ／２の量子化ステップ幅で量子化したのと同
程度の分解能を得ることができるのみならず、ＬＰＦ１
８の周波数特性としては、上記第３図のＬＰＦ１３に比
べて緩和でき、雑音特性もより改善される。
周波数ｆｃ／２の信号（第２図Ｄ）は、１サンプル毎に
１、Ｏが交互に表れる規則的な信号であり、受信側でも
例えばワード同期信号やブロック同期信号等を利用する
ことにより容易に再現できる。このように、第２図りの
周波数【ｃ／２のデイザ信号が受信側でも何らかの手段
により再現できる場合には、第４図に示すように減算器
１５を用い、端子１６に得られた上記周波数ｆｃ／２の
デイザ信号を、端子１１で受信された上記７ビツトのデ
ータに対してＬＳＢよりさらに１ビツト下位のビット（
ＬＳＢの１７２）として減算することにより、減算器１
５からの８ビツト・データは第２図Ｆに表される信号に
相当する。この減算動作は、上記ディザ・データとなる
信号（第２図Ｄ）の逆相の信号を加算する動作でもある
。次に第２図Ｆに表される減算出力信号は、８ビツトの
Ａ／Ｄ変換器１７でＡ／Ｄ変換した後、ＬＰＦ １ Ｂ
を介して出力端子１９より取り出している。この場合に
も、略々Δ／２の量子化ステップ幅で量子化したのと同
程度の分解能を得ることができるのみならず、ＬＰＦ１
８の周波数特性としては、上記第３図のＬＰＦ１３に比
べて緩和でき、雑音特性もより改善される。
以上の実施例においては、Ａ／Ｄ変換器３によりＡ／Ｄ
変換されたｎビット・データ（例えば８ビツトのビデオ
・データ）のＬＳＢの１ビツトに相当するデイザ信号を
加算する例について説明したが、ＬＳＢを含む下位側２
ビツトに相当するデイザ信号を加算することもできる。
変換されたｎビット・データ（例えば８ビツトのビデオ
・データ）のＬＳＢの１ビツトに相当するデイザ信号を
加算する例について説明したが、ＬＳＢを含む下位側２
ビツトに相当するデイザ信号を加算することもできる。
この場合には、０Ｏ１０１，１０，１１の２ビツト・デ
ータがクロック周期Ｔｃ毎に所定の順序で切り替わるよ
うな４Ｔｃ周期のデイザ信号牽、Ａ／Ｄ変換されたｎビ
ット・データのＬＳＢ及びその１ビツト上位のビットに
対応させて加算した後、これらの下位側２ビツトを切り
捨てることにより、ｎ−２ビツト（例えば６ビツト）の
データとする。この場合には、大幅なビット低減が可能
であるが、デイザ信号による妨害波が発生し、ｆｃ／４
の周波数では６ビツト・データのＬＳＢの約１／２にま
で達するため、用途に応じて適切な切り捨てビット数を
選択することが必要である。
ータがクロック周期Ｔｃ毎に所定の順序で切り替わるよ
うな４Ｔｃ周期のデイザ信号牽、Ａ／Ｄ変換されたｎビ
ット・データのＬＳＢ及びその１ビツト上位のビットに
対応させて加算した後、これらの下位側２ビツトを切り
捨てることにより、ｎ−２ビツト（例えば６ビツト）の
データとする。この場合には、大幅なビット低減が可能
であるが、デイザ信号による妨害波が発生し、ｆｃ／４
の周波数では６ビツト・データのＬＳＢの約１／２にま
で達するため、用途に応じて適切な切り捨てビット数を
選択することが必要である。
この他、発明の要旨を逸脱しない範囲で種々の変更が可
能であり、例えばＡ／Ｄ変換時のビット数は上記８ビツ
トに限定されず、一般にｎビット（ｎは２以上の整数）
とすることができ、Ａ／Ｄ変換後に下位側に加算される
デイザのビット数は一般にｄビット（ｄは１≦ｄｅｎの
整数）とすることができる。この場合の伝送ビット数は
一般に（ｎ−ｄ）ビットとなる。
能であり、例えばＡ／Ｄ変換時のビット数は上記８ビツ
トに限定されず、一般にｎビット（ｎは２以上の整数）
とすることができ、Ａ／Ｄ変換後に下位側に加算される
デイザのビット数は一般にｄビット（ｄは１≦ｄｅｎの
整数）とすることができる。この場合の伝送ビット数は
一般に（ｎ−ｄ）ビットとなる。
本発明に係るビット・リダクション方式によれば、Ａ／
Ｄ変換後のディジタル信号に対してＬＳＢを含む下位ビ
ット側でディジタル・デイザを加算することにより、ア
ナログ信号の段階でデイザ加算する場合に比べてデイザ
のレベル精度を高くでき、このディザ・データを加算し
た後に下位側ビットを切り捨てることで、簡単な構成で
有効なビット低減が可能となり、低い伝送ビット数で高
い分解能を得ることができる。また、ディジタル・デイ
ザ信号はＡ／Ｄ変換器のクロックに応じた所定周期に設
定されているため、受信側でも比較的容易に再現するこ
とができ、Ｄ／Ａ変換前に該再現されたディジタル・デ
イザ信号を減算することにより特性をさらに改善するこ
とができる。
Ｄ変換後のディジタル信号に対してＬＳＢを含む下位ビ
ット側でディジタル・デイザを加算することにより、ア
ナログ信号の段階でデイザ加算する場合に比べてデイザ
のレベル精度を高くでき、このディザ・データを加算し
た後に下位側ビットを切り捨てることで、簡単な構成で
有効なビット低減が可能となり、低い伝送ビット数で高
い分解能を得ることができる。また、ディジタル・デイ
ザ信号はＡ／Ｄ変換器のクロックに応じた所定周期に設
定されているため、受信側でも比較的容易に再現するこ
とができ、Ｄ／Ａ変換前に該再現されたディジタル・デ
イザ信号を減算することにより特性をさらに改善するこ
とができる。
第１図は本発明の一実施例となるビット・リダクション
方式を説明するためのブロック回路図、第２図は該実施
例の動作を説明するための波形図、第３図は受信側の構
成例を示すブロック回路図、第４図は受信側の他の構成
例を示すブロック回路図である。 １・・・・・・アナログ信号入力端子 ２・・・・、・ＬＰＦ （ローパスフィルタ）３・・・
・・・Ａ／Ｄ変換器 ４・・・・・・クロック発生回路 ５・・・・・弓／２分周器 ６・・・・・・加算器 ７・・・・・・除算器 ８・・・・・・ディジタル信号出力端子１１・・・・デ
ィジタル信号入力端子 １２．１７・・・・Ｄ／Ａ変換器 １３．１Ｂ・・・・ＬＰＦ Ｉ４．１９・・・・アナログ信号出力端子１５・・・・
減算器 １６・・・・デイザ信号供給端子
方式を説明するためのブロック回路図、第２図は該実施
例の動作を説明するための波形図、第３図は受信側の構
成例を示すブロック回路図、第４図は受信側の他の構成
例を示すブロック回路図である。 １・・・・・・アナログ信号入力端子 ２・・・・、・ＬＰＦ （ローパスフィルタ）３・・・
・・・Ａ／Ｄ変換器 ４・・・・・・クロック発生回路 ５・・・・・弓／２分周器 ６・・・・・・加算器 ７・・・・・・除算器 ８・・・・・・ディジタル信号出力端子１１・・・・デ
ィジタル信号入力端子 １２．１７・・・・Ｄ／Ａ変換器 １３．１Ｂ・・・・ＬＰＦ Ｉ４．１９・・・・アナログ信号出力端子１５・・・・
減算器 １６・・・・デイザ信号供給端子
Claims (1)
- 【特許請求の範囲】 アナログ入力信号をｎビット（ｎは２以上の整数）のＡ
／Ｄ変換器によりディジタル信号に変換し、 このＡ／Ｄ変換器からのｎビット出力データに対して、
少なくともＬＳＢを含む下位側ｄビット（ｄは１≦ｄ＜
ｎの整数）に相当し上記Ａ／Ｄ変換器のクロックに応じ
た所定周期のディザ・データを加算し、 この加算出力データの下位側ｄビットを切り捨てた（ｎ
−ｄ）ビットのディジタル信号を伝送することを特徴と
するビット・リダクション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2581888A JPH01202038A (ja) | 1988-02-08 | 1988-02-08 | ビット・リダクション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2581888A JPH01202038A (ja) | 1988-02-08 | 1988-02-08 | ビット・リダクション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202038A true JPH01202038A (ja) | 1989-08-15 |
Family
ID=12176445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2581888A Pending JPH01202038A (ja) | 1988-02-08 | 1988-02-08 | ビット・リダクション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202038A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063867A1 (fr) * | 2000-02-24 | 2001-08-30 | Mitsubishi Denki Kabushiki Kaisha | Recepteur |
| US9124187B2 (en) | 2014-01-28 | 2015-09-01 | Fuji Electric Co., Ltd. | Control device for switching power source |
-
1988
- 1988-02-08 JP JP2581888A patent/JPH01202038A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063867A1 (fr) * | 2000-02-24 | 2001-08-30 | Mitsubishi Denki Kabushiki Kaisha | Recepteur |
| US9124187B2 (en) | 2014-01-28 | 2015-09-01 | Fuji Electric Co., Ltd. | Control device for switching power source |
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