JPS5920204B2 - 適応性デルタ変調システム - Google Patents

Description

【発明の詳細な説明】 本発明は音声信号ディジタル化回路、特に適応性デルタ
変調システムに係る。

デルタ変調システムでは、送信すべきアナログ信号は複
数ビットのストリームへディジタル化さね、そして該ス
トリームは元のアナログ信号の波形に近似する波形を再
編成するために後で使用されうる。

この波形を再編成する過程では、二進１ビツトが波形の
振幅を正方向にインクレメントさせるのに対し、二進０
ビツトは波形の振幅を負方向にデクレメントさせる。

その結果、階段状の波形の包絡線はかなり正確な形で、
元の波形の包絡線を表わすようになる。

デルタ変調システムの送信端におけるフィードバックル
ープで＋−３この階段状の波形の包絡線は送信すべき複
数のビットから構成され、そしてとの包絡線は絶えず元
のアナログ波形の包絡線と比較されて、システムの受信
器で所望の信号波形を編成するのに必要な二進１ピツト
または二進Ｏビットの発生を制御する。

音声は広範囲の信号レベルを呈し、短い可聴周波信号（
ｔａｌｋｓｐｕｒｔｓ ）からなるので、すべての信号
レベルに対するＳＮ比と信号の忠実度を保つには圧伸回
路が必要である。

デルタ変調回路は音声の適用業務を満足させるため、各
種の形式の適応性圧伸技術を利用している。

これらの適応性圧伸技術により入力信号に対するステッ
プサイズの調整が行われ、コーティングシステムの動的
な適応性圧伸範囲を増大させる。

一般に、適応性圧伸装置は、入力信号の勾配が小さいと
きは、ステップサイズを減少させ、入力信号の勾配が急
なときは、ステップサイズを増大させることにより、広
範囲な入力レベルにわたってトラッキングを良くする。

しかし、従来の適応性デルタ変調システムには、量子化
雑音と勾配過負荷雑音の問題があった。

量子化雑音は入力アナログ波形のサンプリングの過程で
生じる。

デルタ変調器は、二進の正電圧レベルと負電圧レベルを
発生するために、成る程度の量子化雑音を発生させなげ
ればならないデルタ変調では、各二進レベルの発生率は
アナログ入力信号の勾配に比例する。

この勾配の増加または減少が急激すぎて階段波形のフィ
ードバック信号により人力アナログ信号の（・ランキン
グが行えない場合に＆人 デコーダによって二進１また
は二進０のストリームが出力される。

この状態な”スロープオーバロード″または“勾配過負
荷′”というが、これは一般に量子化雑音より大きい雑
音を生じ、また波形の忠実度をかなり悪くする。

勾配過負荷はさらに過渡応答を劣化させる。

〔発明の目的〕

したがって、本発明の目的は改良された適応性デルタ変
調システムを提供することである。

本発明の他の目的は量子化雑音の少ない改良された適応
性デルタ変調システムを提供することである。

さらに本発明の目的は勾配過負荷雑音の少ない改良され
た適応性デルタ変調システムを提供することである。

さらに本発明の目的は圧伸範囲の太きい改良された適応
性デルタ変調システムを提供することである。

さらに本発明の目的は多重アプリケーションにより、ハ
ードウェアを節約できるようディジタル的に実現できる
改良された適応性デルタ変調システムを提供することで
ある。

さらに本発明の目的は、動的過渡応答が改善された、適
応性デルタ変調システムを提供することである。

さらに本発明の目的は、雑音除去特性のよい改良された
適応性デルタ変調システムを提供することである。

〔発明の概要〕

本発明の目的、特徴および利点はここに開示する適応性
デルタ変調システムにより提供される。

このシステムはアナログ信号比較装置の第１の入力へ接
続されたアナログ入力を含み、該比較装置の出力はサン
プリング周波数でデルタ変調信号ｄｉ（二進ビット１ま
たはＯ）を発生し且つこれをディジタル出力として供給
する周期的サンプリング装置へ接続される。

このデルタ変調信号ｄｉは圧伸装置の入力にも供給され
、該装置の圧伸信号出力αｉは積分フィルタ装置を通し
て再編成されたアラ−ログ信号入力に接続される。

この圧伸装置はディジタルスイッチング回路を含み、該
回路は時間ｔ＝ｉ、ｉ−１、・・・・・・・・・０にお
けるデルタ変調信号（二進ビット）ｄｉ、、ｄ、、・・
・・・・・・・ｄｏの論理状態に応じて３種類のステッ
プサイズを計算する。

すなわち、連続する等しいビットが３つ以上あるときは
、ｔ＝ｉにおけるステップサイズは次式で表わされる。

式（１）は音声のデルタ変調について実験的に決定され
たαの多項式であり、先行ステップサイズの和により急
激に増大するステップサイズの増分（インクレメント）
を与えるような非線形関数である。

連続する等しいビットが２つ（ｄｉ＝ｄｉ −１）しか
無いときは、ステップサイズは次式により表わされる。

α１＝（（Ａ＋Ｃ）αｉ ｔ） （２）したがっ
て、この増分はずっと小さくなる。

相異なる２つのビット（ｄｉ’ｉｄｉ 、）が生ずる
ときは、圧伸装置によって発生されるステップサイズは
次式のようになる。

α・−（（Ｃ−Ｂ）α・−１） （３）１１ 上式でＡ、Ｂ、Ｃは１より小さい正の定数であり、（Ａ
＋Ｃ）＞１、（Ｃ−Ｂ）＜となるように選ぶ。

１＝０におけるα。

の値は圧伸装置によって発生される最小のステップサイ
ズを表わし、これは入力信号が無いとき整定されたアイ
ドルパターン（１，０、■、０、・・・・・・・・・）
がデルタ変調器の出力に現われることを保証する。

アイドルパターンの周波数はサンプリング周波数の丁度
半分である。

これによりデルタ変調器からのアイドリンク雑音の振幅
は極端に低（なる。

この最小ステップサイズはまた、急に入力に信号が現わ
れた場合、ステップサイズを増大させるための手段を与
える。

式（１）に示すステップサイズは、入力信号の急激な立
上り又は立下りの部分で相等しいビットが連続して３つ
以上生ずるとき、急速に増大する。

式（２）及ヒ３）は、再編成されたアナログ波形が入力
信号に近似する場合に適用される。

次にこれらのステップサイズは、比較装置にフィードバ
ックされる再編成された波形を生ずるために、積分ネッ
トワークによって積分される。

この積分ネットワークはディジタル的に実現したもので
よく、たとえば一重積分を行うものでは１つの極を有し
、二重積分を行うものではＺ平面で実数または複素数の
２つの極を有していてもよい。

これらの極の位置＆Ｌ任意のアナログ入力信号のスペク
トルに合うように定数を変えることにより変更すること
ができる。

このようにして、比較装置にフィードバックされるデル
タ変調信号の適応性ディジタル圧伸が、最小の量子化雑
音、最小の勾配過負荷雑音および最大の圧伸範囲で以っ
て行われる。

３２キロビツト／砂のサンプリング速度で、１００４Ｈ
ｚのトーン測定（化アメリカ標準）を行った結果、非常
に高いＳＮ比が観察された。

ディジタル圧伸装置の計算された中間結果を記憶する記
憶装置とディジタル積分ネットワークを設けることによ
り、複数の人出力アナログ信号は、実現コストを節約す
るため１つのデルタ変調システムで時分割多重化されう
る。

実施例の説明 改良されたディジタル圧伸装置およびディジタル積分ネ
ットワークを含む適応性デルタ変調システムが開示され
る。

圧伸装置は勾配過負荷および量子化雑音横手にし、圧伸
範囲を最大にするため入力信号の急速な立上りおよび／
または衰微を含む広範囲のアナログ信号レベルを調節す
るのに最適なステップサイズを発生させる。

時間領域における波形の再編成は、たとえば単極または
双極フィルタなどのディジタル積分ネットワークを通じ
て最適なステップサイズを積分することにより行われる
。

フィルタ定数は、たとえば音声または低速のアナログ変
復調信号のような入力信号のあらゆるスペクトルにほぼ
整合するように選択することができるので、本発明のデ
ルタ変調システムは伝送媒体にともなう雑音に不感であ
り、しかもこのデルタ変調システムの性能は減少した量
子化雑音により増強されることになる。

ディジタル圧伸装置中の記憶装置とディジタル積分ネッ
トワークを設けることにより、このデルタ変調システム
は複数の入出力アナログ信号線に関し、時分割多重化す
ることができる。

第１図は適応性デルタ変調システムの概略図である。

アナログ人力２はアナログ信号比較装置４０１人力へ接
続され、該装置の出力は出力８にデルタ変調された信号
ｄｉを発生する周期的サンプリング装置６に接続される
。

デルタ変調された信号ｄｉはまた圧伸装置１２の入力に
与メられ、その圧伸信号出力Δｉは符号装置１３により
修正されて積分ネットワーク１４を通じて接続される。

ディジタル・アナログ変換装置（ＤＡＣ）４１かラノ再
編成されたアナログ信号出力１６はアナログ信号比較装
置４に供給される。

比較器４はアナログ人力２をＤＡＣ４１からの再編成さ
れた信号１６と比較する。

もしアナログ人力２がＤＡＣ４１の出力１６より大きい
かまたはそれと等しければ、正の符号を示す２進値１が
サンプリング装置６によって出力される。

一方もしアナログ人力２がＤＡＣ４１の出力１６よりも
小さげれば、負の符号を示す２進値０がサンプリング装
置６から出力される。

比較器４の出力を周期的にサンプルするために、サンプ
リング装置６によって連続的なビットが発生される。

その結果として生ずるデルタ変調すれたビットのストリ
ームは線１０に出力され、通信チャンネルを介してデル
タ変調システムの信号受信器３に送られる。

デルタ変調された信号は受信器３で復調されるが、受信
器３は電圧比較器４を除（と変調器１と同様の回路を有
する。

受信器（復調器）３はデルタ変調された複数のビットを
受信し、このビット・ストリームに含まれる情報に基い
て、本明細書で説明するようにアナログ信号を再編成す
る。

このシステムの主たる制御ユニットは、適応性圧伸装置
１２である。

量子化雑音を最小にし、ＳＮ比を最大にし、そして勾配
過負荷ひずみを最小にするため、適応性圧伸装置は下記
の特性を示す。

（ａ） ステップサイズは勾配過負荷の問題を最小に
するため音声の開始または衰微（すなわちアナログ信号
の急速な立上がりまたは低下）に合わせて急速に増大ま
たは減少される。

（ｂ） ステップサイズは量子化雑音を減少させるた
め、音声のスムーズな部分ではスムーズに増大される。

（ｃ） ステップサイズは同様の理由で徐々に小きざ
みに減少される。

（ｄ） ステップサイズと入力レベルは、大声の話者
と同様、柔かい低音の話者に対してもＳＮ比が保持され
るような最大圧伸範囲を得るため、直線的な関係を有す
る。

第２図は上記の基準にしたがって最適なステップサイズ
を発生させるためのデルタ変調システムの圧伸装置１２
の論理図を示す。

本図に用いる記号は下記のとおりである。

ＡｌＢ、Ｃはステップサイズをビットシーケンスにした
がって変化させるための１より小さ℃・正の定数であり
、かつ（Ａ＋Ｃ） ＞ １ 、（Ｃ−Ｂ）＜１である。

ｄ・およびｄ・ はそれぞれｔ＝ｉおよび１＝１
１ −１ ｉ−１のとき発生する二進ビットである。

Ｄは単位時間遅延ステージ１８を示す。

ＭＣＣ１０アナログ信号があるときステップサイズが増
大しく２）入力信号がＯのとき整定されたアイドルパタ
ーン（１，０，１，０，１，０、・・・・・・・・・）
がディジタル出力に現われることを保証するために用い
る最小のステップサイズを示す。

ＭＣはＤＡＣの最下位ビットに対応する値を有する。

ＤＭはゲイン係数を示し、圧縮装置１２と積分ネットワ
ーク１４０間の振幅整合を容易にするための定数である
。

ステップサイズの発生は、ビットシーケンスの論理状態
に依存する。

ステップサイズには三種類があり、これらは、（ａ）ｄ
ｉ−ｄｉ−１、（ｂ）ｄｉ＼ｄｉ−１、（Ｃ）ｄｉ ＝
ｄｉ−１＝ｄｉ −２−−−−−−−−−ｄｏ （すな
わち、連続する等しいビットが３つ以上ある場合）、の
状態にそれぞれ対応する。

圧伸装置１２はその入力と遅延結合点２０との間に接続
された遅延回路１８を含む。

反転型排他的ＯＲゲート２２の第１および第２の入力（
叙ｄｉがｄｉ 、に等しいとき出力信号を発生させる
ため、圧伸装置１２の入力および遅延結合点２０にそれ
ぞれ接続されている。

第１の演算装置２４は、反転型排他的ＯＲゲート２２の
出力に接続された制御入力と、圧伸信号出力に接続され
たフィードバック入力を有し、ｐｉ−１Ａαｉ 、＋
ｐｉ 。

を計算する。

第２の演算装置２６は、第１の演算装置２４に接続され
た第１の入力と、圧伸信号出力に接続されたフィードバ
ック入力と、圧伸装置１２の出力に接続された出力を有
し、Ｃαｉ−１を計算し、これをｐｉの計算された値に
加算し、ｄｌがｄｉ−１と等しいときその和をαｉとし
て出力する。

圧伸装置１２はさらに排他的ＯＲゲート２８を含み、該
ゲートは圧伸装置１２０入力と遅延結合点２０とにそれ
ぞれ接続された第１と第２の入力を有し、ｄｉがｄｉ
、と等しくないとき、出力信号を発生する。

第３の演算装置３０は排他的ＯＲゲート２８の出力に接
続された制御入力と、圧伸信号に接続されたフィードバ
ック入力と、第２の演算装置の第３の入力に接続された
出力を有し、Ｂαｉ−１の値を計算する。

第２の演算装置２６は。（Ｃ−Ｂ）αｉ−１の値を計算
し、ｄｉがｄｉ −１と等しくないときその値をαｉと
して出力する。

第２図に示すように、この論理回路により、圧伸装置１
２が発生する三つのステップサイズは下記のとおりであ
る。

（ａ） 連続する等しいビットが３つ以上あるとき、
Δｉは Δｉ−ＤＭ（（Ａ＋Ｃ）αｉ ｌ＋ｐｔ−ｉ）または このステップサイズは次の例で示すように急速に変化す
る。

もし連続する等しいビットが７つあれば、Δ６（ｔ＝６
）は式（１）から、 Ａ６＝ＤＭ −（（Ａ＋Ｃ）６＋Ａ（５（Ａ＋Ｃ）’＋
４（Ａ＋Ｃ）３＋３（２Ａ＋１ ）（Ａ＋Ｃ）２＋（６
Ａ＋２）（Ａ＋Ｃ）＋Ａ２＋３Ａ＋１ 月ａ。

（５）となる。

上式でα。−ＭＣ（最小ステラフ画路ＭＣ中噛み込んだ
最初の最小ステップサイズ）である。

これは（Ａ十Ｃ）の多項式であり、前のαの値の相によ
り著しく増大するステップサイズの増分を得る非直線的
関数である。

この多項式の各項は１より大きいので、三つ以上の等し
いビットが発生するときはステップサイズは急速に太き
（なり、かくて音声の開始時又は信号の急速な下降時の
勾配過負荷現象を減少させる。

（ｂ） 連続する等しいビットが二しかないとき、ｐ
ｉ−１はＯとなり、式（４）は次のようになる。

Δｉ＝ＤＭ（（Ａ＋Ｃ）α１−１） （６）したがっ
て増分は非常に小さくなる。

（Ｃ） 二つの連続するビットが等しくないときステ
ップサイズは第２図により次のようになる。

Δ、＝ＤＭ （（Ｃ−Ｂ ）αｉ −１） （７）
演算装置２４はオフで、排他的ＯＲ回路２８はオンであ
るから、入力アナログ信号がＤＡＣ４１の出力をトラッ
キングしているときは式（６）、式（７）が用いられる
。

したがって、トラッキング中はステップサイズの変化は
小さく、量子化雑音が少なくなる。

したがって、最大のＳＮ比が得られる。

定数（Ａ＋Ｃ）が１よりわずかに大きく、（Ｃ−Ｂ）が
１よりわずかに小さいと、最適の性能が得られるという
ことに注意すべきである。

さらに、最下位ビットのトランケーションは、ディジタ
ル計算中に行われることに注意しなければならない。

したがってこのように圧伸装置１２の論理により発生し
た実際のステップサイズは式（４）、（６）また唄力が
示す完全群よりわずかに小さい。

トラッキング中のステップサイズの増加または減少が小
さいほど、量子化雑音は少な（なり、したがってＳＮ比
は大きくなる。

圧伸装置は、入力信号レベルに適応する。

すなわちステップサイズの発生は入力信号レベルの線形
関数であり、したがって固有の圧伸範囲は大きくなる。

さらにαｉがＭＣより小さい場合、最小ステップサイズ
回路（ＭＣ）はαｉ＝ＭＣになるようにすることに注意
しなければならない。

これは整定されたアイドルパターン（１，０、工、０、
■、０、・・・・・・・・・）がデルタ変調システムの
ディジタル出力に現われることを保証する。

１．０．１．０、■、０、・・・・・・・・・というパ
ターンは、サンプリング周波数の半分の周波数を持つ方
形波を表わす。

このパターンにより、ディジタル出力の雑音は最小にな
る。

ディジタル化の方法により、ハードウェアのコストを節
約するため、いくつかの入力線の時分割多重化が可能に
なり、このため記憶装置が設けられている。

第１の記憶装置３６は、第２図に示すように第１の演算
装置２４の出力に接続されており、走査クロック３４に
接続された制御入力を持っている。

第１の記憶装置３６は、走査クロック３４０制御下で、
複数の入力信号線のそれぞれについて周期的に記憶した
ＰｉＯ値をアクセスする。

第２の記憶装置３８は、第２の演算装置２６の出力に接
続されており、走査クロック３４０制御下で、複数の入
力信号線のそれぞれについて周期的に記憶したαｉの値
をアクセスする。

要約すれば第２図に示す圧伸装置１２は隣接ビットの論
理状態に基づき、２ビツト（ｄｉ＝ｄｉ−１またはｄｉ
％ｄｉ−１）および多ビット（ｄｉ＝ ｄｉ −１＝
ｄ１ ｚ＝ｄｉ−３・・・・・・・・・）オペレーショ
ンの組合せである。

式４）は３つ以上の等しいビットが連続して発生する場
合に適用さね、実際上３ビツトオペレーシヨンである。

種々のサンプリング時間に、圧伸装置１２から発生され
るステップサイズは、積分ネットワーク１４で積分され
、再編成された波を生成しなければならな℃ｂ符号回路
１３からの符号ビットは、ディジタル出力であり、積分
ネットワーク１４中の傾斜の方向を制御する。

積分ネットワーク１４は３つの形式、すなわち、完全な
積分装置、一重積分装置（１つの極を有する低域フィル
タ）、二重積分装置（１つの零戦、２つの極を有する低
域フィルタ）（シングル０．２極、低域フィルタ）のう
ちの１つであってよい。

従来の方法で次 ２極低域フイルタは（１）出力雑音を
減少するすぐれた性能を有し、（２）Ｓ平面の左側の実
軸上に単一のＯと２極を有し、（３）Ｒ−Ｃネットワー
クを用いてディジタル型またはアナログ型のいずれかで
実現される（ Ｊ、Ａ、Ｇｒｅｅｆｋｅｓ ｅｔ
ａｌ ： ” ＣｏｄｅＭｃｄｕｌａｔｉｏｎ ｗｉ
ｔｈ Ｄｉｇｉｔａｌｌｙ ＣｏｎｔｒｏｌｌｅｄＣｏ
ｍｐａｎｄｉｎｇ ｆｏｒ ５ｐｅｅｃｈ Ｔｒａｎ
ｓｍｉｓｓｉｏｎ”、Ｐｈ１ｌｉｐｓ Ｔｅｃｈｉｃ
ａｌ Ｒｅｖｉｅｗ Ｖｏｌ 、３１．１９７０１ｐ
ｐ、３３５−３５３参照）。

この分野では、標準の変換技術を用いてこの形式のアナ
ログフィルタをディジタル型に変換する方法は周知のと
おりである。

あらゆるアナログフィルタの同等のディジタルフィルタ
への変換は周知である（Ｃ１Ｍ、Ｒａｄｅｒ ｅｔ
ａｌ ：”Ｄｉｇｉｔａｌ ＦｉｌｔｅｒＤｅｓｉ
ｇｎ Ｔｅｃｈｎｉｑｕｅｓ ｉｎ ｔｈｅ Ｆ
ｒｅｑｕｅｎｃｙＤｏｍａｉｎ ”、Ｐｒｏｃｅｅｄｉ
ｎｇｓ ｏｆ ｔｈｅ ＩＥＥＥ。

Ｖｏｌ 、 ５５．４２、Ｆｅｂｒｕａｒｙ １９６７
、ｐｐ。

１４９−１７１参照）。

代表的な秒オーダーのディジタルフィルタは第３図に示
すとおりである。

これは標準の再帰型のものである。

この設計により、フィードバックループの動作安定性が
確実になり、入力信号のスペクトルと整合させることが
できる。

デコーダは開ループシステムであり、０は必要な（、削
除することができることを指摘すべきである。

但し、第３図において、ＡｏないしＡ３は乗数、Ｄは１
ビツトの遅延回路、＋は加算器、ＧｏおよびＧ１は定数
をそれぞれ表わす。

第１表に、音声信号について第２図の圧伸装置１２、第
３図の積分ネットワーク１４で用いられるすべての定数
を示す。

フィルタ定数ん、Ａ１、んおよびＧ１はフィルタの特性
を入力信号のスペクトルに整合させることにより各種の
用途について最適なものにすることができる。

第 ■ 表 定 数 音声に対する値 Ａ Ｉ／ ３２Ｂ
１／ ６４Ｃ６３／６４ ＭＣ１１５１２ ＤＭ １／ ４ Ａｏ （１＋１／２＋１／４＋ｉ／８ ）Ａ１（
１／ ２＋１ ／ ４＋ １ ／ｓ ）Ａ２
３１／ ３２ Ａ３ （１／２＋１／８ ）Ｇ１
２ Ｃｏ １／ ２ 時間領域の波形は、第１図ＯＤＡ変換器（ＤＡＣ）４１
により再編成されたアナログ信号に変換される。

このＤＡＣ４１は符号ピッＩ・を含め１１ビツトである
が、レジスタまたは加算器の幅は１４ビットである。

定数Ｇ１はＤＡＣ４１の入力と積分ネットワーク１４０
間の振幅を整合させるのに用いる。

毎秒３２キロピツ） （３２ｋｂｐｓ ）のサンプリン
グ速度を用い、上記の例を用いた本発明の圧伸装置を用
いたデルタ変調システムによる１００４Ｈｚの試験音（
北米標準）に対するＳＮ比は第４図に示すとおりである
。

これは、このサンプリング速度で従来技術によるＳＮ比
よりもかなり高いＳＮ比を示す。

また、この圧伸範囲は、μｍ２５５によるベルシステム
のμｍｌａｗ ＰＣＭまたは５６にポーにおけるＣＣ
ＩＴＴの１３セグメントＡ−１ａｗＰＣＭとほとんど同
等であることに注目されたい。

時分割多重化オペレーションについてＧｉ、記憶装置４
０は、第３図に示すように、積分ネットワーク１４の出
力に接続しており、走査クロック３４に接続された制御
入力を持っている。

これにより走査クロック３４の制御で入力信号ラインに
対し積分ネットワーク１４からのディジタル化され、再
編成された波形の記憶した値を記憶しアクセスする。

ディジタル的に実現した本発明の圧伸装置と、例示した
積分ネットワークにより、第５図のように複数のＭアナ
ログ入力および出力信号線の時分割多重化を少ないハー
ドウェアで、しかもその実現を容易に行うことができる
。

その入出力は１つの変復調装置５０を共有し、該装置は
第１図の変調装置１のみを含む。

第５図には、アナログ構成部分、帯域フィルタ（ＢＰＦ
）、低域フィルタ（ＬＰＦ）サンプルおよび保持回路（
Ｓ／Ｈ）が含まれ、完全な装置と、複数の入出力線のた
めのデルタ変調システムによるＡ−Ｄ変換およびＤ−Ａ
変換の実際的な配置を示している。

走査クロック３４は第６図に示すように、変調（ＭＯＤ
）、復調（ＤＥＭ）のための時間を制御する。

変調・復調関数の計算はサンプル６からのディジタル出
力と伝送媒体からのディジタル入力にそれぞれ基づいて
行われるが、Ｍ入出力線についてはこの１−１１１：は
１／２Ｍｆ８の時間内に行わなければならない。

再編成されたアナログ波形（ＤＡＣ出力）もまた、同じ
時間の枠内で得られなげればならない。

サンプル６からのデルタ変調出力は第６図に示すように
送信のため対応するボートより１／２Ｍｆ８０時間だけ
遅れて得られる。

第１図に示す適応性デルタ変調システムと、第２図に示
す適応性圧伸装置は、信号入力レベルに適応するステッ
プサイズを発生させることにより圧伸範囲を大きくし、
量子化雑音および勾配過負荷雑音を減少させることによ
りＳＮ比を向上させている。

ＳＮ比はサンプリング操作中のステップサイズを計算す
る方法に関連がある。

第１図のデルタ変調器では、ステップサイズはデルタ変
調ピットストリーム中のビットパターンを監視すること
により動的に変化する。

前に述べたように、１またはＯの連糸がステップサイズ
を増大させ、交互の１−〇パターンがステップサイズを
減少させることが好ましい。

その結果の適応性デルタ変調システムはＳＮ比が改善さ
れ、量子化雑音が少なく、勾配過負荷ひずみが少なく、
圧伸範囲が大きく、動的過渡応答が改善され、チャンネ
ル雑音の影響度が低くなる。

【図面の簡単な説明】

第１図は適応性デルタ変調システムを示す図、第２図は
圧伸装置の論理を示す図、第３図は二重積分ネットワー
クフィルタを示す図、第４図は適応性デルタ変調システ
ムのＳＮ曲線を示す図、第５図は時分割多重化された適
応性デルタ変調システムを示す図、第６図は時分割多重
化された適応性デルタ変調システムの変調器と復調器の
タイミングの関係を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ アナログ入力をアナログ信号比較装置の第１の入力
   へ接続し、該比較装置の出力をサンプリング装置へ接続
   し、該サンプリング装置から現サンプル時間ｉにサンプ
   リング周波数で発生されるデルタ変調信号ｄｉをシステ
   ム出力および圧伸装置の入力へ接続し、該圧伸装置の圧
   伸信号出力αｉを積分回路を通して前記比較装置の第２
   の入力へ接続したデルタ変調システムであって、前記圧
   伸装置に、 現サンプリング時間ｉにおけるデルタ変調信号ｄｉ
   と１つ前のサンプリング時間ｉ−１におけるデルタ変調
   信号ｄ・ １が等しくないときαｉ＝ − （（Ｃ−Ｂ）αｉヨ）を計算し、 前記デルタ変調信号ｄ・とｄ・ が等しいときｔ
   ｉ −ｉ α・＝（（Ａ＋Ｃ）α１−１）を計算し、３つ以上のサ
   ンプリング時間ｉ、ｉ−１、・・・・・・・・・０（ｉ
   ＞２）におけるデルタ変調信号ｄｉ、ｄｉ 、、・・
   ・・・・・・・、ｄｏ が等しいときαｉ＝を計算する
   ためのディジタル演算回路を設け、前記積分回路を通し
   て前記比較装置へフィードバックされるデルタ変調信号
   の適応性ディジタル圧伸を高速に行わしめるようにした
   適応性デルタ変調システム。 （但し、両式において、Ａ、 Ｂ、 Ｃはそれぞれｌよ
   り小さい正の定数であって、 Ａ＋Ｃ＞１、および Ｃ−Ｂ＜１を満足するように選ばれ、 サンプリング時間Ｏに対するα。 は前記圧伸装置によって発生される最小のステップサイ
   ズ、である。 ）。