KR100313079B1 - 음성디지탈화방법과장치 - Google Patents

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타게 뢰브그렌
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Abstract

본 발명은 스텝 크기의 작은 수에 대한 송의 한계뿐만 아니라 송의 장치와 종래 기술의 다른 구현의 결함들과 같은, 종래 기술의 상기 한계들을 피하는 것을 목적으로 한다. 본 발명에서는 선형 디지탈 음절 필터와 상기 필터로부터의 전체 디지탈 값을 데시메이션 프로세스에서 사용하므로써 이러한 문제가 해결된다.
본 발명은 음성을 2개의 원하는 형태 중의 하나로 변환시키는 수단을 제공한다: (1) 초당 8,000 샘플인 13-비트 선형 등가 PCM, 또는 (2) 낮은 비트율 컴팬딩된 델타 변조(CVSD). 이러한 수단은 선형 디지탈 음절 필터를 사용하여 중간 비트율인, 컴팬딩된 델타 변조로 변환하는 중간 단계의 도움으로 이루어진다. 애널로그 적분기 값이 음성 신호를 따르는 방법과 같은 방법으로 음성 신호를 따르는 디지탈 값을 발생시키기 위하여 애널로그 적분기와 같은 방법으로 디지탈 값이 증가 또는 감소되도록 애널로그 적분기뿐만 아니라 리키(leaky) 디지탈 적분기에 중간 비트율 컴팬딩된 델타 변조가 제시된다. 한편, 상기 디지탈 표현은 높은 주파수 스텝-잡음을 제거하기 위하여 디지탈 필터 내에서 필터링되며, 원하는 출력율(output rate)로 샘플링된다. 샘플링율의 감소와 디지탈 저역-통과 필터링의 이러한 조합은 위에 언급된 "다운샘플링" 또는 "데시메이션"이다.
본 발명에 따르는 애널로그 파형신호를 디지탈 파형으로 변환시키는 회로는 적분된 신호를 발생하기 위한 적분기 수단과 적분된 신호와 애널로그 파형 신호를 비교하고 정규 기간(regular interval) 마다 하나의 판정인 일련의 판정들을 등록하기 위한 수단을 포함한다. 또한, 상기 회로는 등록된 판정들 중 가장 최근의 것에 기초하여 적분된 신호의 스텝 부호를 세팅하기 위한 수단, 등록된 판정들에 기초하여 스텝 크기를 선택하기 위한 음절 필터 수단 및 애널로그 파형 신호를 표시하는 연속적인 이진 코딩된 디지탈 신호들을 발생하기 위하여 스텝 부호와 스텝 크기를 프로세싱하기 위한 데시메이션 필터 수단들을 더 포함한다. 한 실시예에서는, 적분기 수단이 원하는 스텝 크기 또는 전류 펄스 폭에 따라서 프로그래밍될 수 있는 커패시터에 접속된 적어도 하나의 프로그래밍가능한 전류소스(current source)를 포함한다.
음절 필터 수단은 등록된 판정들을 비트 시퀀스로서 연속적으로 저장하기 위한 수단과 비트 시퀀스 상에 로직 연산(logic operation)을 수행하고 상기 로직 연산에 따라서 스텝 크기를 나타내는 누산된 값(accumulated value)을 발생하기 위한 수단을 포함할 수 있다. 데시메이션 필터는 숫자 값(numerical value)을 얻기 위하여 비트 시퀀스를 적분하고 정규 기간 동안 상기 숫자 값으로부터 상기 숫자 값의 일부분을 감산(減算)하기 위한 리키 적분기를 포함할 수 있다.
양호한 실시예에 따라서, 스텝 크기는 12-비트 이진 코딩된 값이다. 상기 이진 코딩된 값은 최하위 비트들의 수에 따라서는 제1 프로그래밍가능한 전류 소스를, 최상위 비트들의 수에 따라서는 제2 프로그래밍가능한 전류 소스를 제어한다.
본 발명에 따르는 다른 애널로그-디지털 변환 회로는 애널로그 입력 신호를 커래시터 상의 전압과 비교하고, 정규 기간당 하나의 판정인 일련의 판정들을 등록하기 위한 수단과 상기 일련의 판정들에 따라서 커패시터를 제어하기 위한 적어도 하나의 펄스 폭 변조형 전류 소스를 포함한다. 또한 이러한 회로는 펄스 폭 변화들에 의한 커패시터에 대한 제어에 맞추어 수정되는 누산기(accumulator)를 포함한다. 또한 상기 회로는 누산기 뿐만 아니라 누산기의 N개의 수정 기간 (modifica-tion period) 마다 하나의 이진 코딩된 출력값인 애널로그 입력 신호를 나타내는 일련의 이진 코딩된 출력값들을 발생하는 누산기의 N개의 연속한 값들을 가산(加算)하기 위한 수단을 역시 포함할 수 있다. 이러한 실시예에서의 일련의 판정들은 애널로그 입력 신호를 나타내는 컴팬딩된 델타-변조 비스 스트림으로서 출력될 수 있다.
본 발명에 따라서 다수의 이진 코딩된 숫자 신호(numerical signal) 샘플들을 애널로그 신호 파형으로 변환하기 위한 회로는 각각의 이진 코딩된 숫자 신호 샘플에 대해 N개의 인터폴레이팅(interpolating)된 샘플들을 발생하기 위하여 연속적인 이진 코딩된 숫자 신호 샘플들 사이에서 인터폴레이팅하기 위한 수단, 인터폴레이팅된 샘플들을 디지탈 적분기 내의 값과 비교하고 일련의 판정들을 등록하기 위한 수단 및 스텝 부호에 의해 판정들에 따라서 디지탈 적분기 값들을 수정하기 위한 수단을 포함한다. 또한 상기 회로는 판정들의 연속적인 수에 좌우되어 디지탈 적분기 값을 수정하기 위한 스텝 크기를 발생하기 위한 음절 필터 수단, 스텝 부호와 스텝 크기를 받아들이고 디지탈 적분기 값들에 의하여 숫자적으로(numerically) 기술된 애널로그 신호를 발생하기 위한 리키 애널로그 적분기 수단 및 이진 코딩된 숫자 신호 샘플들에 상응하는 애널로그 파형을 발생하기 위하여 애널로그 신호를 필터링하기 위한 수단이 역시 포함된다.
음절 필터 수단은 위에 설명된 동일한 것와 유사하게 구성될 수 있다. 애널로그 적분기 수단은 커패시터에 접속된 적어도 하나의 프로그래밍가능한 전류 소스를 포함할 수 있다. 상기 적어도 하나의 프로그래밍가능한 전류 소스는 위에 언급된 바와 같이 프로그래밍 될 수 있다.
본 발명의 다른 실시예에서, 디지탈-애널로그 변환 회로는 컴팬딩된 델타-변조 비트 스트림을 받아들이기 위한 수단과 비트 스트림의 비트들의 연속적인 수에 기초된 다수의 가변 스텝 크기들을 발생하기 위한 음절 필터 수단을 포함한다. 또한, 상기 회로는 비트 스트림 내의 비트들의 부호에 따라 가변 스텝 크기들에 의하여 수정되며, 애널로그 출력 신호를 발생하기 위한 적분기 수단과 상기 비트 스트림에 상응하는 애널로그 파형을 발생하기 위하여 애널로그 출력 신호를 필터링하기 위한 수단을 더 포함한다.
본 발명에 따라서 애널로그 파형 신호를 디지탈 파형 신호로 변환하기 위한 방법은 적분된 신호를 발생하는 단계, 애널로그 파형 신호를 적분된 신호와 비교하고 정규 기간마다 하나의 판정인 일련의 판정들을 등록하는 단계 및 등록된 판정들 중 가장 최근의 판정에 기초하여 적분된 신호의 스텝 부호를 세팅하는 단계들을 포함한다. 또한, 상기 방법은 등록된 판정에 기초하여 스텝 크기를 선택하는 단계와 애널로그 파형 신호를 나타내는 연속적인 이진 코딩된 디지탈 신호들을 발생하기 위하여 스텝 부호와 스텝 크기를 프로세싱하는 단계를 포함한다.
본 발명에 따라서 다수의 이진 코딩된 숫자 신호 샘플들을 애널로그 신호 파형으로 변환시키는 방법은 각각의 이진 코딩된 숫자 신호 샘플들에 대하여 N개의 인터폴레이팅된 샘플들을 발생하기 위하여 연속적인 이진 코딩된 숫자 신호 샘플들 사이에서 인터폴레이팅하는 단계, 인터폴레이팅된 샘플들을 디지탈 적분기 내의 값들과 비교하는 단계 및 일련의 판정들을 등록하는 단계들을 포함한다. 또한, 후속 단계들에는 다음의 단계들이 포함된다:
스텝 부호에 의해 판정들에 따라서 디지탈 적분기 값들을 수정하는 단계,
판정의 연속적인 수에 좌우되어 디지탈 적분기 값을 수정하기 위하여 스텝 크기를 발생하는 단계,
스텝 부호와 스텝 크기를 받아들이고 디지탈 적분기 값들에 의하여 숫자적으로 기술된 애널로그 신호를 발생하는 단계, 및
이진 코딩된 숫자 신호 샘플들에 따라서 애널로그 파형을 발생하기 위하여 애널로그 신호를 필터링하는 단계.

Description

[발명의 명칭]
음성 디지탈화 방법과 장치
[배경]
본 발명은 음성 신호에 대한 애널로그-디지탈(analog-to-digital : A/D) 및 디지탈-애널로그(digital-to-analog : D/A) 변환에 관한 것이다. 특히, 본 발명은 펄스 코드 변조(pulse code modulation : PCM) 전화 전송 및 교환 시스템과 음성 또는 무선 신호들이 디지탈 신호 처리기(Digital Signal Processor: DSP)에서 최소한 부분적으로 숫차적 처리되는 무선 전화 시스템에 관한 것이다.
A/D 변환의 목적은 예를 들어 마이크로폰으로부터의 애널로그 음성 소스 신호를 받아들이고, 상기 신호를 DSP의 입력을 위한 디지탈 샘플들의 스트림(stream)으로 변환하는 것이다. D/A 변환기는 DSP로부터 처리된 디지탈 샘플들을 받아들여 상기 샘플들을 예를 들어 이어폰(earphone)을 구동하기 위한 애널로그 파형 (waveform)으로 변환시킨다.
전화기 또는 셀룰러 무선 전화기(cellular radio telephone)와 같은 볼륨 (volume)을 갖는 장치(volume-produced device)들은 경제적 이유로 인하여 특수 목적 집적 회로(Application Specific Intergrated Circuit : ASIC) 칩을 사용하는데, 이러한 칩에서는 A/D 또는 D/A 변환 프로세스들이 회로 칩들이 수행하는 많은 기능들 가운데 함께 구현된다. 이러한 칩들은 유용한, 특히 예를 들어 배터리로 전력이 공급되는 휴대용(handheld) 무선전화를 사용할 때 특히 유용한 저전기 전력(little electrical power)을 소모하는 저전력(low-power) 요구들을 필요로 한다. 본 발명은 반도체 칩에서의 고집적(large scale intergration)에 적절한 음성 디지탈화 (digitization)를 위한 개선된 저전력 기법을 제공한다.
애널로그 음성 신호들에 대한 디지탈화를 위하여 2개의 중요한 기법들이 사용된다. 이러한 기법들은 연속 이진 근사 기법(successive binary approximation technique)과 오버샘플링된 델타-시그마 변조 기법(oversampled delta-sigma modulation technique)이다.
연속 근사 A/D 변환기들에서는, 애널로그 입력 신호 샘플이 최상위 비트(most significant bit : MSB) 위치에는 "1"을 나머지 위치들에는 "0"을 갖는 원하는 디지탈 표현(100000‥‥)에 상응하는 애널로그 전압과 먼저 비교된다. 만일 입력 전압이 상기 애널로그 전압보다 크다면, 최상위 비트(MSB) 위치에는 "1"이 필요하다. 그러나, 만일 입력 신호 전압이 상기 애널로그 전압보다 작다면, "1"인 MSB는 너무 크면, 그 대신에 "0"이 필요하다. MSB는 이러한 비교에 따라서 A로 셋팅되며, 디지탈 코드 (A10000‥‥)에 상응하는 전압이 발생된다. 만일 입력 전압이 상기 디지탈 코드보다 크다면, 제 2 MSB 위치에는 "1"이 필요하며, 만일 그렇지 않다면 "0"이 필요하다. 이러한 판정 B를 호출하므로써, 이제 코드(AB10000‥‥)에 상응하는 전압이 발생되며 입력 신호와 비교되는데, 이러한 동작은 계속된다.
연속 근사 기법의 실제적인 단점은 A/D 변환기가 모든 가능 코드들에 상응하는 전압을 발생하여야만 하는 D/A 변환기를 함께 구현해야 하며, (10000000‥‥)과 (01111111‥‥) 사이의 구별을 위하여 요구되는 전압 정확도는 8-비트 변환 정확도보다 크기 위하여 충분히 커야한다는 것이다. 적절한 신호질(quality)을 보존하면서 다른 화자들의 전체 다이내믹 레인지(full dynamic range)를 수용하기 위하여, 음성 목적에서 요구되는 전형적인 변환 정확도는 13 비트이다. 13-비트의 정확도는 매우 정확한(즉, 0.01%) 저항들을 요구한다. 그와 같은 기법은 원하는 실리콘 집적 회로의 다른 특징들을 제조하기 위하여 필요한 동일 프로세스에서는 사용가능하지 않을 수 있다.
일반적으로 사용되는 두번째로 잘 알려진 기법은 오버샘플링된 델타 또는 델타-시그마 변조라 명명되는 것이다. 이러한 기법은 정확한 구성 요소 값을 필요로 하지 않는다. 오버샘플링된 델타-변조는 적분기(integrator)로부터 나오는 전압(즉, 커패시터의 전하)을 입력 신호 전압과 비교하고, "비트 업(up a bit)"(1) 또는 "비트 다운(down a bit)"(0) 판정을 발생하는 것을 포함한다. 다음으로, 적분기가 입력 신호를 따라가도록 상기 적분기(커패시터의 전하)는 소정 스텝에 의하여 증가 또는 감소된다. +스텝크기(stepsize) 또는 -스텝크기의 스텝들이 적분기에 인가된다. 이는 (비록 역시 이진 디지탈 신호로 간주될 수 있다하더라도) "애널로그" 신호이나, 매끄러운 파형은 아니다. 델타-시그마 A/D 및 D/A 변환은 둘다 이러한 방법으로 기능한다. 업/다운 스텝들을 전송하여 원격 적분기에 그들을 인가하므로써, 비트 스트림 안에 저장된 정보를 나타내는 동일한 전압 파형이 다시 발생될 수 있다.
높은 비트율 델타 변조에 기인하여 디지탈화에 내재한 양자화 잡음 (quantization noise)은 비트율(업/다운 스텝율)이 배(double)로 될 때마다 9 dB 씩 감소된다. 만일 스텝들이 적분기에 2배의 주파수로 인가된다면, 그들은 동일한 신호 변화율(rate-of-change)을 따르기 위하여 그 크기가 반일 것만이 단지 요구된다. 따라서, 스텝형(step-wise) 신호는 입력 신호를 2배 정도 가깝게 따르게 되며, 이는 6dB의 개선된 결과를 가져온다. 또한, 스텝형 신호의 입력 신호로부터의 편차들은 2배의 주파수로 생기며, 단지 반만이 신호 스펙트럼 영역에 겹치도록 양자화 잡음을 2배의 밴드폭(bandwidth)에 대하여 전개시킨다. 단지 원하는 신호 스펙트럼만을 통과시키며 스텝-잡음(step-noise)의 더 높은 주파수 성분들을 통과 시키지 않는 저역-통과 필터 (low pass filter)에 의하여 이러한 영역 밖의 잡음은 제거될 것이다. 이러한 추가의 팩터(additional factor)는 추가의 3dB 가치를 갖는데, 이와 같이하여 비트율이 2배인 때에 전체 신호질의 개선이 9dB가 된다.
오버샘플링된 델타 변조에 기초한 디지탈화의 블럭 다이어그램이 제1도에 도시된다. 입력 음성 신호는 비교기(1)의 한 입력에 인가되며, 이때 다른 입력에는 적분기(2)의 출력이 인가된다. 비교기 출력은 이진수의 하이/로우(high/low) 판정이며, 원하는 최종 출력 샘플율(sample rate)의 N배인 높은 비트율 델타-변조 클럭에 의하여 플립-플롭(flip-flop,3) 안으로 클럭킹된다. 업/다운 판정들은 적분기(2 )가 스텝형 형태로 입력 신호를 따르도록 적분기(2)에 양(陽) 또는 음(陰)의 전압을 인가하도록 선택하기 위하여 스위치(4)를 제어한다. 이와 동시에, 디지탈 적분기(5)가 출력값을 역시 동일한 패턴으로, 그러나 신호의 숫자 표현으로 보내도록 디지탈 적분기(5)에 업/다운 판정들이 인가된다. 디지탈 적분기(5)의 순간적인 값은 원하는 출력 샘플율의 N배인 매 클럭 순간마다 변한다. 3,4 kHz까지의 음성 주파수 밑에 있는 매우 느린 주파수로 값들이 변화하는 것을 허용하는 동시에, N개의 연속 클럭 순간의 각 기간 안에서의 값들의 급속한 변동(fluctuation)을 제거하는 디지탈 저역-통과[또는 데시메이팅(decimating)] 필터(6)에 이러한 값들이 인가된다. 디지탈 저역-통과 필터링 이후에는, 정보 손실이 없기 위한 나이퀴스트 요구 (Nyquist reqiurement), 즉 샘플링율이 최소한 신호의 최고 주파수(본 명세서에서는 3,400Hz)의 2배여야 하는 요구를 만족시키는 초당 8,000 샘플들인 원하는 출력 샘플링율로 상기 값은 샘플링될 수 있다.
알려진 오버-샘플링된 델타 변조 기법의 한 장점은 3.4 kHz에서 차단하는 애널로그 안티-애일리어싱(anti-aliasing) 필터가 요구되지 않는다는 점인데, 왜냐하면, 이러한 기능이 디지탈적으로 수행되기 때문이다. 또한, 어떠한 정확한 애널로그 구성요소도 요구되지 않으며, 실질적으로 사용된 모든 구성요소들은 실리콘 칩 상에 집적하기에 적절한 디지탈 로직(digital logic)들이다.
몇몇의 응용에 대한 이러한 기법의 단점은 요구된 13-비트 동적 영역을 이루기 위하여 전형적으로 256인 높은 오버 샘플링 팩터 N이 요구된다는 점이다. 따라서, 데시메이션 필터들은 매초 많은 계산들을 수행하여야 하며, 이는 디지탈부 (digital portion)의 전력 소모를 증가시킨다. 1987년 6월, 제3호, 권 SC22 솔리드 스테이트 회로에 대한 IEEE 저널(IEEE Journal of Solid State Circuit)의 나우스 (Naus) 등에 의한 " 디지탈 오디오를 위한 CMOS 스테레오 16-비트 D/A 변환기 (A CMOS Stereo 16-bit D/A Converter for Digital Audio)"와 같은 다양한 출판물들은 낮은 오버샘플링 팩터를 사용하여 더 나은 신호질을 이루는 방법들을 개시한다. 그 와 같은 방법들은 3.4 kHz 음성 밴드(band) 내에 더 적은 잡음이 들어가도록 양자화 잡음 스펙트럼을 셰이핑(shaping)하기 위하여 단순한 적분기보다는 더 복잡한 피드백(feedback) 필터들을 사용하는 것을 기초로 한다.
본 발명은 잡음 셰이핑(shaping)에 기초된 것이 아니라 컴팬딩(companding)된 델타-변조와 같은 컴팬딩[한 시점에서 신호의 크기를 압축(COMpressing)한 후 다른 시점에서 익스팬딩(exPANDING)하므로써 상기 압축을 복구하는 것]에 기초되는 애널로그 음성에 대한 디지탈화를 위한 새로운 기법을 포함한다. 가장 잘 알려진 컴팬딩된 델타-변조 원리는 연속적 가변-슬롭 델타(Continuously Variable-slop Delta) 또는 CVSD 변조로 명명되며, 낮은 비트율 델타 변조가 전송 또는 저장을 위하여 음성이 사용되는 형태의 최종 코딩 형태(coding form)인 응용에서 사용되어 왔다. CVSD는 16 K비트/초, 19.2 K비트/초 및 32 K비트/초의 비율(rate)인 군사용 무선 통신을 위하여 널리 사용되어 왔다. 후자의 비율에서는, 신호질이 양호한 전화 신호질에 비견되는 것으로 일반적으로 간주된다.
알려진 CVSD 음성 코더(speech coder)의 블럭 다이어그램이 제2도에 도시된다. 입력 음성 신호는 저역-통과, 안티-애일리어싱 필터(7)에 의하여 먼저 0 - 3.4 kHz 범위의 밴드폭(bandwith) 안에 제한된다. 다음으로, 필터링된 음성은 비교기 (8)의 한 입력에 인가되며, 이때 다른 입력에는 주적분기(principal integrator,9)의 출력이 인가된다.
비교기(8)로부터의 하이/로우(high/low) 판정들은 비트율 클럭(bit rate clock, 도시되지 않음)의 매 시간마다 플립-플롭(10) 안에 등록된다. 플립-플롭 (10) 안에 등록된 하이/로우 판정은 스텝 부호 스위치(13)을 통하여 주적분기(9)에 인가된 음 스텝 전압 또는 양 스텝 전압 중의 하나를 선택하는 것을 제어한다. 또한 하이/로우 판정들은 변조 분석기(14)에서 3개의 연속적인 판정들이 사용가능하도록 플립-플롭(11 및 12) 안에서 지연된다. 변조 분석기(14)는 3개의 연속적인 판정들이 동일한 때(업 업 업 또는 다운 다운 다운)를 감지하며, 적분기(9)가 현재의 스텝 크기로 입력 신호의 변화율을 따르는 것이 어려운 때를 판정한다. 그 다음으로, 변조 분석기(14)는 스텝 크기를 증가시키기 위하여 음절 필터(syllabic filter 15)에 펄스를 전달한다. 만일 펄스가 전달되지 않는다면, 음절 필터(15)는 적분기(9)가 최소 스텝 크기를 사용하여 입력 신호를 정확히 따라갈 수 있도록 입력 신호와 자연적 균형(natural balance)을 찾을 때까지, 스텝 크기가 지수함수적으로(exponentially) 감소되는 것을 허용한다. 따라서 스텝 크기는 입력 신호 레벨에 적용한다. 또한, 스텝 크기는 다른 워드들과 워드들의 음절들 사이의 레벨의 변화에 빨리 적응하는데, 이에 따라 "음절 필터"라 명명된다. 결과적으로, 컴팬딩 없이 요구된 것보다 훨씬 낮은 비트율에도 불구하고 음성의 인식된 신호질이 유지된다.
D/A 변환을 위한 종래의 기술은 2개의 중요한 방법을 포함하는 A/D 변환을 위한 종래의 기술과 유사하다.
종래의 D/A 변환기들은 정확한 저항 네트워크(즉, R-2R 사다리), 또는 오버 샘플링된 델타-시그마 변조에 기초되어 왔다. 세번째의 종래 기술의 방법은 펄스 폭 변조를 사용한다. 13-비트 이상의 정확도가 필요한 때에는, 정확한 저항 네트워크를 요구하는 기법은 일치하지 않는 프로세스 요구들 때문에 큰 실리콘 칩 안에 집적하기에 적절하지 않을 수 있다. 오버샘플링된 컴팬딩되지 않은 델타-변조 기법은 데시메이션 필터들이 빠른 계산 속도로 동작하여만 하며, 이에 따라 더 많은 전력을 소모한다는 단점을 갖는다. 본 발명은 주어진 음성의 신호질을 유지하면서, 비트율이 실질적으로 작아지도록 허용하는 컴팬딩된 델타-변조를 사용한다.
데시메이션과 다운샘프링(downsampling)을 요구하는 오버샘플링된 이진 A/D 변환기를 위한 기초로서 CVSD를 사용하는 것은 이전에는 컴팬딩에 내재한 비선형성 (non-linearity)으로 인하여 복잡한 것으로 생각되었다. 따라서, 비트 스트림을 간단히 필터링하는 것은 컴팬딩되지 않은 델타 변조에서와 같이 불가능하다. 송 (song)에게 허여된 미합중국 특허 제3,949,299호는 비트 스트림을 필터링함에 있어서의 상기 곤란한 점을 완화하는 컴팬딩의 제한된 형태를 사용하여 음성을 디지탈화하는 방법을 개시한다. 송은 단지 일련의 1, 2, 4, 8, 16 등의 로그함수적/지수함수적 크기인 7개 또는 8개의 상대적으로 코어스한(coarse) 컴팬딩 스텝들만을 사용한다. 자신의 디지탈 산술에서 2로 스케일링된 급수(powers of 2 scaling)를 고려하는 것은 송에게는 상대적으로 간단한 일이다.
다른 한편으로는, 2의 스텝-크기인 송의 급수에 의해 제공된 코어스한 6dB 이득 단계들은 고질의 음성을 요구하는 경우에는 바람직하지 않다. 송의 장치는 컴팬딩된 시호에 일치하는 디컴팬딩된 신호를 보장할 수 없으며, 따라서 절대적인 채널 이득을 유지하지 않기 때문에 바람직하지 않다.
[발명의 상세한 설명]
제3도에 도시된 본 발명에 따라서, 입력 음성이 필터(20) 내에서 저역-통과 필터링된다. 상기 필터의 밴드폭은 0 - 3.4 kHz이며, 4 kHz 이상에서의 감쇠 (attenuation)는 디지탈 데시메이션 필터가 간단하도록 유지할 수 있게 돕는다. 해당 오버샘플링 팩터 N이 25 또는 30인 상태에서, 델타-변조 비트율은 200 K비트/초 또는 240 K비트/초를 갖는 두 값 중 어느 하나이다.
주적분기(26)의 출력이 비교기(21)의 제2 입력으로 인가된 상태로, 필터링된 음성은 비교기(21)의 한 입력에 인가된다. 주적분기(26)은 프로그래밍가능한 전류 소스(25)의 출력과 접지 사이에 접속된 커패시터에 의하여 형성된다. 프로그래밍가능한 전류 소스(25)는 P-형 트랜지스터들로 이루어진 적분 전류 소스로부터 풀-업 (pull-up) 전류를 발생하거나, N-형 트랜지스터들로 이루어진 적분 전류 소스로부터 풀-다운(pull-down) 전류를 발생하는데, 이와 같이 함으로써 커패시터 상의 전압이 음성 신호를 따르기 위하여 증가 또는 감소될 수 있다. 쉬프트 레지스터(shift register, 22)의 제1 플립-플롭 단계에서 매 클럭 시간마다 등록됨에 따른 비교기 (21)의 하이/로우 판정에 의하여 업 또는 다운으로의 부호 변화가 결정된다. 이는 프로그래밍가능한 전류 소스(25) 내의 P 또는 N-형 전류 소스들 중에 어떠한 소스가 사용가능한가를 제어한다.
또한 쉬프트 레지스터(22)는 업/다운 판정을 3단계 더 지연시키는데, 그와 같이 하므로써 디지탈 음절 필너(23)에 4개의 연속한 판정들이 사용가능하도록 된다. 4개의 판정들의 패턴에 좌우되어, 음절 필터(23)은 1 또는 2로써 12-비트 값을 증가, 1 또는 2로써 상기 값을 감소 또는 어떠한 것도 하지 않는 것 중의 어느 하나를 행한다. 종국(resulting) 12 비트값은 주적분기(26)을 증가시키거나 감소시키기 위하여 사용될 스텝 크기를 나타낸다. 스텝 크기에 대한 이러한 12-비트 디지탈 표현은 12-비트 D/A 변환기(24)를 통하여 프로그래밍가능한 전류 소스(25)의 전류 레벨을 프로그래밍하기 위하여 사용된다.
12-비트 D/A 변환기(24)는 12-비트 워드를 3개의 4-비트 니블(nibble)로 나누므로써 형성되는데, 이는 제7도에 도시된 바와 같이, 1:16:256인 전류 비율을 갖는 3개의 평행한 전류 소스(60, 61 및 62)들 내의 전류를 제어한다. 각 소스로부터의 전류는 자신의 전류 펄스의 폭을 16개의 값들 중 하나로 제어하기 위하여 자신에 관련된 4-비트 제어 니블을 사용하여 제어된다. 따라서, 주적분기(26)은 업 또는 다운 스텝들과 꼭 같을 필요는 없는 일련의 음성 신호들을 따른다. 스텝 부호가 비교기 판정에 의하여 결정되는 반면에, 스텝 크기는 음절 필터(23)으로부터의 12-비트 출력에 의하여 주어진다. 따라서, 13-비트 조합은 일련의 스텝들에 대한 부호 -크기 표현이다. 일련의 스텝들에 대한 부호/크기 표현이 데시메이션 필터(27) 내에서 디지탈적으로 적분된 때에는, 주적분기(26)의 커패시티 상의 애널로그 전압에 대한 숫자 모사(numerical facsimile)가 생성된다.
데시메이션 필터(27)은 데시메이션 필터(27)의 부분인 디지탈 누산기 내에 부호-크기 스텝 표현을 누산시킨다. 제6도에서 표현된 바와 같이 리키 적분기(50)을 이루기 위하여 누산기는 매 이터레이션(iteration)마다 누산된 값으로부터 자신의 누산된 값의 1/512인 값을 감산한다. 이는 누산된 값이 한 극값 (extreme) 또는 다른 값으로 드리프트하지 않는 것을 보장한다. 상기 1/512 비율인 값은 약 64 Hz의 경계 주파수(corner frequency)를 갖는 고역-통과 필터에 해당한다.
데시메이션 필터의 제1 동작은 다음과 같이 수학적으로 표현될 수 있다:
I(i) = (1-1/512) ·I(i - 1) + D(i)
이때, D(i)는 부호를 포함하는 스텝 크기이다.
팩터(1 - 1/512)를 주기 T인 클럭 시간 마다 지수적 감쇠 팩터(decay factor)와 등가로 만드는 것은,
EXP(-ωT) = 1- 1/512
이고, ωT = 1/512가 되며, T = 1/200000인 경우에 대해서 ω는 64 Hz에 상응하는 400 래디언/초(radians/sec)보다 약간 적은 값이 된다.
데시메이션 필터(27)의 제2 단계는 N 값들에 대하여 적분된 값들의 합을 계산한다. 다음으로, 합은 매 8000 Hz 주기마다 출력된다.
상기 데시메이션 필터(27)의 주파수 응답은 제곱된 함수인 [sin(x)/x]에 상응하는데, 이때
x = π·f/8000 = ω/16000
이며, f는 Hz 단위인 주파수이며, ω는 래디언/초 단위의 주파수이다. 이는 3.4 kHz인 최고 음성 주파수에서 2.75 dB의 감쇠를 가져온다. 상기 감쇠를 보상하기 위하여, 최종 단계의 누산기는 N 값들에 대한 다음의 가산 이전에는 0으로 리세트되지 않으며, 대신에 이전 결과에 대해 1/8을 빼도록 리세트된다. 이는 더 높은 음성 주파수들을 강조하고 [sin(x)/x] 감쇠(roll-off)를 보상하는 결과가 된다. 이는 고주파수 감쇠가 모든 샘플들을 누산하지 않으므로써 회피되며, 이로 인한 잡음 감소 효과가 나빠지는 단점을 갖는 송(Song)에 의한 종래 기술의 데시메이션 필터와 대조된다.
비교기와 주적분기에 대해 대안적인 배치가 제4도에 도시된다. 비교기(30)과 프로그래밍가능한 전류 소스(32)들은 큰 집적 회로(33) 내에 함께 구현된다. 전류 소스(32)는 비교기의 한 입력과 주적분기 커패시터(31)의 한 쪽 끝에 접속된다. 인코딩된 음성 신호는 적분기 커패시터(31)의 다른 쪽 끝에 인가된다. 커패시터(31)을 통하여 흐르는 전류 소스(32)로부터의 전류를 적분하므로써 형성된 전압은 입력 음성 신호로부터 감(減)해진다. 이러한 감산으로부터 남은 것은 비교기(30)에서 공급 전원의 1/2(Vcc/2)인 고정 바이어스 전압과 비교된다. 비교기(30)은 비교기 입력 전압들이 똑같아 지도록, 제3도를 참조하여 개시된 실시예와 유사한 방법으로 전류 소스(32)를 제어하는 업/다운 판정을 발생시킨다. 이러한 배치 덕분으로, 칩을 위해 요구된 핀의 수를 줄일 수 있으며, 비교기의 입력들은 단지 고정된 바이어스 점 주변에서 동작하는 것만이 필요하기 때문에 비교기는 단순해진다.
본 발명에 따른 음절 필터의 동작이 제5도에 도시된다. 4개의 연속적인 비교기의 판정들은 쉬프트 레지스터(40)내에서 사용가능하다. 이러한 판정들은 12-비트 누산기(42)가 2 또는 1만큼 증가되는지, 2 또는 1만큼 감소되는지 또는 변화되지 않고 남겨지는지를 결정한다. 이러한 사양(option)들은 다음의 테이블에 도시된 룩 업 테이블 또는 로직(41)에 따라서 선택된다:
또한, 12-비트 누산기(42)는 매 이터레이션 동안 자신의 누산 값으로부터 자신의 누산값의 1/1024를 감하므로써 리키 적분기가 된다. 이는 누산값이 한 극단 또는 다른 값으로 드리프트하지 않으며, 어떠한 임의 출발값(starting value)의 효과도 시간에 따라 지수 함수적으로 줄어드는 것을 보장한다.
1024에 의한 분할에 상응하는 10개의 위치만큼 뒤로(우측으로) 쉬프팅된 때의 12-비트 누산기(42)에 대한 비트 위치배치(positioning)가 블럭(44) 내에 도시된다. 누산기의 2개의 최상위 비트들은 누산기의 2개의 최하위 비트들에 겹치며, 이들은 제거되어야 한다. 이는 위의 테이블에 의하여 발생된 증가를 수정하므로써 이루어진다.
요약하면, 중간 비트율 컴팬딩된 델타 변조기의 기본은 스텝크기(stepsize)로 음성 신호를 증가 또는 감소시키므로써 음성 신호를 트랙킹(tracking)하도록 강제받는 적분기이다. 또한, 스텝크기는 2, 1, 0, -1 또는 -2 각각에 의한 더 낳은 트랙킹을 주기 위하여 역시 증가 또는 감소된다. 스텝크기는 상기 양에 의하여 증가 또는 감소될 수 있는 12-비트 누산기 안에 디지탈 숫자로서 저장된다. 또한, 이러한 적분기는 "리키"인데, 이는 매 클럭 시간마다 자신의 현재값의 1/1024의 양이 감해지는 것을 뜻한다. 이렇게 하는 목적은 이전 값이 현재값에 지수함수적 감쇠 잉여 효과(decaying residual effect)를 갖는 것과, 특히 스위치에 대한 임의 출발값의 효과가 수 밀리 초를 넘지 않는 동안 지속되는 것을 보장한다.
12-비트 값으로부터 12-비트 값의 1/1024를 감산하기 위하여, 상기 값은 10이진 위치만큼 뒤로 쉬프팅되어야 하며, 그 다음으로, 아래에 도시된 바와 같이 상기 값으로부터 감해진다:
한편, 단지 2개의 최상위 비트 1과 2만이 원래의 12-비트 값에 겹치며, 따라서 2개의 0인 MSB들을 갖는 값들에 대하여 어떠한 리키 효과도 발생되지 않는다는 것을 알 수 있다. 원하는 리키 누산기 효과가 모든 값들에 대해서 이루어지는 것을 보장하기 위하여, 적분기는 12-비트 누산기에 겹치지 않는 피감수(彼減數)의 최하위 10개의 비트들을 누산하는 10-비트 확장이 구비된다. 10-비트 확장이 넘치는 때에는, 누락된 10-비트의 일부가 12-비트 누산기의 전체 하나의 최하위 비트에 누산되었음을 뜻하며, 따라서 추가의 1이 2개의 겹친 비트 1과 2에 덧붙여서 감해져야 한다.
따라서, 12-비트 누산기로부터 감해져야 할 수의 전체 범위는:
기본 스텝 크기 증가/감소 : 2, 1, 0, -1, -2
10-비트 쉬프트의 비트 1과 2 : 0, -1, -2 또는 -3
10-비트 확장으로부터의 오버플로우 : 0 또는 -1
12-비트 누산기로부터 가산/감산될 이러한 9개의 값들 중의 하나는 4개의 연속적인 비교기의 판정들, 누산기의 현재 2개의 MSB들 및 10-비트 누산기 확장으로부터의 오버플로우 상태에 의하여 결정되는 스텝크기 증가에 대한 함수이다. 따라서, 모든 7개의 이러한 비트들은 발생가능한 7개 어드레스 비트의 128개의 가능한 조합의 각각에 대해서 상기 9개 값들 중 옳은 한 값으로 프로그래밍되는 룩-업 테이블(41)에 입력으로서 제공된다.
10-비트 확장을 이루기 위하여, 10개의 최하위 비트들은 10-비트 누산기(43)안에 누산되며, 단지 10-12 비트 경계 사이에서 캐리가 발생된 때에만 효과를 갖는다. 또한, 이러한 캐리는 캐리가 발생되었는가 아니면 발생되지 않았는가를 나타내는 0 또는 -1에 의하여 상기 테이블을 수정하므로써 역시 설명될 수 있다. 따라서 룩-업 테이블(41)은 누산기(42)의 2개의 최하위 비트(LSB)들과 10-비트 누산기(43)의 캐리 출력으로부터 추가의 입력을 갖으며, 입력 라인의 각각의 가능한 상태에 대하여 +2와 -6 사이의 적절한 엔트리(entry)들을 갖는다. 4 비트 수는 부호/크기 형식에서 이러한 9개의 가능한 값들을 나타내기에 충분하다. 부호는 누산기(42)가 3-비트 크기의 가산 또는 감산을 행하는 것을 제어한다. 12-비트 크기가 제3도와 제4도에 각각 도시된 주적분기(26 또는 31)을 증가 또는 감소시키는 데 사용하기 위한 스텝 크기로서 출력된다. 양호한 실시예에서는, 직렬 산술이 직접 회로 내의 게이트 수를 최소화하기 위하여 누산기 가산 또는 감산을 위하여 사용될 수 있다.
룩-업 테이블 내용은 전형적 음성 신호에 대하여 최선의 결과를 가져오도록 경험적으로 결정된다. 그러나, 다른 테이블 내용이 그 이상의 결과를 가져올 수 있다. 마찬가지로, 스텝 크기에 대한 선택에 영향을 주기 위하여 사용된 비교기 판정들의 수는 근본적(fundamental)이지 않다. 예를 들어, 스텝 크기에 영향을 주기 위하여 많은 수의 비교기 판정들을 사용하는 경우에는 비교기의 이득이 작을 수 있다. 이전 판정에 따른 스텝 크기에 대한 정확한 조정(adjustment)은 수 많은 출판의 대상이 되어 왔다. 그와 같은 어떠한 경험적으로 최적화된 스텝 크기 적응 기법이 본 발명 안에 함께 구현될 수 있다. 그러나, 본 발명에 따른 리키 음절 적분기를 제공하기 위하여는 스텝 크기 적응 역시 현 스텝 크기에 좌우되어야 한다.
본 발명에 따른 데시메이션 필터의 예가 제6도에 도시된다. 스텝 부호와 12-비트 스텝 크기들이 리키 적분기(50)에서 먼저 적분된다. 상기 리크(leak)는 각각의 이터레이션마다 누산된 값으로부터 적분기의 누산된 값의 1/512(.000000001)인 양을 감산하므로써 제공된다. 이는 만일 일정한 값이 적분기(50)에 제공된다면, 512의 잠재적인 "이득"을 적분기에 제공하며, 따라서 12 비트와 부호 비트의 합으로부터 22 비트인 2의 보수(2'complement) 표현으로까지 워드 길이가 확장된다. 리키 적분기 값은 13 비트의 2의 보수 표현과 동일한 종류인 12 비트와 부호이다. 적분하기 위하여 일정한 입력값이 제공된 때에는, "리크"의 크기가 상기 일정한 값과 같아질 때까지 적분기 값이 증가할 것이며, 같아진 때에는 증가를 멈춘다. 상기 리크가 적분기 값의 1/512인 양이기 때문에, 상기 시점에서의 값은 상기 일정한 값의 512배, 즉 9 비트 더 길어야만 한다. 따라서, 리키 적분기의 길이는 13 + 9 = 22 비트이다.
22-비트의 결과는 초당 요구된 8,000 개의 샘플로 신호를 다운샘플링하기 위하여 합산기(summer, 51) 안에서 N개의 연속된 값들에 대하여 합해진다.
양호한 구현에서는, N이 25 또는 30이기 때문에, 27 비트까지 워드 길이면에서의 잠재적인 추가의 확장이 이루어진다. 만일 2개의 22-비트 값들이 더해진다면, 최대로 가능한 결과는 하나의 MSB를 더 주는 2배 값, 즉 22로부터 23 비트들로의 확장이 된다. 만일 4개의 MSB들이 더해진다면, 결과는 24 비트가 된다. 만일 8개의 MSB들이 더해진다면, 결과는 25 비트가 된다. 만일 16개의 MSB들이 더해진다면, 결과는 26 비트가 된다. 만일 32개의 MSB들이 더해진다면, 결과는 27 비트가 된다. 후자의 27 비트 길이는 더해진 값의 수(25 또는 30)이 16보다는 크나 32를 넘지 않기 때문에 바람직하다. 정규 레벨의 정상적인 음성에 대하여, 27-비트 동적 영역 전체가 결코 사용되지 않을 수 있다. 따라서, 출력을 위하여 최상위 16 비트들 대신에 낮은 비트들의 쉬프트로부터의 16 비트들을 선택하는 것이 이로울 수 있다.
모든 응용에 대하여 가장 좋은 쉬프팅에 대한 결정을 미리 하는 것이 불가능하지 않을 수 있기 때문에, "쉬프트 선택" 제어 입력에 의하여 출력된 16-비트 쉬프트를 선택하는 것이 제공된다.
샘플을 발생시킨 후에, 합산기(51)은 다음 합산 주기 이전에는 0으로 리세팅되지 않으나, sin(x)/x 주파수 응답 보정을 제공하기 위하여 바로 출력된 값의 -1/8인 양으로 리세팅된다. 직렬 산술이 실리콘 영역을 절약하기 위하여 사용될 수 있다. 누산기의 이전 값의 -1/8인 양으로 누산기를 리세팅시키는 것은 3-비트 지연, 반전(inversion) 및 부호 확장을 통하여 27-비트 쉬프트 레지스터의 내용을 재회전(recirculating)시키므로써 간단히 이루어진다.
스텝 크기에 의하여 주어진 스텝 부호와 크기에 의하여 표시된 방향으로 전류 펄스들을 발생시키기 위하여 프로그래밍가능한 전류 소스들이 요구된다. 보통의 D/A 또는 A/D 변환기 요구들과는 대조적으로, 음선 신호 파형은 연속적인 부호들에 의하여 전체적으로 표현되며, 단지 상기 파형의 크기만이 스텝 크기에 의하여 통제된다. 따라서, 12-비트 크기를 전류로 변환시키는 과정에서의 비선형성(non-linearity) 또는 오차들은 음성 신호에 대한 왜곡(distortion)을 유발하지 않으나, 시스템 전체에 이득 변환의 결과를 가져온다. 따라서, 이는 만일 12-비트 D/A가 자신의 12-비트 동적 영역에 대하여 8-비트 정확도를 갖는다면 충분하다.
본 발명에 따른 프로그래밍가능한 전류 소스 배치의 예가 제7도에 도시된다.제1 전류 소스(60)은 직렬 스위치 트랜지스터(68)에 의하여 풀 다운(pull down) 전류 I1을 발생하기 위하여 인에이블(enable) 또는 디스에이블(disable)될 수 있는 N-형 전류 미러(current mirror, 69 및 65)로 구성된다. 트랜지스터(67)은 저항(63)의 전류에 대한 정확한 전류 반복(mirroring)이 이루어질 수 있도록 스위치 트랜지스터(68)의 저항성(resistance)을 보상한다. 유사한 풀-업 전류소스가 P-형 트랜지스터(70, 71, 66 및 64)에 의하여 형성된다. "인에이블 N1"으로 풀-다운 전류가 인에이블되거나, "인에이블 P1"으로 풀-업 전류가 인에이블되거나 또는 그 어느 것도 일어나지 않는다. 이러한 전류 소스들의 위치에 "캐스코우드(cascode)" 전류 미러 회로가 사용될 수 있다. 캐스코우드 전류 미러 회로는 출력단의 전압 변동면에서 개선된 정확도를 제공한다. 제4도의 장점을 갖는 비교기(30)과 적분기(32) 배치가 사용된 때에는, 전류 소스들은 일정한 출력 전압으로 동작하며, 캐스코우드 전류 미러들은 요구되지 않는다. 만일 제1도의 비교기 배치가 사용된 때에는, 캐스코우드 전류 소스들이 바람직하다.
전류 소스(60)은 인에이블된 때에 풀 다운 또는 풀 업 전류 I1을 발생시킨다. 제2 전류 소스(61)은 전류I2를 발생시키며, 제3 전류 소스(62)는 전류I3을 발생시킨다. 전류의 비율I1: I2: I3은 전류 미러들의 트랜지스터 영역 비율들을 적절히 선택하므로써 1: 16: 256으로 조정된다. 정확한 비율을 이루기 위하여,Pref와 Nref로 표시된 공통 기준 라인들은 모든 3개의 전류 소스들에게 동일한 기준 전압을 공급한다.
3개의 전류 미러들에 대한 6개의 인에이블 라인들은 12-비트 스텝 크기에 대한 3개의 4-비트 니블들에 의하여 각각 결정된 가변 펄스로 3개의 P 또는 N-형 전류 소스들을 인에이블시키는 제8도에 도시된 3개의 디지탈 로직 회로들에 의하여 구동된다. 크기로부터 4개의 선택된 비트들이 0과 15 유니트 사이의 펄스 폭을 결정하는 반면에, 스텝 부호 비트는 P-형 소스와 N-형 소스 중 어느 것이 인에이블되는가를 결정한다. 최하위 4비트들은 가장 약한 전류 소스의 펄스 폭을 제어한다. 중간의 4개 비트들은 처음 소스의 세기에 대하여 16 배인 중간 세기(strength)인 전류 소스의 펄스 폭을 결정한다. 최상위 비트들은 처음 소스의 세기에 대하여 256배인 가장 세기가 강한 전류 소스의 펄스 폭을 제어한다.
4-비트 제어 입력으로부터 펄스 폭 제어 신호를 발생시키기 위한 전형적인 회로가 제8도에 도시된다. 각각이 4-비트 니블의 각각을 위한 3개의 그와 같은 회로가 제공된다. 4-분할(divide-by-four) 회로(84)는 로직 연산을 위한 제어 스트로브(control strobe)를 발생시킨다. 4-비트 계수기 (counter, 81)이 a = b = c = d = 0 (계수 = 0)인 상태인 때에 주기가 시작된다. 이는 새로운 4-비트 제어값을 래치(latch, 83) 안으로 들여보내는 5-입력 게이트(88)을 통하여 리치 클럭 펄스의 발생을 가능하게 한다. 다음에 발생된 스트로브는 플립-플롭(85)로 보내지는 비교 클럭 신호이다.이러한 클럭 신호는 4-비트 계수시 값과 4-비트 래치 값들이 4-비트 비교기(82)에 의하여 똑 같은 값으로 감지되었는가를 등록한다. 만일 래치 클럭 펄스가 여전이 하이인 동안, 계수기 값과 래치 값들이 똑 같지 않은 것으로 감지된다면, AND 게이트(86)은 플립-플롭(87)을 세팅시키는 출력을 발생시킨다. 만일 이러한 값들이 똑 같은 것으로 감지된다면, 플립-플롭(85)로부터의 출력은 플립-플롭 (87)을 리세팅시킨다. 따라서, 계수기(81)이 역시 0인 때에, 만일 제어 비트들이 주기의 초기에서 0이라면, 플립-플롭(87)은 리세트 상태를 유지하며, 그렇지 않은 경우에는 세트 상태를 유지한다.
다음으로, 계수 스트로브가 스트로브 발생기에 의하여 발생되며, 계수기(81)이 증가된다. AND 게이트(88)을 동작하기 위한 상태가 사라지기 때문에, 계수기 (81)이 0으로 복귀할 때까지는 어떠한 래치 클럭 펄스도 더 이상 발생되지 않을 것이다. 다음의 비교 스트로브는 증가된 계수값이 래치(83)의 4-비트 값과 같은지, 아니면 같지 않으지를 플립-플롭(85) 안에 등록한다. 만일 상기 값들이 같다면 플립-플롭(87)은 리세팅된다. 플립-플롭(87)은 계수기(81)이 디지탈 음절 필터(23)으로부터 래치(83)에 입력된 4개의 제어 비트들과 같은 계수에 도달할 때까지 세트 상태에 있게 되며, 따라서 출력으로 0 내지 15의 계수 클럭 주기의 펄스를 발생시킨다. 상기 펄스는 매 16 계수 클럭 주기마다 반복된다. 따라서, 출력 펄스 듀티 팩터는 제어 입력에 좌우되어 스텝의 1/16양으로 0 내지 15/16인 양의 범위를 갖는다.
반복 주기는 델타-변조 비트율과 같은데, 이는 N이 오버샘플링 팩터(즉,25)인 경우 8,000N kHz이다. 계수기 클럭은 델타-변조 비트율의 최소인 16배인 반면에 매스터 클럭은 4배 더 높은 64 ·8,000N이다. 한 실시예에서는, 65 ·8,000N의 값인 매스터 클럭이 사용가능하나, 각각의 65 클럭 펄스들 중 단지 64개의 블럭만을 스트로브 발생기(84)의 매스터 입력 라인에 전달한다. 한편, 펄스 듀티 팩터는 제어 비트 입력에 좌우되어 4/65인 스텝으로 0으로부터 60/65까지의 범위를 갖는다.
본 디지탈 설계 기술에 숙련된 사람은 청구 범위에 기술된 바와 같은 본 발명의 범주와 교시(spirit)로부터 벗어남 없이 많은 다른 로직 구성을 고안할 수 있다는 사실이 이해될 것이다.
양호한 실시예에서는, 인코더가 다른 비트율의 컴팬딩된 델타-변조 인코더로서만 동작되도록 제어될 수 있다. 데시메이션 필터 프로세스를 생략하고 델타-변조 회로에 대한 클럭 주파수를 변경하므로써, 다음의 대안적인 디지탈화(alternate digitizing) 모드들이 제공된다:
(1) 8 K 비트/초인 컴팬딩된 델타 변조;
(2) 16 K 비트/초인 컴팬딩된 델타 변조;
(3) 32 K 비트/초인 컴팬딩된 델타 변조;
(4) 8,000 샘플/초인 13-비트 선형 등가 PCM으로 변형된 200 K비트/초인 컴팬딩된 델타 변조.
음성 디코더는 음성 인코더에 대해 상대적인 것이다. 디코더는 예를 들어 8,000 샘플/초의 표준율로 이진 코딩된 음성 샘플들의 스트림을 받아들이며, 상기 샘플들을 해당 애널로그 음성 파형으로 변환시킨다. 인코더에 의하여 제공되는 대안적인 동작 모드에 따라서, 본 발명의 디코더는 해당 대안 모드로 동작한다.
본 발명에 따른 D/A 변환기가 제9도에 도시된다. 표준 8,000 샘플/초의 비율인 (PCM을 통하여 형성된) 입력 이진-코딩된 음성 샘플들은 먼저 팩터 N에 의하여 원하는 델타-변조율로 업샘플링(upsampling)된다. 업샘플러(upsampler, 90)은 연속한 입력 샘플들 사이의 선형 인터폴레이션을 사용한다.
업샘플링 위해 사용된 인터폴레이션 기법의 복잡도와 원래의 8,000 Hz 샘플율의 1/2보다 더 크도록 구성요소들을 강제하기 위하여 요구되는 애널로그 필터(95)의 복잡도 사이에서 절충(trade-off)이 이루어진다. 더 높은 업샘플링은 저역-통과 필터(95)가 더 완화된(relaxed) 설계로 이루어질 수 있도록 허용하나, 출력 음성 파형이 이어폰(earphone)을 구동시키도록 의도된 경우의 실시예에서는, 선형 인터폴레이션을 사용하여 적절한 성능이 얻어진다.
업샘플링된 값들은 "초과(greater than)" 또는 "미만(less than)" 판정을 발생시키는 디지탈 비교기(91)에서 디지탈 적분기(92)의 값과 비교된다. 이러한 값들은 제5도를 참조하여 앞서 설명된 바와 같은 동일한 설계의 디지탈 음절 필터(93)으로 인가된다. 음절 필터(93)은 비교의 부호에 따라서 적분기(92)가 증가되거나 또는 감소될 스텝 크기를 발생시킨다. 따라서 디지탈 적분기 값은 일련의 업/다운 스텝들의 형태로 연속적인 업샘플링된 입력 값들을 따른다.
또한, 동일한 스텝 크기와 스텝 부호들이 역시 리키 애널로그 적분기(94)에 인가된다. 애널로그 적분기(94)는 연속적인 디지탈 적분기 값들에 의하여 숫자적으로 설명된 동일한 파형을 애널로그 형태로 재발생시킨다. 3.4 kHz의 최대 음성 주파수보다 큰 디지탈 잡음 성분들을 제거하기 위하여 필터(95)에서 저역-통과 필터링을 한 후, 애널로그 음성 파형을 예를 들어 전화 수화기를 구동하는 데 사용가능해진다.
제6도의 디지탈 적분기(50)이 드리프트를 방지하기 위하여 리키 성분을 요구하는 개방 루프(open loop) 내에서 동작하는 반면에, 본 발명의 인코더에서의(제3도), 애널로그 적분기는 드리프트를 방지하기 위하여 비교기와 함께 피드백 루프(feedback loop) 안에 있게 된다. 디코더에서의 디지탈 적분기(92)는 루프 안에서 동작하며 리키일 것을 요구하지 않는다. 애널로그 적분기(94)는 드리프트를 제어하기 위하여 리키지(leakage)를 요구하는 개방 루프 안에서 동작한다. 리키 애널로그 적분기(94)는 제7도와 제8도를 참조하여 앞서 설명된 펄스 폭 제어기와 프로그래밍 가능한 전류 소스(60, 61 및 62)의 설계와 동일한 설계를 사용한다. 그러나, 리키지를 유발하기 위하여는, 적분기 피드백 커패시터(101)이 제10도에 도시된 바와 같이 저항(102)에 의하여 유회(shunt)된다. 이는 완벽한 적분기에 대하여 낮은 주파수에서 이득의 감소를 야기시킨다. 만일 RC 코너 주파수(corner frequency)가 300 Hz 최소 음성 주파수보다 훨씬 아래, 즉 60 Hz로 선택된다면, 아무 문제도 발생하지 않는다.
인코더와 같이, 애널로그 적분기(94)의 전류 소스들이 만일 가상 접지 (virtual ground), 즉 일정한 출력 전압으로 동작한다면, 전류 소스들은 간단하게 설계될 수 있다.
디코더에 대한 양호한 배치가 제10도에 도시된다. 전류 소스(103)은 전류 펄스를 OP 앰프(OPeration amplifier, 100)의 반전 입력(inverting input)에 인가시킨다. 비-반전 입력에는 일정한 바이어스 전압, 즉 전원 전압의 1/2인 전압이 유지된다. 리키지가 피드백 저항(102)에 의하여 제공되는 반면에, 주 적분기 기능은 피드백 커패시터(101)에 의하여 제공된다. OP 앰프(100)이 큰 루프 이득을 갖을 때에는, 반전 입력은 (바이어스) 비-반전 입력으로부터 저압면에서 결코 심각하게 벗어나지 않으며, 이에 따라 전류 소스에 일정한 전압 부하를 제공하게 된다.
만일 전류 소스를 접지에 접속된 커패시터에 단지 인가시키는 또 다른 배치가 사용된다면, 재구성된 음성 전압에 커패시터의 가변 전하는 전류 소스에 일정한 전압 부하를 제공하지 않는다. 그와 같은 배치에서는, 다양한 "캐스코드" 전류 미러의 전류 소스들이 부하 전압에 대한 그들의 전류 정확도의 의존도를 줄이기 위하여 사용될 것이다.
제11도는 복잡도가 감소된 업샘플링 동작, 적분 및 비교에 대한 선형 인터폴레이션을 수행하는 장점이 있는 배치를 도시한다. 입력 샘플 스트림은 연속적인 샘플들 사이의 차이를 계산하는 디지탈 미분기(differentiator, 110)에 먼저 인가된다. 이는 선형 인터폴레이션에 요구되는 기울기(slope)이다. 선형 인터폴레이션은 원하는 출력율로 샘플들을 발생시키기 위하여 기울기 값을 적분하므로써 간단히 이루어진다. 이는 적분기(112)의 결과를 적분하기 전에, 감산기 (subtractor, 111)의 기울기값으로부터 부호를 갖는 스텝 크기를 감산하므로써 스텝 크기/부호를 적분하기 위하여 사용된 동일한 디지탈 적분기(112) 안에서 이루어진다. 이는 A에 대한 적분값과 B에 대한 적분값의 차이가 A와 B의 차이에 대한 적분값과 같은 값을 갖는다는 선형성 원칙에 기초한 것이다. 또한, A에 대한 적분값이 B에 대한 적분값보다 큰지 또는 작은지에 대한 여부가 이제는 적분기(112)의 부호 비트에 의하여 간단히 주어지기 때문에 비교기(91)은 제거될 수 있다. 디지탈 미분기(110)이 매초 8,000번 새로운 출력 값을 단지 발생만 하는 반면에, 양호한 실시예에서 오버샘플링된 율 N이 전형적으로 25인 경우 감산기(111)과 적분기(112)는 매초 8,000N 번인 업샘플링율로 기능한다. 따라서, 디지탈 미분기(110)으로부터의 각각의 기울기 값은 디지탈 적분기(112) 안에서 N번 더해지며, 이는 디코더를 통한 전체 이득을 결정하는 데 있어서 반드시 고려되어야 하는 N의 "이득"을 회로에 주게된다.
하나의 샘플 지연을 사용하여 2개의 연속적인 값들을 단순히 미분하므로써 근사적으로 구해진 때에는, 디지탈 미분기(110)이 제4 급수 함수에 대한 sin(x)/x를 주파수 응답 내에 유발시킨다는 것을 알 수 있다. 이는 다음의 수학적으로 기술된 동작을 수행하기 위하여 미분기(110)을 변형시키므로써 보상되는 3.4 kHz인 가장 높은 주파수에서의 5.5 dB감쇠를 갖는다:
D(i) = X(i) - X(i - 1) - D(i - 1)/4
이때, X(i)는 연속적인 입력 값들을 나타내며, D(i)는 출력 값들을 나타낸다. 다음을 계산하는데 있어서 이전 출력 값의 1/4를 감해버리므로써, 저주파수에서 2 dB 이득이 발생되는데, 이 때 이득 곡선은 sin(x)/x 함수에 의하여 유발된 5.5 dB 중 단지 1.5 dB를 보상하는 전체 4 dB 상향 기울기를 갖도록 고주파수에서 2 dB 이득 증가한다.
본 발명에 대한 전형적인 구현은 전화, 셀룰럴 무선 전화 또는 무선 전화 응용 등에서 사용하기 위한 큰 실리콘 칩의 부분으로서 인코더와 디코더 모두를 구성하는 것이다. 동일한 칩 안에 집적될 수 있는 다른 기능에는 키패드 터취톤 다이얼링(keypad touchtone dialing) 또는 전자 전화 번호 메모리 (electronic telephone number memory)와 관련된 디지탈 로직, 이어폰 구동기, 마이크로폰 선행증폭기 (microphone preamplifier), 중간 주파수 증폭기, 무선 중간 주파수 신호 디지탈화을 위하여 사용되는 특수 목적 A/D 변환기 또는 범용 A/D나 D/A 변환기들이 포함될 수 있다.
외부 세계로부터 수용되고 외부 세계로 제공되는 디지탈 음성 신호들을 위한 인터페이스는 입력 PCM 음성에 대한 직렬 16-비트 워드, 출력 PCM 음성에 대한 직렬 16-비트 워드, 직렬 비트율 클럭 및 각각의 이진 코딩된 출력 값을 형성하는 비트 블럭의 위치를 나타내는 워드 동기 스트로우브 등을 포함하는 4-선(four-wire) 직렬 인터페이스이다. 동일한 인터페이스가 칩이 대안적인 델타-변조 모드들 중의 하나로 동작할 때에 사용될 수 있다.
본 발명에 대한 특정 실시예가 설명되고 도시된 반면에, 본 기술에 숙련된 사람들에 의하여 변형이 행해질 수 있기 때문에, 본 발명은 그에 제한되지 않는다는 사실을 이해해야만 한다. 본 출원은 본 명세서에서 개시되고 청구된 본 발명에 깔린 교시와 범주 안에 속하는 어떠한 변형과 모든 변형들을 내용으로 한다.
[도면의 간단한 설명]
이제 본 발명이 단지 예로서 주어진 양호한 실시예들을 참조하여 더 자세히 설명되고 다음과 같은 첨부된 도면들 내에 도시될 것이다:
제1도는 종래의 오버샘플링된 델타-변조 A/D 변환기에 대한 예시도.
제2도는 종래의 CVSD 음성 코더(coder)에 대한 예시도.
제3도는 본 발명에 따른 음성 인코더에 대한 예시적 표현도.
제4도는 본 발명의 음성 인코더를 위한 주적분기와 비교기의 구성에 대한 예시적 표현도.
제5도는 본 발명에 다른 음절 필터의 구성에 대한 예시도.
제6도는 본 발명에 따른 데시메이션 필터에 대한 예시도.
제7도는 본 발명에 따른 12-비트 D/A 변환기와 프로그래밍가능한 전류 소스 구성에 대한 예시도.
제8도는 본 발명에 따른 전류 펄스 폭 제어기에 대한 예시도.
제9도는 본 발명에 따른 D/A 변환기에 대한 예시도.
제10도는 본 발명에 따른 리키 애널로그 적분기의 구성에 대한 예시적 표현도.
제11도는 본 발명의 실시예에 따른 선형 인터폴레이션, 적분 및 비교를 수행하기 위한 구성에 대한 예시적 표현도.

Claims (32)

  1. 에널로그 파형 신호를 디지탈 파형 신호로 변환하기 위한 회로에 있어서;
    적분된 신호를 발생하기 위한 제1 적분기 수단;
    상기 애널로그 파형 신호를 상기 적분된 신호와 비교하고, 선정된 기간 당 하나의 값인 일련의 증가/감소 값들을 등록하기 위한 수단;
    상기 등록된 증가/감소 값들 중 가장 최근의 값에 기초하여 상기 적분된 신호의 스텝 부호를 세팅하기 위한 수단;
    스텝 크기를 선택하기 위하여 제2 리키(leaky) 디지탈 적분기 내에서 일련의 등록된 증가/감소 값들을 누산하기 위한 음절 필터 수단; 및
    상기 스텝 부호와 상기 스텝 크기를 처리하여, 상기 애널로그 파형 신호를 나타내는 이진 코딩된 디지탈 신호의 시퀀스를 발생시키는 데시메이션 필터 수단
    을 포함하는 회로.
  2. 제1항에 있어서, 상기 적분기 수단은 커패시터의 일측에 접속된 적어도 하나의 프로그래밍가능한 전류 소스를 포함하며,
    상기 커패시터의 다른 측은 고정된 전위에 접속되는 회로.
  3. 제2항에 있어서, 상기 적어도 하나의 프로그래밍가능한 전류 소스의 전류 크기는 원하는 상기 스텝 크기에 따라서 프로그래밍되는 회로.
  4. 제2항에 있어서, 상기 적어도 하나의 프로그래밍가능한 전류 소스는 전류 펄스 폭에 따라서 프로그래밍 되는 회로.
  5. 제4항에 있어서, 상기 전류 펄스 폭은 원하는 상기 스텝 크기에 따라서 프로그래밍되는 회로.
  6. 제2항에 있어서, 상기 적어도 하나의 프로그래밍가능한 전류 소스의 전류 방향은 상기 스텝 부호에 따라서 프로그래밍되는 회로.
  7. 제1항에 있어서, 상기 음절 필터 수단은;
    상기 등록된 증가/감소 값들을 비트 시퀀스로서 연속적으로 저장하기 위한 수단; 및
    상기 비트 시퀀스에 대하여 논리 연산을 수행하고, 상기 논리 연산에 따라서 상기 스텝 크기를 나타내는 누산된 값을 발생하기 위한 논리 수단
    을 포함하는 회로.
  8. 제1항에 있어서, 상기 데시메이션 필터는,
    상기 스텝 부호와 상기 스텝 크기를 적분하여 숫자값(numerical value)을 구하는 리키 디지탈 적분기, 및
    선정된 기간에 다음의 숫자값으로부터 상기 숫자값의 일부분을 감산하기 위한 수단
    을 포함하는 회로.
  9. 제8항에 있어서, 상기 스텝 크기는 상기 스텝 부호에 따라서 상기 숫자값에 가산되거나 또는 상기 숫자값으로부터 감산되는 회로.
  10. 제9항에 있어서, 상기 데시메이션 필터는 다수의 값들이 걸쳐 상기 숫자값들을 합산하고, 상기 애널로그 파형 신호를 디지탈적으로 나타내는 합을 선정된 기간에 발생시키기 위한 수단을 포함하는 회로.
  11. 제2항에 있어서, 상기 적어도 하나의 프로그래밍가능한 전류 소스는 제1 프로그래밍가능한 소스와 제2 프로그래밍가능한 소스를 포함하며,
    상기 스텝 크기는 12-비트 이진 코딩된 값이고,
    상기 이진 코딩된 값은, 최하위 비트들의 수에 따라서는 상기 제1 프로그래밍가능한 전류 소스를 제어하며, 최상위 비트들의 수에 따라서는 상기 제2 프로그래밍가능한 전류 소스를 제어하고,
    상기 제1 프로그래밍가능한 전류 소스의 제1 전류는 상기 제2 프로그래밍가능한 전류소스의 제2 전류에 가산되는 회로.
  12. 제11항에 있어서, 상기 최하위 비트들의 수와 상기 최상위 비트들의 수는 4이며,
    상기 적어도 하나의 프로그래밍가능한 전ㄹ 소스는 상기 최상위 비트들과 상기 최하위 비트들 사이의 상기 이진 코딩된 값의 4비트 값들에 의하여 제어되는 제 3 프로그래밍가능한 전류 소스를 포함하고,
    상기 제3 프로그래밍가능한 전류 소스의 제3 전류는 상기 제1 전류 및 상기 제2 전류에 가산되는 회로.
  13. 제12항에 있어서, 상기 제1 전류, 상기 제2 전류 및 상기 제3 전류들은 1 : 16 : 256의 비율을 갖는 회로.
  14. 애널로그-디지탈 변환 회로에 있어서;
    정규 기간 간격으로 일련의 판정들을 등록하기 위한 비교기;
    상기 비교기의 제1 입력에 직렬 커패시터에 의하여 접속된 애널로그 신호용 입력 - 상기 비교기의 제2 입력은 기준 전압 소스에 접속됨 -; 및
    상기 비교기의 출력에 의하여 제어되는 적어도 하나의 펄스 폭 변조형 전류 소스 - 상기 전류 소스로부터의 전류 출력 펄스 역시 상기 제1 비교기 입력에 접속됨 -
    를 포함하는 회로.
  15. 제14항에 있어서, 상기 펄스 폭은 상기 일련의 판정들에 좌우되어 변화하는 회로.
  16. 제15항에 있어서, 상기 펄스 폭 변화에 의하여 상기 커패시터의 제어로 단계적으로 변형되는 누산기를 더 포함하는 회로.
  17. 제16항에 있어서, 상기 누산기는 리키(leaky)인 회로.
  18. 제16항에 있어서, 상기 누산기의 N 개의 변형 주기들 당 하나의 이진 코딩된 출력 값인 일련의 이진 코딩된 출력 값들을 발생시키는 상기 누산기의 N 개의 연속적인 값들을 가산하기 위한 수단을 포함하며,
    상기 이진 코딩된 값은 상기 애널로그 입력 신호를 나타내는 회로.
  19. 제15항에 있어서, 상기 일련의 판정들은 상기 애널로그 입력 신호를 나타내는 컴팬딩된 델타-변조 비트 스트림으로서 출력되는 회로.
  20. 제19항에 있어서, 상기 비트 스트림은 각각의 이진 코딩된 출력 값을 형성하는 비트 블럭의 위치를 나타내는 워드 동기화 스트로브(word synchronization strobe)를 포함하는 회로.
  21. 다수의 이진 코딩된 숫자 신호 샘플들을 애널로그 신호 파형으로 변환시키기 위한 회로에 있어서;
    연속적인 이진 코딩된 숫자 신호 샘플들 사이를 인터폴레이팅하여, 각각의 이진 코딩된 숫자 신호 샘플에 대하여 N 개의 인터폴레이팅된 샘플들을 발생시키는 수단;
    상기 인터폴레이팅된 샘플들과 디지탈 적분기 내의 값을 비교하여 일련의 판정들을 등록하기 위한 수단;
    상기 판정들에 따라 스텝 부호에 의하여 상기 디지탈 적분기 값들을 수정하기 위한 수단;
    연속적인 다수의 상기 판정들에 따라 상기 디지탈 적분기 값들을 수정하기 위한 스텝 크기를 발생시키는 음절 필터 수단;
    상기 스텝 부호와 상기 스텝 크기를 수신하고 상기 디지탈 적분기 값들에 의하여 숫자적으로 기술된 애널로그 신호를 발생시키기 위한 리키 애널로그 적분기; 및
    상기 애널로그 신호를 필터링하여 상기 이진 코딩된 수신 신호 샘플들에 상응하는 애널로그 파형을 발생시키는 수단
    을 포함하는 회로.
  22. 제21항에 있어서, 상기 음절 필터 수단은:
    상기 일련의 판정들을 비트 시퀀스로서 연속적으로 저장하기 위한 수단; 및
    상기 비트 시퀀스에 대하여 논리 연산들을 수행하고 상기 논리 연산들에 따라서 상기 스텝 크기를 나타내는 누산된 값을 발생시키기 위한 논리 수단
    을 포함하는 회로.
  23. 제21항에 있어서, 상기 애널로그 적분기 수단은 커패시터에 접속된 적어도 하나의 프로그래밍가능한 전류 소스를 포함하는 회로.
  24. 제23항에 있어서, 상기 적어도 하나의 프로그래밍가능한 전류 소스의 전류 크기는 원하는 상기 스텝 크기에 따라서 프로그래밍되는 회로.
  25. 제23항에 있어서, 상기 적어도 하나의 프로그래밍가능한 전류 소스는 전류 펄스 폭을 발생시키도록 프로그래밍되는 회로.
  26. 제25항에 있어서, 상기 전류 펄스 폭은 원하는 상기 스텝 크기에 따라서 프로그래밍 되는 회로.
  27. 제23항에 있어서, 상기 적어도 하나의 프로그래밍가능한 전류 소스의 전류 방향은 상기 스텝 부호에 따라서 프로그래밍되는 회로.
  28. 디지탈-애널로그 변환 회로에 있어서:
    컴팬딩된 델타-변조 비트 스트림(companding delta-modulation bit stream)을 수신하기 위한 수단;
    상기 비트 스트림의 연속적인 다수의 비트에 기초하여 다수의 가변 스텝 크기를 발생시키기 위한 음절 필터 수단;
    상기 가변 스텝 크기의 개별적인 디지트에 의하여 제어되는 적어도 2개의 가변 펄스 폭 전류 소스;
    상기 적어도 2개의 전류 소스들로부터의 전류 펄스들을 적분하여 애널로그 출력 신호를 발생시키는 적분기 수단; 및
    상기 애널로그 출력 신호를 필터링하여 상기 비트 스트림에 해당하는 애널로그 파형을 발생시키는 수단
    을 포함하는 회로.
  29. 제28항에 있어서, 상기 적분기 수단은 상기 펄스 폭 변조형 전류 소스들 중의 적어도 하나를 커패시터에 접속하기 위한 수단을 포함하는 회로.
  30. 애널로그 파형 신호를 디지탈 파형 신호로 변환시키는 방법에 있어서:
    일련의 스텝 입력들을 적분함으로써 적분된 신호를 발생시키는 단계;
    상기 애널로그 파형 신호와 상기 적분된 신호를 비교하여 선정된 기간 당 하나의 판정인 일련의 판정들을 등록하는 단계;
    상기 등록된 판정들 중 가장 최근의 판정에 기초하여 상기 적분된 신호에 대한 스텝 부호를 세팅하는 단계;
    상기 등록된 판정들에 기초하여 스텝 크기를 선택하는 단계; 및
    상기 스텝 부호와 상기 스텝 크기를 데시메이팅하여, 모든 상기 연속적으로 발생된 스텝 크기들에 좌우되는 상기 애널로그 파형 신호를 나타내는 이진 코딩된 디지탈 신호 시퀀스를 발생시키는 단계
    를 포함하는 방법.
  31. 다수의 이진 코딩된 숫자 신호 샘플들을 애널로그 신호 파형으로 변환시키는 방법에 있어서:
    연속적인 이진 코딩된 숫자 신호 샘플들 사이를 인터폴레이팅하여, 각각의 이진 코딩된 숫자 신호 샘플들에 대한 N개의 인터폴레이팅된 샘플들을 발생시키는 단계;
    상기 인터폴레이팅된 샘플들과 디지탈 적분기 내의 값들을 비교하고 일련의 스텝 부호 판정들을 등록하는 단계;
    스텝 부호와 스텝 크기에 의한 상기 판정들에 따라서 상기 디지탈 적분기 값들을 수정하는 단계;
    연속적인 다수의 상기 판정들에 따라 상기 디지탈 적분기 값들을 수정하기 위한 스텝 크기를 발생시키는 단계;
    상기 스텝 부호와 상기 스텝 크기를 프로세싱하여, 상기 디지탈 적분기 값들에 의하여 숫자적으로 기술된 애널로그 신호를 발생시키는 단계; 및
    상기 애널로그 신호를 필터링하여, 상기 이진 코딩된 숫자 신호 샘플들에 해당하는 애널로그 파형을 발생시키는 단계
    를 포함하는 방법.
  32. 다수의 이진 코딩된 숫자 신호 샘플들을 애널로그 신호 파형으로 변환시키기 위한 회로에 있어서;
    연속적인 이진 코딩된 숫자 신호 샘플들 사이를 인터폴레이팅하여, 각각의 이진 코딩된 숫자 신호 샘플들에 대한 N개의 인터폴레이팅된 샘플들을 발생시키는 수단;
    상기 인터폴레이팅된 샘플들과 디지탈 적분기 내의 값들을 비교하고 일련의 판정들을 등록하기 위한 수단;
    스텝 부호에 의한 상기 판정들에 따라서 상기 디지탈 적분기 값들을 수정하기 위한 수단;
    스텝 크기를 선택하기 위하여 리키 디지탈 적분기 내에 상기 일련의 판정들을 누산하기 위한 음절 필터 수단;
    상기 스텝 부호와 상기 스텝 크기를 수신하고 상기 디지탈 적분기 값들에 의하여 숫자적으로 기술된 애널로그 신호를 발생시키기 위한 리키 애널로그 적분기 수단; 및
    상기 애널로그 신호를 필터링하여, 상기 이진 코딩된 숫자 신호 샘플들에 해당하는 애널로그 파형을 발생시키는 수단
    을 포함하는 회로.
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