JP3402991B2 - Ｄ／ａ変換器及び半導体集積回路 - Google Patents
Ｄ／ａ変換器及び半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号を
アナログ信号に変換するＤ／Ａ（ディジタル／アナロ
グ）変換器に係り、詳しくは、Ｓ／Ｎ特性特性やプロセ
スばらつきによる変換特性の劣化を改善する技術に関
し、例えばＰＣＭ（Pulse Code Modulation）通信用の
ＣＯＤＥＣ（Coder - Decoder）などに内蔵されるＤ／
Ａ変換器に適用して有効な技術に関するものである。
アナログ信号に変換するＤ／Ａ（ディジタル／アナロ
グ）変換器に係り、詳しくは、Ｓ／Ｎ特性特性やプロセ
スばらつきによる変換特性の劣化を改善する技術に関
し、例えばＰＣＭ（Pulse Code Modulation）通信用の
ＣＯＤＥＣ（Coder - Decoder）などに内蔵されるＤ／
Ａ変換器に適用して有効な技術に関するものである。
【０００２】
【従来の技術】2次デルタ・シグマ変調方式によるＤ／
Ａ変換器については、「Ａ／Ｄ・Ｄ／Ａ変換回入門」
（１９９１年11月２８日に日刊工業新聞社発行）の第17
2頁及び第173頁に記載がある。この種のＤ／Ａ変換器
は、ディジタル入力信号に対してノイズシェーピングを
行う2次デルタ・シグマ変調回路を用いてＳ／Ｎ特性
（信号対雑音比）を向上させたものである。
Ａ変換器については、「Ａ／Ｄ・Ｄ／Ａ変換回入門」
（１９９１年11月２８日に日刊工業新聞社発行）の第17
2頁及び第173頁に記載がある。この種のＤ／Ａ変換器
は、ディジタル入力信号に対してノイズシェーピングを
行う2次デルタ・シグマ変調回路を用いてＳ／Ｎ特性
（信号対雑音比）を向上させたものである。
【０００３】2次デルタ・シグマ変調回路は帰還された
量子化信号と入力信号との差を積分し、積分された値を
量子化して帰還させるようになっており、低周波成分ほ
ど大きく負帰還させる。これにより、Ｄ／Ａ変換器の入
力信号に含まれる量子化誤差のようなノイズ成分が周波
数的に高域に移動し、所謂ノイズシェーピング効果を得
ることができる。このようなノイズシェーピング効果に
よってＤ／Ａ変換のＳ／Ｎ特性を向上させることができ
る。2次デルタ・シグマ変調回路によるノイズシェーピ
ング効果は、量子化して帰還させるビット数が多いほど
良好であることは一般に知られている。2次デルタ・シ
グマ変調回路による量子化ビット数を増やせば、それに
応じてＤ／Ａ変換の分解能も上がるが、その一方で、抵
抗ラダー回路などのアナログ系回路の規模が倍増する。
したがって、前記量子化ビット数は、アナログ系回路に
よるチップ占有面積と必要な変換精度との関係を考慮し
て決定されなければならない。
量子化信号と入力信号との差を積分し、積分された値を
量子化して帰還させるようになっており、低周波成分ほ
ど大きく負帰還させる。これにより、Ｄ／Ａ変換器の入
力信号に含まれる量子化誤差のようなノイズ成分が周波
数的に高域に移動し、所謂ノイズシェーピング効果を得
ることができる。このようなノイズシェーピング効果に
よってＤ／Ａ変換のＳ／Ｎ特性を向上させることができ
る。2次デルタ・シグマ変調回路によるノイズシェーピ
ング効果は、量子化して帰還させるビット数が多いほど
良好であることは一般に知られている。2次デルタ・シ
グマ変調回路による量子化ビット数を増やせば、それに
応じてＤ／Ａ変換の分解能も上がるが、その一方で、抵
抗ラダー回路などのアナログ系回路の規模が倍増する。
したがって、前記量子化ビット数は、アナログ系回路に
よるチップ占有面積と必要な変換精度との関係を考慮し
て決定されなければならない。
【０００４】
【発明が解決しようとする課題】本発明者は音声帯域で
のＤ／Ａ変換器として5ビットの2次デルタ・シグマ変調
方式のＤ／Ａ変換器、特に半導体集積回路化されたＣＯ
ＤＥＣ等に搭載されるＤ／Ａ変換器について検討した。
これによれば、基準電圧を抵抗分圧し所要の分圧電圧を
選択できるようにした抵抗ラダー回路の各単位抵抗には
比精度のばらつき（半導体製造プロセス上の形状寸法誤
差）がある。このばらつきは、抵抗ラダー回路における
単位抵抗の直列接続段数が多いほど若しくは物理的な距
離が大きくなるほど顕著になる。また、抵抗ラダー回路
で選択された電圧信号を後段に供給するボルテージフォ
ロアアンプのセトリング（例えば反転及び非反転入力の
オフセット電圧のキャンセル）にばらつきを生ずること
がある。このような半導体製造プロセス上のばらつき
は、Ｄ／Ａ変換回路のＳ／Ｎ特性特性に劣化を生じさせ
る原因になる。
のＤ／Ａ変換器として5ビットの2次デルタ・シグマ変調
方式のＤ／Ａ変換器、特に半導体集積回路化されたＣＯ
ＤＥＣ等に搭載されるＤ／Ａ変換器について検討した。
これによれば、基準電圧を抵抗分圧し所要の分圧電圧を
選択できるようにした抵抗ラダー回路の各単位抵抗には
比精度のばらつき（半導体製造プロセス上の形状寸法誤
差）がある。このばらつきは、抵抗ラダー回路における
単位抵抗の直列接続段数が多いほど若しくは物理的な距
離が大きくなるほど顕著になる。また、抵抗ラダー回路
で選択された電圧信号を後段に供給するボルテージフォ
ロアアンプのセトリング（例えば反転及び非反転入力の
オフセット電圧のキャンセル）にばらつきを生ずること
がある。このような半導体製造プロセス上のばらつき
は、Ｄ／Ａ変換回路のＳ／Ｎ特性特性に劣化を生じさせ
る原因になる。
【０００５】このとき、そのような不可避的に生ずるＳ
／Ｎ特性の劣化を未然に防止するために、2次デルタ・
シグマ変調回路の量子化信号ビット数を5ビットから6ビ
ットの増強することも可能であるが、そうすると、抵抗
ラダー回路の規模が2倍になり、Ｄ／Ａ変換器のチップ
占有面積が約２倍になってしまうので、単純にデルタ・
シグマ変調回路の量子化ビット数を増やすことは得策で
ないことが本発明者によって明らかにされた。
／Ｎ特性の劣化を未然に防止するために、2次デルタ・
シグマ変調回路の量子化信号ビット数を5ビットから6ビ
ットの増強することも可能であるが、そうすると、抵抗
ラダー回路の規模が2倍になり、Ｄ／Ａ変換器のチップ
占有面積が約２倍になってしまうので、単純にデルタ・
シグマ変調回路の量子化ビット数を増やすことは得策で
ないことが本発明者によって明らかにされた。
【０００６】本発明の目的は、Ｓ／Ｎ特性を向上させる
ことができるＤ／Ａ変換器を提供することにある。
ことができるＤ／Ａ変換器を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、基準電圧（Ｖｒｅｆ）を非反転
入力端子に受けるオペアンプ（４０）の出力と回路のグ
ランドとの間に抵抗回路（４１）が配置され、この抵抗
回路の帰還ノードが前記オペアンプの反転入力端子に接
続され、前記帰還ノードのレベルを基準に前記抵抗回路
から正極性の分圧出力、及び負極性の分圧出力を前記振
幅選択信号に従って選択的に取り出すスイッチ回路（Ｕ
１〜Ｕｎ，Ｄ１〜Ｄｎ）と、前記スイッチ回路によって
取り出された正極性の分圧出力及び負極性の分圧出力を
差動増幅するための差動アンプ（５０）とを備えてＤ／
Ａ変換器を構成する。
入力端子に受けるオペアンプ（４０）の出力と回路のグ
ランドとの間に抵抗回路（４１）が配置され、この抵抗
回路の帰還ノードが前記オペアンプの反転入力端子に接
続され、前記帰還ノードのレベルを基準に前記抵抗回路
から正極性の分圧出力、及び負極性の分圧出力を前記振
幅選択信号に従って選択的に取り出すスイッチ回路（Ｕ
１〜Ｕｎ，Ｄ１〜Ｄｎ）と、前記スイッチ回路によって
取り出された正極性の分圧出力及び負極性の分圧出力を
差動増幅するための差動アンプ（５０）とを備えてＤ／
Ａ変換器を構成する。
【００１０】また、基準電圧を非反転入力端子に受ける
オペアンプ（４０）の出力と回路のグランドとの間に抵
抗回路（４１）が配置され、この抵抗回路の帰還ノード
（Ｎｆｂ）が前記オペアンプの反転入力端子に接続さ
れ、前記帰還ノードのレベルを基準に前記抵抗回路から
正極性の分圧出力を前記振幅選択信号に従って選択的に
取り出す第1のスイッチ回路（Ｕ１〜Ｕｎ）と、前記帰
還ノードを中心に前記第1のスイッチ回路と対称に形成
され前記帰還ノードのレベルを基準に前記抵抗回路から
負極性の分圧出力を前記振幅選択信号に従って選択的に
取り出す第２のスイッチ回路（Ｄ１〜Ｄｎ）と、前記第
1のスイッチ回路の出力と第2のスイッチ回路の出力を差
動増幅するための差動アンプ（５０）と、前記極性選択
信号が第1の値のとき前記第1のスイッチ回路の出力を前
記差動アンプの第1の差動入力に、前記第２のスイッチ
回路の出力を前記差動アンプの第２の差動入力に供給
し、前記極性選択信号が第２の値のとき前記第1のスイ
ッチ回路の出力を前記差動アンプの第２の差動入力に、
前記第２のスイッチ回路の出力を前記差動アンプの第１
の差動入力に供給する切り換えスイッチ回路（Ｓ１〜Ｓ
４）とを備えてＡ／Ｄ変換器を構成する。
オペアンプ（４０）の出力と回路のグランドとの間に抵
抗回路（４１）が配置され、この抵抗回路の帰還ノード
（Ｎｆｂ）が前記オペアンプの反転入力端子に接続さ
れ、前記帰還ノードのレベルを基準に前記抵抗回路から
正極性の分圧出力を前記振幅選択信号に従って選択的に
取り出す第1のスイッチ回路（Ｕ１〜Ｕｎ）と、前記帰
還ノードを中心に前記第1のスイッチ回路と対称に形成
され前記帰還ノードのレベルを基準に前記抵抗回路から
負極性の分圧出力を前記振幅選択信号に従って選択的に
取り出す第２のスイッチ回路（Ｄ１〜Ｄｎ）と、前記第
1のスイッチ回路の出力と第2のスイッチ回路の出力を差
動増幅するための差動アンプ（５０）と、前記極性選択
信号が第1の値のとき前記第1のスイッチ回路の出力を前
記差動アンプの第1の差動入力に、前記第２のスイッチ
回路の出力を前記差動アンプの第２の差動入力に供給
し、前記極性選択信号が第２の値のとき前記第1のスイ
ッチ回路の出力を前記差動アンプの第２の差動入力に、
前記第２のスイッチ回路の出力を前記差動アンプの第１
の差動入力に供給する切り換えスイッチ回路（Ｓ１〜Ｓ
４）とを備えてＡ／Ｄ変換器を構成する。
【００１１】また、基準電圧（Ｖｒｅｆ）を非反転入力
端子に受けるオペアンプ（４０）の出力と回路のグラン
ドとの間に抵抗回路（４１）が配置され、この抵抗回路
の帰還ノードが前記オペアンプの反転入力端子に接続さ
れ、前記帰還ノードのレベルを基準に前記抵抗回路から
正極性の分圧出力又は負極性の分圧出力を前記振幅選択
信号に従って選択的に取り出す第３のスイッチ回路（６
１）と、前記帰還ノードのレベルを基準に前記抵抗回路
から正極性の分圧出力又は負極性の分圧出力を前記振幅
選択信号に従って選択的に取り出す第４のスイッチ回路
（６２）と、前記第１のスイッチ回路によって取り出さ
れた正極性の分圧出力又は負極性の分圧出力と、前記第
２のスイッチ回路によって取り出された負極性の分圧出
力又は正極性の分圧出力とを差動増幅するための差動ア
ンプとを備えてＤ／Ａ変換器を構成する。
端子に受けるオペアンプ（４０）の出力と回路のグラン
ドとの間に抵抗回路（４１）が配置され、この抵抗回路
の帰還ノードが前記オペアンプの反転入力端子に接続さ
れ、前記帰還ノードのレベルを基準に前記抵抗回路から
正極性の分圧出力又は負極性の分圧出力を前記振幅選択
信号に従って選択的に取り出す第３のスイッチ回路（６
１）と、前記帰還ノードのレベルを基準に前記抵抗回路
から正極性の分圧出力又は負極性の分圧出力を前記振幅
選択信号に従って選択的に取り出す第４のスイッチ回路
（６２）と、前記第１のスイッチ回路によって取り出さ
れた正極性の分圧出力又は負極性の分圧出力と、前記第
２のスイッチ回路によって取り出された負極性の分圧出
力又は正極性の分圧出力とを差動増幅するための差動ア
ンプとを備えてＤ／Ａ変換器を構成する。
【００１２】前記した手段によれば、複数ビットの量子
化出力の一つの値に対して基準電圧を中心とする正及び
負極性の分圧電圧を形成し、これを差動増幅して規定の
アナログ電圧信号を生成するから、差動増幅による同相
ノイズ成分の除去作用により、Ｄ／Ａ変換器のＳ／Ｎを
向上させる。
化出力の一つの値に対して基準電圧を中心とする正及び
負極性の分圧電圧を形成し、これを差動増幅して規定の
アナログ電圧信号を生成するから、差動増幅による同相
ノイズ成分の除去作用により、Ｄ／Ａ変換器のＳ／Ｎを
向上させる。
【００１３】さらに本発明の具体的な態様では、前記差
動アンプの前段には、前記正極側の分圧出力から高域成
分を取り除くための第１のローパスフィルタ（４８）
と、前記負極性出力から所定の高域成分を取り除くため
の第２のローパスフィルタ（４９）とが配置される。
動アンプの前段には、前記正極側の分圧出力から高域成
分を取り除くための第１のローパスフィルタ（４８）
と、前記負極性出力から所定の高域成分を取り除くため
の第２のローパスフィルタ（４９）とが配置される。
【００１４】前記第１のローパスフィルタの前段、及び
前記第２のローパスフィルタの前段には、前記抵抗回路
の出力インピーダンスを変換するためのボルテージフォ
ロア７（４４，４５）がそれぞれ配置される。
前記第２のローパスフィルタの前段には、前記抵抗回路
の出力インピーダンスを変換するためのボルテージフォ
ロア７（４４，４５）がそれぞれ配置される。
【００１５】この態様によれば、ボルテージフォロアに
よるインピーダンス変換が行われることで、このボルテ
ージフォロアの後段に配置される回路を十分に駆動する
ことができる。
よるインピーダンス変換が行われることで、このボルテ
ージフォロアの後段に配置される回路を十分に駆動する
ことができる。
【００１６】また、前記Ｄ／Ａ変換器（１）を単一の半
導体基板に含んで半導体集積回路を構成することができ
る。そのような半導体集積回路として、ＰＣＭ信号を復
調する復調手段（１０１）と、復調手段の出力を低域通
過処理するローパスフィルタ手段（１０２）と、ローパ
スフィルタ手段の出力を補間するインタポレータ（１０
３）と、インタポレータの出力をＤ／Ａ変換する前記Ｄ
／Ａ変換器（１）とを含んだＣＯＤＥＣ（１００）を構
成することができる。
導体基板に含んで半導体集積回路を構成することができ
る。そのような半導体集積回路として、ＰＣＭ信号を復
調する復調手段（１０１）と、復調手段の出力を低域通
過処理するローパスフィルタ手段（１０２）と、ローパ
スフィルタ手段の出力を補間するインタポレータ（１０
３）と、インタポレータの出力をＤ／Ａ変換する前記Ｄ
／Ａ変換器（１）とを含んだＣＯＤＥＣ（１００）を構
成することができる。
【００１７】前記Ｄ／Ａ変換回路は所要のＤ／Ａ変換精
度を少ない回路素子数で実現できるので、ＣＯＤＥＣな
どの半導体集積回路の歩留まりの向上に寄与できる。
度を少ない回路素子数で実現できるので、ＣＯＤＥＣな
どの半導体集積回路の歩留まりの向上に寄与できる。
【００１８】
《Ｄ／Ａ変換器》図１には本発明の一例に係るＤ／Ａ変
換器１のブロック図が示される。このＤ／Ａ変換器１
は、２次デルタ・シグマ（ΔΣ）変調回路２、デコーダ
３及び差動Ｄ／Ａ変換回路４を有する。
換器１のブロック図が示される。このＤ／Ａ変換器１
は、２次デルタ・シグマ（ΔΣ）変調回路２、デコーダ
３及び差動Ｄ／Ａ変換回路４を有する。
【００１９】前記２次デルタ・シグマ変調回路２は、入
力信号に含まれる量子化ノイズを周波数的に高域に移動
するという、ノイズシェーピング効果を有し、これによ
り、１６ビットのディジタル信号２９を６ビットに量子
化して出力する。このときの量子化を非線形量子化とす
る点が前記２次デルタ・シグマ変調回路２の特徴であ
る。
力信号に含まれる量子化ノイズを周波数的に高域に移動
するという、ノイズシェーピング効果を有し、これによ
り、１６ビットのディジタル信号２９を６ビットに量子
化して出力する。このときの量子化を非線形量子化とす
る点が前記２次デルタ・シグマ変調回路２の特徴であ
る。
【００２０】前記２次デルタ・シグマ変調回路２におい
て２０，２１は減算回路、２２，２３は加算回路、２４
〜２６は１サンプル遅延回路、２７は量子化回路であ
る。
て２０，２１は減算回路、２２，２３は加算回路、２４
〜２６は１サンプル遅延回路、２７は量子化回路であ
る。
【００２１】前記量子化回路２７から出力される６ビッ
トの量子化信号２８は１サンプル遅延回路２６を介して
減算回路２０に帰還され、入力信号２９との差分が取り
出される。その差分は加算回路２２と１サンプル遅延回
路２４とによってディジタル積分される。ディジタル積
分された値は更に、前記１サンプル遅延回路２６を介し
て帰還された量子化信号２８との差分が減算回路２１で
取得され、その差分は加算回路２３と１サンプル遅延回
路２５とによってディジタル積分される。このディジタ
ル積分結果が量子化回路２７にて非線形量子化される。
非線形量子化については後で詳述するが、要するに、絶
対値的に大きなアナログ信号量に対応する入力信号２９
に対しては大きな量子化誤差を与えるとういものであ
る。この例に従えば、量子化回路２７は、加算回路２３
及び１サンプル遅延回路２５にてディジタル積分された
値の上位側６ビットが採り得る値を離散的に間引いて出
力を決定し、絶対値的に大きなアナログ信号量に対応さ
れるものほど間引き率を高くする。
トの量子化信号２８は１サンプル遅延回路２６を介して
減算回路２０に帰還され、入力信号２９との差分が取り
出される。その差分は加算回路２２と１サンプル遅延回
路２４とによってディジタル積分される。ディジタル積
分された値は更に、前記１サンプル遅延回路２６を介し
て帰還された量子化信号２８との差分が減算回路２１で
取得され、その差分は加算回路２３と１サンプル遅延回
路２５とによってディジタル積分される。このディジタ
ル積分結果が量子化回路２７にて非線形量子化される。
非線形量子化については後で詳述するが、要するに、絶
対値的に大きなアナログ信号量に対応する入力信号２９
に対しては大きな量子化誤差を与えるとういものであ
る。この例に従えば、量子化回路２７は、加算回路２３
及び１サンプル遅延回路２５にてディジタル積分された
値の上位側６ビットが採り得る値を離散的に間引いて出
力を決定し、絶対値的に大きなアナログ信号量に対応さ
れるものほど間引き率を高くする。
【００２２】前記デコーダ３は２次デルタ・シグマ変調
回路２から供給される量子化信号２８をデコードする。
当然デコーダ３は、量子化回路２７で間引かれて供給さ
れる６ビットのディジタル値に応じたデコード動作を行
い、これによって、差動Ｄ／Ａ変換回路４で生成すべき
アナログ量を決定するためのスイッチ制御信号を形成す
る。スイッチ制御信号は振幅選択信号３０と極性選択信
号３１とされる。
回路２から供給される量子化信号２８をデコードする。
当然デコーダ３は、量子化回路２７で間引かれて供給さ
れる６ビットのディジタル値に応じたデコード動作を行
い、これによって、差動Ｄ／Ａ変換回路４で生成すべき
アナログ量を決定するためのスイッチ制御信号を形成す
る。スイッチ制御信号は振幅選択信号３０と極性選択信
号３１とされる。
【００２３】差動Ｄ／Ａ変換回路４は所謂電圧ポテンシ
ョメータ型を基本構成とし、差動増幅でアナログ信号を
出力する。すなわち、基準電圧Ｖｒｅｆを非反転入力端
子（＋）に受けるオペアンプ（演算増幅器）４０の出力
と回路のグランドＧＮＤとの間に抵抗回路４１が配置さ
れ、この抵抗回路４１の帰還ノードＮｆｂが前記オペア
ンプ４０の反転入力端子（−）に接続され、前記帰還ノ
ードＮｆｂのレベルを基準に前記抵抗回路４１から正極
性の分圧出力を前記振幅選択信号３０に従って選択的に
取り出す第1の振幅選択スイッチ回路Ｕ１〜Ｕｎと、前
記帰還ノードＮｆｂを中心に前記第1の振幅選択スイッ
チ回路Ｕ１〜Ｕｎと対称に形成され前記帰還ノードＮｆ
ｂのレベルを基準に前記抵抗回路４１から負極性の分圧
出力を前記振幅選択信号３０に従って選択的に取り出す
第２の振幅選択スイッチ回路Ｄ１〜Ｄｎとを有する。４
４，４５はボルテージフォロア回路によって構成された
バッファアンプである。バッファアンプ４４，４５の入
力は一方が前記第1の振幅選択スイッチ回路Ｕ１〜Ｕｎ
の出力、他方が前記第２の振幅選択スイッチ回路Ｄ１〜
Ｄｎの出力とされ、何れを入力とするかは極性選択信号
３１により極性選択スイッチ回路Ｓ１〜Ｓ４で制御され
る。すなわち、極性選択信号により、極性選択スイッチ
Ｓ１，Ｓ４がオンされ、極性選択スイッチＳ２，Ｓ３が
オフされた状態（図示状態）では、前記第1の振幅選択
スイッチ回路Ｕ１〜Ｕｎの出力がバッファアンプ４４の
非反転入力端子に伝達され、前記第２の振幅選択スイッ
チ回路Ｄ１〜Ｄｎの出力がバッファアンプ４５の非反転
入力端子に伝達される。また、それとは逆に、極性選択
信号により、極性選択スイッチＳ２，Ｓ３がオンされ、
極性選択スイッチＳ１，Ｓ４がオフされた状態では、前
記第1の振幅選択スイッチ回路Ｕ１〜Ｕｎの出力がバッ
ファアンプ４５の非反転入力端子に伝達され、前記第２
の振幅選択スイッチ回路Ｄ１〜Ｄｎの出力がバッファア
ンプ４４の非反転入力端子に伝達される。バッファアン
プ４４，４５は、それぞれオペアンプのボルテージフォ
ロアとされ、前記第1の振幅選択スイッチ回路Ｕ１〜Ｕ
ｎや前記第２の振幅選択スイッチ回路Ｄ１〜Ｄｎの選択
状態によって比較的高いインピーダンスになる場合でも
それを低インピーダンスに変換する。インピーダンス変
換はいわゆる電流増幅を意味するから、バッファアンプ
４４，４５が介在されることにより、後段回路である２
次ローパスフィルタ４８，４９を十分に駆動することが
できる。
ョメータ型を基本構成とし、差動増幅でアナログ信号を
出力する。すなわち、基準電圧Ｖｒｅｆを非反転入力端
子（＋）に受けるオペアンプ（演算増幅器）４０の出力
と回路のグランドＧＮＤとの間に抵抗回路４１が配置さ
れ、この抵抗回路４１の帰還ノードＮｆｂが前記オペア
ンプ４０の反転入力端子（−）に接続され、前記帰還ノ
ードＮｆｂのレベルを基準に前記抵抗回路４１から正極
性の分圧出力を前記振幅選択信号３０に従って選択的に
取り出す第1の振幅選択スイッチ回路Ｕ１〜Ｕｎと、前
記帰還ノードＮｆｂを中心に前記第1の振幅選択スイッ
チ回路Ｕ１〜Ｕｎと対称に形成され前記帰還ノードＮｆ
ｂのレベルを基準に前記抵抗回路４１から負極性の分圧
出力を前記振幅選択信号３０に従って選択的に取り出す
第２の振幅選択スイッチ回路Ｄ１〜Ｄｎとを有する。４
４，４５はボルテージフォロア回路によって構成された
バッファアンプである。バッファアンプ４４，４５の入
力は一方が前記第1の振幅選択スイッチ回路Ｕ１〜Ｕｎ
の出力、他方が前記第２の振幅選択スイッチ回路Ｄ１〜
Ｄｎの出力とされ、何れを入力とするかは極性選択信号
３１により極性選択スイッチ回路Ｓ１〜Ｓ４で制御され
る。すなわち、極性選択信号により、極性選択スイッチ
Ｓ１，Ｓ４がオンされ、極性選択スイッチＳ２，Ｓ３が
オフされた状態（図示状態）では、前記第1の振幅選択
スイッチ回路Ｕ１〜Ｕｎの出力がバッファアンプ４４の
非反転入力端子に伝達され、前記第２の振幅選択スイッ
チ回路Ｄ１〜Ｄｎの出力がバッファアンプ４５の非反転
入力端子に伝達される。また、それとは逆に、極性選択
信号により、極性選択スイッチＳ２，Ｓ３がオンされ、
極性選択スイッチＳ１，Ｓ４がオフされた状態では、前
記第1の振幅選択スイッチ回路Ｕ１〜Ｕｎの出力がバッ
ファアンプ４５の非反転入力端子に伝達され、前記第２
の振幅選択スイッチ回路Ｄ１〜Ｄｎの出力がバッファア
ンプ４４の非反転入力端子に伝達される。バッファアン
プ４４，４５は、それぞれオペアンプのボルテージフォ
ロアとされ、前記第1の振幅選択スイッチ回路Ｕ１〜Ｕ
ｎや前記第２の振幅選択スイッチ回路Ｄ１〜Ｄｎの選択
状態によって比較的高いインピーダンスになる場合でも
それを低インピーダンスに変換する。インピーダンス変
換はいわゆる電流増幅を意味するから、バッファアンプ
４４，４５が介在されることにより、後段回路である２
次ローパスフィルタ４８，４９を十分に駆動することが
できる。
【００２４】２次ローパスフィルタ４８，４９は、それ
ぞれオペアンプにキャパシタ及び抵抗が結合されて成
る。すなわち、２次ローパスフィルタ４８は、バッファ
アンプ４４の出力端子に結合された抵抗Ｒ１、それに直
列接続された抵抗Ｒ２、この抵抗Ｒ２の一端とアナログ
グランドＡＧとの間に設けられたキャパシタＣ１、オペ
アンプ５１、抵抗Ｒ１，Ｒ２の直列接続箇所とオペアン
プ５１の出力端子との間に接続されたキャパシタＣ２と
を含んで成る。また、２次ローパスフィルタ４９は、バ
ッファアンプ４５の出力端子に結合された抵抗Ｒ３、そ
れに直列接続された抵抗Ｒ４、この抵抗Ｒ４の一端とア
ナロググランドＡＧとの間に設けられたキャパシタＣ
３、オペアンプ５２、抵抗Ｒ３，Ｒ４の直列接続箇所と
オペアンプ５２の出力端子との間に接続されたキャパシ
タＣ４とを含んで成る。
ぞれオペアンプにキャパシタ及び抵抗が結合されて成
る。すなわち、２次ローパスフィルタ４８は、バッファ
アンプ４４の出力端子に結合された抵抗Ｒ１、それに直
列接続された抵抗Ｒ２、この抵抗Ｒ２の一端とアナログ
グランドＡＧとの間に設けられたキャパシタＣ１、オペ
アンプ５１、抵抗Ｒ１，Ｒ２の直列接続箇所とオペアン
プ５１の出力端子との間に接続されたキャパシタＣ２と
を含んで成る。また、２次ローパスフィルタ４９は、バ
ッファアンプ４５の出力端子に結合された抵抗Ｒ３、そ
れに直列接続された抵抗Ｒ４、この抵抗Ｒ４の一端とア
ナロググランドＡＧとの間に設けられたキャパシタＣ
３、オペアンプ５２、抵抗Ｒ３，Ｒ４の直列接続箇所と
オペアンプ５２の出力端子との間に接続されたキャパシ
タＣ４とを含んで成る。
【００２５】前記２次ローパスフィルタ４８，４９の出
力は、差動アンプ５０の反転入力端子（−）と非反転入
力端子（＋）にそれぞれ供給される。非反転入力端子
（＋）はアナロググランドＡＧにバイアスされている。
ここで、アナロググランドＡＧは前記基準電圧Ｖｒｅｆ
に等しい電圧である。
力は、差動アンプ５０の反転入力端子（−）と非反転入
力端子（＋）にそれぞれ供給される。非反転入力端子
（＋）はアナロググランドＡＧにバイアスされている。
ここで、アナロググランドＡＧは前記基準電圧Ｖｒｅｆ
に等しい電圧である。
【００２６】前記極性選択スイッチ回路Ｓ１〜Ｓ４は、
前記極性選択信号３１が第1の値のときは、前記第1の振
幅選択スイッチ回路Ｕ１〜Ｕｎの出力を前記差動アンプ
５０の反転入力端子（−）に向け、前記第２の振幅選択
スイッチ回路Ｄ１〜Ｄｎの出力を前記差動アンプ５０の
非反転入力端子（＋）に向けて供給する。一方、前記極
性選択スイッチ回路Ｓ１〜Ｓ４は、前記極性選択信号３
１が第２の値のときは、前記第1の振幅選択スイッチ回
路Ｕ１〜Ｕｎの出力を前記差動アンプ５０の非反転入力
端子（＋）に向け、前記第２の振幅選択スイッチ回路Ｄ
１〜Ｄｎの出力を前記差動アンプ５０の反転入力端子
（−）に向けて供給する。
前記極性選択信号３１が第1の値のときは、前記第1の振
幅選択スイッチ回路Ｕ１〜Ｕｎの出力を前記差動アンプ
５０の反転入力端子（−）に向け、前記第２の振幅選択
スイッチ回路Ｄ１〜Ｄｎの出力を前記差動アンプ５０の
非反転入力端子（＋）に向けて供給する。一方、前記極
性選択スイッチ回路Ｓ１〜Ｓ４は、前記極性選択信号３
１が第２の値のときは、前記第1の振幅選択スイッチ回
路Ｕ１〜Ｕｎの出力を前記差動アンプ５０の非反転入力
端子（＋）に向け、前記第２の振幅選択スイッチ回路Ｄ
１〜Ｄｎの出力を前記差動アンプ５０の反転入力端子
（−）に向けて供給する。
【００２７】前記構成の電圧ポテンショメータ形式のＤ
／Ａ変換回路４は、６ビットの量子化出力の一つの値に
対して基準電圧Ｖｒｅｆを中心とする正及び負極性の分
圧電圧を形成し、これを差動増幅して規定のアナログ電
圧信号を生成するから、差動増幅による同相ノイズ成分
の除去作用により、抵抗回路４１の比精度のばらつきを
キャンセルすることができ、Ｄ／Ａ変換器のＳ／Ｎ特性
を向上させることができる。
／Ａ変換回路４は、６ビットの量子化出力の一つの値に
対して基準電圧Ｖｒｅｆを中心とする正及び負極性の分
圧電圧を形成し、これを差動増幅して規定のアナログ電
圧信号を生成するから、差動増幅による同相ノイズ成分
の除去作用により、抵抗回路４１の比精度のばらつきを
キャンセルすることができ、Ｄ／Ａ変換器のＳ／Ｎ特性
を向上させることができる。
【００２８】すなわち、抵抗回路４１のばらつきによ
り、スイッチＵ１〜Ｕｎにより選択された電圧Ｖ１にΔ
ｖの誤差が生じたとすると、電圧Ｖ１，Ｖ２は、アナロ
ググランドＡＧの電圧をＡＧとした場合、 Ｖ１＝ＡＧ＋ｖ＋Δｖ Ｖ２＝ＡＧ−ｖ となる。さらに、極性選択信号３１がハイレベルの場
合、及びローレベルの場合には、以下のようになる。
り、スイッチＵ１〜Ｕｎにより選択された電圧Ｖ１にΔ
ｖの誤差が生じたとすると、電圧Ｖ１，Ｖ２は、アナロ
ググランドＡＧの電圧をＡＧとした場合、 Ｖ１＝ＡＧ＋ｖ＋Δｖ Ｖ２＝ＡＧ−ｖ となる。さらに、極性選択信号３１がハイレベルの場
合、及びローレベルの場合には、以下のようになる。
【００２９】（１）極性選択信号３１がハイレベルの場
合、 Ｖ５＝Ｖ３＝Ｖ１＝ＡＧ＋ｖ＋Δｖ Ｖ６＝Ｖ４＝Ｖ２＝ＡＧ−ｖ 故に、差動アンプ５０の出力電圧Ａｏｕｔは、 Ａｏｕｔ＝−（Ｒ６／Ｒ５）・（Ｖ５−Ｖ６）＋ＡＧ ＝−（Ｒ６／Ｒ５）・（２Ｖ＋Δｖ）＋ＡＧ （２）極性選択信号３１がローレベルの場合、 Ｖ５＝Ｖ３＝Ｖ２＝ＡＧ−ｖ Ｖ６＝Ｖ４＝Ｖ１＝ＡＧ＋ｖ＋Δｖ 故に、差動アンプ５０の出力電圧Ａｏｕｔは、 Ａｏｕｔ＝−（Ｒ６／Ｒ５）・（Ｖ５−Ｖ６）＋ＡＧ ＝（Ｒ６／Ｒ５）・（２Ｖ＋Δｖ）＋ＡＧ 以上のことから、抵抗回路４１の比精度のばらつきで生
ずる電圧誤差Δｖは、キャンセルされ、アナログ信号出
力Ａｏｕｔの振幅の正極側と負極側との電位差には現れ
ない。故に、Ｓ／Ｎ特性の劣化を防ぐことができる。ま
た、バッファアンプ４４，４５のセトリングにおける波
形立ち上がりと立ち下がりのスルーレイトの差も同様に
して、差動アンプ５０においてキャンセルされる。つま
り、差動アンプ５０の一方の入力端子において信号波形
が立ち上るとき、差動アンプ５０の他方の入力端子にお
いては信号波形が立ち下がることになるから、差動アン
プ５０でその差がとられることにより、結果的にその出
力電圧Ａｏｕｔの出力信号波形は、立ち下がり及び立ち
上がりの傾きが等しくなる。このことはＳ／Ｎ特性の特
性の向上を図る上で有効となる。さらに、半導体基板を
介してＤＳＰ等のディジタルノイズが伝達される場合が
あるが、そのようなノイズをも、上記差動増幅によりキ
ャンセルすることができることができ、Ｓ／Ｎ特性の向
上を図ることができる。
合、 Ｖ５＝Ｖ３＝Ｖ１＝ＡＧ＋ｖ＋Δｖ Ｖ６＝Ｖ４＝Ｖ２＝ＡＧ−ｖ 故に、差動アンプ５０の出力電圧Ａｏｕｔは、 Ａｏｕｔ＝−（Ｒ６／Ｒ５）・（Ｖ５−Ｖ６）＋ＡＧ ＝−（Ｒ６／Ｒ５）・（２Ｖ＋Δｖ）＋ＡＧ （２）極性選択信号３１がローレベルの場合、 Ｖ５＝Ｖ３＝Ｖ２＝ＡＧ−ｖ Ｖ６＝Ｖ４＝Ｖ１＝ＡＧ＋ｖ＋Δｖ 故に、差動アンプ５０の出力電圧Ａｏｕｔは、 Ａｏｕｔ＝−（Ｒ６／Ｒ５）・（Ｖ５−Ｖ６）＋ＡＧ ＝（Ｒ６／Ｒ５）・（２Ｖ＋Δｖ）＋ＡＧ 以上のことから、抵抗回路４１の比精度のばらつきで生
ずる電圧誤差Δｖは、キャンセルされ、アナログ信号出
力Ａｏｕｔの振幅の正極側と負極側との電位差には現れ
ない。故に、Ｓ／Ｎ特性の劣化を防ぐことができる。ま
た、バッファアンプ４４，４５のセトリングにおける波
形立ち上がりと立ち下がりのスルーレイトの差も同様に
して、差動アンプ５０においてキャンセルされる。つま
り、差動アンプ５０の一方の入力端子において信号波形
が立ち上るとき、差動アンプ５０の他方の入力端子にお
いては信号波形が立ち下がることになるから、差動アン
プ５０でその差がとられることにより、結果的にその出
力電圧Ａｏｕｔの出力信号波形は、立ち下がり及び立ち
上がりの傾きが等しくなる。このことはＳ／Ｎ特性の特
性の向上を図る上で有効となる。さらに、半導体基板を
介してＤＳＰ等のディジタルノイズが伝達される場合が
あるが、そのようなノイズをも、上記差動増幅によりキ
ャンセルすることができることができ、Ｓ／Ｎ特性の向
上を図ることができる。
【００３０】《ＣＯＤＥＣ》図２には以上説明したＤ／
Ａ変換器１を用いたＣＯＤＥＣの一例ブロック図が示さ
れる。同図に示されるＣＯＤＥＣ１００は単結晶シリコ
ンのような１個の半導体基板にＣＭＯＳ集積回路製造技
術などによって形成されている。
Ａ変換器１を用いたＣＯＤＥＣの一例ブロック図が示さ
れる。同図に示されるＣＯＤＥＣ１００は単結晶シリコ
ンのような１個の半導体基板にＣＭＯＳ集積回路製造技
術などによって形成されている。
【００３１】ＣＯＤＥＣ１００は、ＰＣＭ信号を元の音
声アナログ信号に復元するデコーダ機能と、その逆に音
声アナログ信号をＰＣＭ信号に変調するコーダ機能とを
有する半導体集積回路であり、例えば、電話機の加入者
回路等に適用される。
声アナログ信号に復元するデコーダ機能と、その逆に音
声アナログ信号をＰＣＭ信号に変調するコーダ機能とを
有する半導体集積回路であり、例えば、電話機の加入者
回路等に適用される。
【００３２】データ入力端子Ｄｉｎに与えられるＰＣＭ
入力信号はμＬ変換器１０１によって例えば１３ビット
３２ＫＨｚの信号に復調される。前記μＬ変換は、CCIT
TのG.711規格（μ−L）に従って圧縮された８ＫＨｚ，8
ビットのＰＣＭ信号を元の状態に伸長（復調）する処理
として規定される。ＤＳＰ（Digital Signal Processo
r）１０２はディジタル信号処理によってローパスフィ
ルタを実現しており、前記復調された信号はそのローパ
スフィルタを通して１６ビット３２ＫＨｚの信号とされ
る。この信号はインタポレータ１０３にて補間され、サ
ンプリング周波数が３２ＫＨｚから１．０２４ＭＨｚに
上げられ、ビット数が１６ビットにされる。Ｄ／Ａ変換
器１はインタポレータ１０３の出力をＤ／Ａ変換し、Ｄ
／Ａ変換された電圧信号がアナログ出力端子Ａｏｕｔか
ら出力される。これによって前記デコーダ機能を実現す
る。
入力信号はμＬ変換器１０１によって例えば１３ビット
３２ＫＨｚの信号に復調される。前記μＬ変換は、CCIT
TのG.711規格（μ−L）に従って圧縮された８ＫＨｚ，8
ビットのＰＣＭ信号を元の状態に伸長（復調）する処理
として規定される。ＤＳＰ（Digital Signal Processo
r）１０２はディジタル信号処理によってローパスフィ
ルタを実現しており、前記復調された信号はそのローパ
スフィルタを通して１６ビット３２ＫＨｚの信号とされ
る。この信号はインタポレータ１０３にて補間され、サ
ンプリング周波数が３２ＫＨｚから１．０２４ＭＨｚに
上げられ、ビット数が１６ビットにされる。Ｄ／Ａ変換
器１はインタポレータ１０３の出力をＤ／Ａ変換し、Ｄ
／Ａ変換された電圧信号がアナログ出力端子Ａｏｕｔか
ら出力される。これによって前記デコーダ機能を実現す
る。
【００３３】アナログ入力端子Ａｉｎに供給される音声
信号はローパスフィルタ１０４で折り返し雑音の除去や
音声アナログ帯域（３．４ＫＨｚ）以上の信号除去が行
われる。それらフィルタ処理が行われた信号はＡ／Ｄ変
換器１０５でディジタル信号に変換され、変換されたデ
ィジタル信号はデシメータ１０６、ＤＳＰディジタルフ
ィルタ１０７、Ｌμ変換器１０８を介することによりＰ
ＣＭ信号に圧縮されて、ディジタル出力端子Ｄｏｕｔか
ら出力される。Ｄ／Ａ変換器１及びＡ／Ｄ変換器１０６
などで利用される基準電圧若しくはアナロググランド電
位は基準電圧発生回路１０８で形成される。
信号はローパスフィルタ１０４で折り返し雑音の除去や
音声アナログ帯域（３．４ＫＨｚ）以上の信号除去が行
われる。それらフィルタ処理が行われた信号はＡ／Ｄ変
換器１０５でディジタル信号に変換され、変換されたデ
ィジタル信号はデシメータ１０６、ＤＳＰディジタルフ
ィルタ１０７、Ｌμ変換器１０８を介することによりＰ
ＣＭ信号に圧縮されて、ディジタル出力端子Ｄｏｕｔか
ら出力される。Ｄ／Ａ変換器１及びＡ／Ｄ変換器１０６
などで利用される基準電圧若しくはアナロググランド電
位は基準電圧発生回路１０８で形成される。
【００３４】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。
【００３５】例えば、電圧ポテンショメータ型Ｄ／Ａ変
換回路の場合に、抵抗回路として分圧電圧の刻みが粗い
抵抗回路と、分圧電圧の刻みが細かい抵抗回路とに分
け、ディジタル入力信号に対し上位ビットを前者の選択
に、下位ビットを後者の選択に利用する２ステップ形式
であってもよい。また、デルタ・シグマ変調回路は１次
であってもよい。また、非線形量子化された信号はＤ／
Ａ変換回路でバイポーラ・バイナリ・コードとして利用
されることに限定されず、ユニポーラ・バイナリ・コー
ドとして利用することも可能である。
換回路の場合に、抵抗回路として分圧電圧の刻みが粗い
抵抗回路と、分圧電圧の刻みが細かい抵抗回路とに分
け、ディジタル入力信号に対し上位ビットを前者の選択
に、下位ビットを後者の選択に利用する２ステップ形式
であってもよい。また、デルタ・シグマ変調回路は１次
であってもよい。また、非線形量子化された信号はＤ／
Ａ変換回路でバイポーラ・バイナリ・コードとして利用
されることに限定されず、ユニポーラ・バイナリ・コー
ドとして利用することも可能である。
【００３６】図３から図５には差動Ｄ／Ａ変換回路４の
別の構成例が示される。尚、図３〜図において図１に示
されるのと同一機能を有するものには同一符号を付して
いる。
別の構成例が示される。尚、図３〜図において図１に示
されるのと同一機能を有するものには同一符号を付して
いる。
【００３７】図３に示される構成では、抵抗回路４１の
各出力ノードに対応して設けられた第１スイッチ群６
１、及びそれに併設された第２スイッチ群６２とを有す
る。第１スイッチ群６１の選択出力はバッファアンプ４
４に入力され、第２スイッチ群６２の選択出力はバッフ
ァアンプ４５に入力される。かかる構成においては、抵
抗回路４１からバッファアンプ４４，４５間に介在され
るスイッチが常に１個となるから、スイッチのオン抵抗
とバッファアンプの入力容量とで決まるＣＲ時定数を比
較的小さくすることができ、セトリングのスルーレイト
を最大にできるという利点がある。かかる構成では、第
１スイッチ群６１，６２の切り換え動作は、デコーダ３
からの出力信号によって制御される。その場合におい
て、極性選択は第１スイッチ群６１，６２で行い得るか
ら、デコーダ３から振幅選択信号と極性選択信号とに分
けて出力する必要がない。
各出力ノードに対応して設けられた第１スイッチ群６
１、及びそれに併設された第２スイッチ群６２とを有す
る。第１スイッチ群６１の選択出力はバッファアンプ４
４に入力され、第２スイッチ群６２の選択出力はバッフ
ァアンプ４５に入力される。かかる構成においては、抵
抗回路４１からバッファアンプ４４，４５間に介在され
るスイッチが常に１個となるから、スイッチのオン抵抗
とバッファアンプの入力容量とで決まるＣＲ時定数を比
較的小さくすることができ、セトリングのスルーレイト
を最大にできるという利点がある。かかる構成では、第
１スイッチ群６１，６２の切り換え動作は、デコーダ３
からの出力信号によって制御される。その場合におい
て、極性選択は第１スイッチ群６１，６２で行い得るか
ら、デコーダ３から振幅選択信号と極性選択信号とに分
けて出力する必要がない。
【００３８】図４に示される構成では、オペアンプ５１
の非反転入力端子とオペアンプ５２の非反転入力端子と
の間に、ローパスフィルタを構成するためのキャパシタ
を設けたものである。この構成は電圧制御型と称され
る。図１に示される構成に比べて、キャパシタＣ１，Ｃ
３を共用する形となり、その場合のキャパシタＣ５，Ｃ
６の値は、前記キャパシタＣ１，Ｃ３に比べて１／４で
済む。従って、図４に示される構成では、ローパスフィ
ルタのチップ占有面積を小さくすることができる。
の非反転入力端子とオペアンプ５２の非反転入力端子と
の間に、ローパスフィルタを構成するためのキャパシタ
を設けたものである。この構成は電圧制御型と称され
る。図１に示される構成に比べて、キャパシタＣ１，Ｃ
３を共用する形となり、その場合のキャパシタＣ５，Ｃ
６の値は、前記キャパシタＣ１，Ｃ３に比べて１／４で
済む。従って、図４に示される構成では、ローパスフィ
ルタのチップ占有面積を小さくすることができる。
【００３９】図５に示される構成では、図４に示される
電圧制御型のローパスフィルタを多重帰還型に変更した
ものである。図４におけるキャパシタＣ２，Ｃ４に代え
て、抵抗Ｒ１０，Ｒ１１、キャパシタＣ７，Ｃ８が設け
られる。オペアンプ５１，５２非反転入力端子はアナロ
ググランドＡＧに結合される。かかる構成では、オペア
ンプ５１，５２の非反転入力端子がアナロググランドＡ
Ｇに結合されているため、ボルテージフォロアに比べて
広い振幅範囲の信号を扱うことができる。
電圧制御型のローパスフィルタを多重帰還型に変更した
ものである。図４におけるキャパシタＣ２，Ｃ４に代え
て、抵抗Ｒ１０，Ｒ１１、キャパシタＣ７，Ｃ８が設け
られる。オペアンプ５１，５２非反転入力端子はアナロ
ググランドＡＧに結合される。かかる構成では、オペア
ンプ５１，５２の非反転入力端子がアナロググランドＡ
Ｇに結合されているため、ボルテージフォロアに比べて
広い振幅範囲の信号を扱うことができる。
【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である音声用
ＣＯＤＥＣに適用した場合について説明したが、画像用
ＣＯＤＥＣやＭＯＤＥＭ（Modulater -Dmodulater）な
どの各種半導体集積回路に広く適用することができる。
なされた発明をその背景となった利用分野である音声用
ＣＯＤＥＣに適用した場合について説明したが、画像用
ＣＯＤＥＣやＭＯＤＥＭ（Modulater -Dmodulater）な
どの各種半導体集積回路に広く適用することができる。
【００４１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００４２】すなわち、量子化出力の一つの値に対して
基準電圧を中心とする正及び負極性の分圧電圧を形成
し、これを差動増幅して規定のアナログ電圧信号を生成
するから、差動増幅による同相ノイズ成分の除去作用に
より、Ｄ／Ａ変換器のＳ／Ｎ特性を向上させることがで
きる。
基準電圧を中心とする正及び負極性の分圧電圧を形成
し、これを差動増幅して規定のアナログ電圧信号を生成
するから、差動増幅による同相ノイズ成分の除去作用に
より、Ｄ／Ａ変換器のＳ／Ｎ特性を向上させることがで
きる。
【００４３】前記Ｄ／Ａ変換回路は所要のＤ／Ａ変換精
度を少ない回路素子数で実現できるので、ＣＯＤＥＣな
どの半導体集積回路の歩留まりの向上に寄与できる。
度を少ない回路素子数で実現できるので、ＣＯＤＥＣな
どの半導体集積回路の歩留まりの向上に寄与できる。
【図１】本発明の一例に係るＤ／Ａ変換器のブロック図
である。
である。
【図２】前記Ｄ／Ａ変換器を用いたＣＯＤＥＣの一例ブ
ロック図である。
ロック図である。
【図３】前記Ｄ／Ａ変換器における主要部の別の構成例
回路図である。
回路図である。
【図４】前記Ｄ／Ａ変換器における主要部の別の構成例
回路図である。
回路図である。
【図５】前記Ｄ／Ａ変換器における主要部の別の構成例
回路図である。
回路図である。
１ Ｄ／Ａ変換器
２ ２次デルタ・シグマ変調回路
３ デコーダ
４ 差動Ｄ／Ａ変換回路
２７ 量子化回路
２８ 量子化信号
２９ 入力信号
３０ 振幅選択信号
３１ 極性選択信号
４１ 抵抗回路
４２ 第１の振幅選択スイッチ回路
４３ 第２の振幅選択スイッチ回路
ＳＷ１〜ＳＷ１８ スイッチ
４４，４５ バッファアンプ
５０ 差動アンプ
５１，５２ オペアンプ
１００ ＣＯＤＥＣ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 北 雅人
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(72)発明者 長谷 明広
埼玉県入間郡毛呂山町大字旭台15番地
日立東部セミコンダクタ株式会社内
(56)参考文献 特開 平７−86949（ＪＰ，Ａ)
特開 平10−242864（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 3/04
H03M 1/08
H03M 1/66
Claims (7)
- 【請求項１】 基準電圧を非反転入力端子に受けるオペ
アンプの出力と回路のグランドとの間に抵抗回路が配置
され、この抵抗回路の帰還ノードが前記オペアンプの反
転入力端子に接続され、 前記帰還ノードのレベルを基準に前記抵抗回路から正極
性の分圧出力、及び負極性の分圧出力を振幅選択信号に
従って選択的に取り出すスイッチ回路と、 前記スイッチ回路によって取り出された正極性の分圧出
力及び負極性の分圧出力を差動増幅するための差動アン
プと、 を備えて成るものであることを特徴とするＤ／Ａ変換
器。 - 【請求項２】 基準電圧を非反転入力端子に受けるオペ
アンプの出力と回路のグランドとの間に抵抗回路が配置
され、この抵抗回路の帰還ノードが前記オペアンプの反
転入力端子に接続され、 前記帰還ノードのレベルを基準に前記抵抗回路から正極
性の分圧出力を振幅選択信号に従って選択的に取り出す
第1のスイッチ回路と、 前記帰還ノードを中心に前記第1のスイッチ回路と対称
に形成され前記帰還ノードのレベルを基準に前記抵抗回
路から負極性の分圧出力を前記振幅選択信号に従って選
択的に取り出す第２のスイッチ回路と、 前記第1のスイッチ回路の出力と第2のスイッチ回路の出
力を差動増幅するための差動アンプと、 前記極性選択信号が第1の値のとき前記第1のスイッチ回
路の出力を前記差動アンプの第1の差動入力に、前記第
２のスイッチ回路の出力を前記差動アンプの第２の差動
入力に供給し、前記極性選択信号が第２の値のとき前記
第1のスイッチ回路の出力を前記差動アンプの第２の差
動入力に、前記第２のスイッチ回路の出力を前記差動ア
ンプの第１の差動入力に供給する切り換えスイッチ回路
と、 を備えて成るものであることを特徴とするＤ／Ａ変換
器。 - 【請求項３】 基準電圧を非反転入力端子に受けるオペ
アンプの出力と回路のグランドとの間に抵抗回路が配置
され、この抵抗回路の帰還ノードが前記オペアンプの反
転入力端子に接続され、 前記帰還ノードのレベルを基準に前記抵抗回路から正極
性の分圧出力又は負極性の分圧出力を振幅選択信号に従
って選択的に取り出す第３のスイッチ回路と、 前記帰還ノードのレベルを基準に前記抵抗回路から正極
性の分圧出力又は負極性の分圧出力を前記振幅選択信号
に従って選択的に取り出す第４のスイッチ回路と 前記第１のスイッチ回路によって取り出された正極性の
分圧出力又は負極性の分圧出力と、前記第２のスイッチ
回路によって取り出された負極性の分圧出力又は正極性
の分圧出力とを差動増幅するための差動アンプと、 を備えて成るものであることを特徴とするＤ／Ａ変換
器。 - 【請求項４】 前記差動アンプの前段には、前記正極側
の分圧出力から高域成分を取り除くための第１のローパ
スフィルタと、 前記負極性出力から所定の高域成分を取り除くための第
２のローパスフィルタとが配置されて成る請求項１乃至
３のいずれか１項記載のＤ／Ａ変換器。 - 【請求項５】 前記第１のローパスフィルタの前段、及
び前記第２のローパスフィルタの前段には、前記抵抗回
路の出力インピーダンスを変換するためのボルテージホ
ロワがそれぞれ配置されて成る請求項４記載のＤ／Ａ変
換器。 - 【請求項６】 請求項１乃至５のいずれか１項記載のＤ
／Ａ変換器を単一の半導体基板に含んで成るものである
ことを特徴とする半導体集積回路。 - 【請求項７】 ＰＣＭ信号を復調する復調手段と、復調
手段の出力を低域通過処理するローパスフィルタ手段
と、ローパスフィルタ手段の出力を補間するインタポレ
ータと、インタポレータの出力をＤ／Ａ変換する請求項
1乃至５のいずれか1項記載のＤ／Ａ変換器とを含んで、
単一の半導体基板に形成されて成るものであることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04520597A JP3402991B2 (ja) | 1997-02-28 | 1997-02-28 | Ｄ／ａ変換器及び半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04520597A JP3402991B2 (ja) | 1997-02-28 | 1997-02-28 | Ｄ／ａ変換器及び半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10242865A JPH10242865A (ja) | 1998-09-11 |
| JP3402991B2 true JP3402991B2 (ja) | 2003-05-06 |
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ID=12712780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04520597A Expired - Fee Related JP3402991B2 (ja) | 1997-02-28 | 1997-02-28 | Ｄ／ａ変換器及び半導体集積回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3402991B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4686925B2 (ja) * | 2001-07-25 | 2011-05-25 | ソニー株式会社 | デジタルアナログ変換システム |
| JP2007180645A (ja) * | 2005-12-27 | 2007-07-12 | Sharp Corp | スイッチング増幅器 |
-
1997
- 1997-02-28 JP JP04520597A patent/JP3402991B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10242865A (ja) | 1998-09-11 |
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