JPH01235419A - 可変利得アナログ・デジタル符号器およびデジタルワード供給方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は、アナログ・デジタル符号器の分野であり、そ
して特に、可変利得を有する電話符号器に関する。

発明の背景 デジタル信号形式の電話システムは、通常Ｃ０ＤＥＣと
呼ばれるアナログ・デジタルとデジタル・アナログ変換
器回路を必要とし、アナログ・トランスデユーサ−と互
換性のあるアナログ信号と、デジタル電話交換及び伝送
機能と装置に互換性のあるバイナリ信号との間で音声信
号をインターフ１−スする。符号化機能が、アナログ入
力信号を正確に表現するパルス符号変調（ＰＣＭ）ワー
ドが生成される如く行われるために、アナログ信号は、
符号器中間点の回りに中心を置かれなければならない。

即ち、符号器動作中間点とアナログ信号のゼロ・レベル
は、対応するべきである。そうでなければ、量子化歪み
、高調波歪みと雑音がＰＣＭワードに含まれる。製造中
符号器の利得をあらかじめ決定し、そして希望ならば、
後の使用時に、プリセット利得パッドの使用により、回
路における利得を変更することが一般の慣行である。中
間点ノバイアスは、都合の良いことに、符号器内の適切
なノードを交流結合し、そして符号器入力におけるオフ
セットをゼロにするために、交換コンデンサー抵抗を経
てノードを充電することにより、達成される。実際に、
各ＰＣＭワードの符号ビットは、長期電圧（直流値）が
、符号ビット極性の平均を表現する如く、交流結合ノー
ドにおいて積分される。安定性は、符号ビット発生が、
均等に負と正である時達成される。

しかし、一般符号器の利得が、標準動作中に変化される
ならば、交流結合ノードにおける積分信号が、全体オフ
セットをもはや取り消さないために、ステップ成分が、
結果的に符号器の入力に発生する。こうして、演算中間
点は、シフトされ、も（まやアナ。グ信号のゼロ、レベ
ルに対応しない。

線形符号器において、利得変化の効果は、うるさいクリ
ックとして明白である。圧縮符号器においては、また、
厳しい高調波歪みが発生する。時間が与えられると、ス
テップ電圧は、演算中間点が、アナログ信号のゼロ・レ
ベルに再び対応するまで減少する。しかし、この時間中
、結果の高調波歪みは、圧縮符号化信号の品質を劣化さ
せる。符号器の利得が時間毎又は頻繁に調整される応用
において、そのような性能は受容できない。

発明の要約 可変利得符号器を提供することが、発明の目的であり、
この場合アナログ・デジタル信号変換は、電話呼び出し
中に修正される。

また、利得が、重大な雑音と歪みなしに、「進行中」に
、即ち、活動電話呼び出し中に突然に変更される符号器
を提供することが、発明の目的である。

発明により、可変利得アナログ・デジタル符号器は、第
１安定化中間動作点アナログ信号を第２可変利得符号化
バスに提供する第１固定利得符号化バスを含み、この場
合アナログ増幅器は、第１アナログ信号と、第２パスの
アナログ増幅器の出力における符号化のための信号との
間に発生した可変タップ差分信号を反転して増幅する。

パルス符号変調（ＰＣＭ）信号サンプルを生成するため
にアナログ信号を可変に符号化するための発明による装
置は、符号化信号サンプルを生成するための第１手段と
、可変利得符号化信号サンプルを生成するための第２手
段とを具備する。第１手段は、アナログ信号入力ボート
を有し、かつアナログ信号と第１符号ビットに応答して
第１安定化中間動作点アナログ信号を生成するための第
１増幅器手段を含み、該第１符号ビットは、第１安定化
アナログ信号に応答して、第１符号ビットを生成するた
めのアナログ対デジタル変換器から発出する。第２手段
は、第１安定化アナログ信号に比例反転関係において、
かつ第２符号ビットに応答して、第２安定化中間動作点
アナログ信号を生成するための第２増幅器手段を含む。

抵抗手段が結合され、第１及び第２安定化アナログ信号
の差を出現させ、そして第２増幅器の反転入力に結合さ
れた可変タップ手段を含む。アナログ対デジタル変換器
は、該第２安定化アナログ信号に応答して、第２符号ビ
ットを含むＰＣＭ信号サンプルを生成する。

発明によりアナログ信号のデジタル・ワード表現を生成
するための交番利得方法は、アナログ信号と、所定の固
定利得によりアナログ信号を増幅する安定化中間動作点
により対応する第１符号ビットとに応答して、第１信号
を提供することを含む。

第２信号は、第１信号と、制御可能な可変利得により第
１信号を増幅する安定化中間動作点により第２信号に対
応する第２符号ビットとに応答して提供される。第２信
号は、複数のビット・ワードを提供するためにデジタル
的に変換され、各々は、該第２符号ビットの１つを含み
、これにより該複数ビット・ワードは、第１信号に関し
て利得可変である。

例示の実施態様の説明 例示の実施態様が、添付の図面を参照して議論される。

第１図のグラフ図は、図の左側において電圧軸Ｖと、電
圧軸■に直角に延びる時間軸Ｔとを含む。

第２図の符号器から獲得される如く、符号化音声信号の
再構成されたアナログ表現が、時間軸Ｔに沿って示され
る。図の左側における最初の１１／２サイクルは、定数
信号の符号化関数を表現し、この場合符号化関数は、第
１利得である。残りのサイクルは、符号化関数が、突然
に変更されたか、又は第１利得よりも大きな第２利得に
符号器回路において調整された後、定数信号の符号化関
数を表現する。自由な（ｈａｎｄｓ　ｆ　ｒｅｅ）音声
交換が必要とされた場合の如く、利得変化が極端である
ならば、信号が図の右側に示された如く安定するための
時間は、１分はどになる。そのような性能は、電話シス
テムにおいて実際的ではない。

１２図に示された一般符号器は、第３図と第４図に示さ
れた如く適合され、その構造と機能は、最初に先行技術
を考察することにより容易に理解される。第２図におい
て、アナログ音声信号は、音声入力９において適用され
、モして１１で詳細に示されたパッタワースニ次フィル
ター回路のノード１８にコンデンサー１２を経て容量結
合される。しばしば及エイリアシング・フィルターと呼
ばれる低域フィルター１４は、音声帯域周波数をアナロ
グ対デジタル変換器回路１３の入力に通過させる。一般
電話応用において、変換器回路は、８Ｋｈｚのサンプリ
ング・レートにおいて動作され、そしてフィルター遮断
周波数は、３　Ｋ　ｈ　ｚ乃至４Ｋｈｚである。アナロ
グ対デジタル変換器回路１３は、低域フィルター１４か
らのアナログ信号に応答して８Ｋｈ　ｚレートにおいて
、通常８ビットＰＣＭワードの複数のビット・ワードを
生成する。各ワードの符号ビットは、各ワードの極性を
規定する。符号ビットはまた、ノード１８を経て回路１
１の中間動作点を調整するために使用され、この場合符
号ビット発生の積分は、符号ビット・ラッチ１６と、交
換コンデンサー機能抵抗要素１７を経て結合される。

こうして記載された如く、先行技術の符号器回路は、固
定利得符号化機能を提供する。この回路の利得は、例え
ば、増幅器ＩＯの反転入力に直列に抵抗を導入すること
により、変更される。利得が、動作中、例えば、電話会
話中に変更されるならば、これは、第１図に例示された
ものに類似する中間動作点を妨害する効果を有する。前
述の如く、この結果の周波数利得変化は、一般電話シス
テムにおいて許容できない。

第３図において、固定利得増幅器１０は、第２図のアナ
ログ・デジタル変換器１３以外の総てを表現する。第３
図のアナログ・デジタル変換器１３は、スイッチ４５を
経て、固定利得増幅器ｌＯと可変利得増幅器２０からの
第１及び第２アナログ信号を受信するために交互に結合
される。変換器回路１３の出力は、リード線１５と２５
において交互にデジタル出力を提供するために、スイッ
チ４６によって結合される。

変換器１３は、この例において、スイッチ４５と４６に
同期して、１６Ｋｈｚサンプリング・レートにおいて動
作される。固定利得増幅器ｌＯの出力からの信号は、制
御人力４４を経て制御された利得因子により、可変利得
増幅器２０において反転して増幅される。増幅器ｌＯと
２０の両方は、それぞれのパス１５ａと２５ａを経て結
合された符号ビットに応答して安定化された中間動作点
である。こうして、パス１５ａにおける符号ビットは、
パス２５ａにおける符号ビットの反転である。

図示されていないが、別の例において、スイッチ４５と
４６は、使用されず、そして可変利得増幅器の出力のみ
が、デジタル信号に変換される。この例において、パス
１５ａは、パス２５ａに直接に結合されるが、増幅器ｌ
Ｏを安定化する際に使用されるパス２５ａにおける符号
ビットを反転するために、直列にインバーターを含むこ
とにおいて異なる。

第４図において、示された可変符号器回路は、第３図の
可変利得増幅器２０の例を提供する要素のほかに、（相
応してラベル付けされた）先行技術の第２図の要素の総
てを含む。コンデンサー１２とコンデンサー２２を除い
て、第４図の要素の総ては、好ましくは、集積回路内に
ＣＭＯＳトランジスタ技術において統合される。この例
において、低域フィルター１７と２７は、交換コンデン
サー抵抗によって実現される。演算増幅器２１は、中間
点動作バイアス・ポテンシャルのための安定化ノードと
して使用される非反転入力を含む。バイアス・ポテンシ
ャルは、コンデンサー２２と、８Ｋｈ　ｚサンプリング
・レートにおいて、デジタル出力２５からの符号ビット
を捕獲かつ保持するラッチ２６からの符号ビットに応答
した交換コンデンサー抵抗２７によって生成される。抵
抗要素４０は、リード線４１を経て低域フィルター１４
の出力に、そしてリード線４２を経て増幅器２１の出力
に結合される。増幅器２１の反転入力は、（約５ｐｆの
）コンデンサー２３を経て、出力に容量結合され、そし
てまｔ；可変タップ４３によって抵抗要素４０に結合さ
れる。タップは、４４で示された制御入力によって変化
される。

増幅器１１の出力中間点は、増幅器１１と増幅器２１の
出力の間のポテンシャル差が、抵抗要素４０の両端に発
生する如く、フィルター１４を通して直接に結合される
。可変タップ４３は、調整された時、要素２２と２７の
積分関数の時定数よりも短い周期中でさえも好ましい中
間点のあたりに留どまる如く、増幅器２０の直流出力を
相殺する直流ポテンシャル差を移動する。

抵抗要素４０の例は、第５図にさらに詳細に示される。

この例は、ＣＭＯ３技術において統合されるように特に
適合される。Ｃ０−０３１とラベル付けされた３２の列
は、各々、１０例の電界効果トランジスタを含み、一連
のストリングにおいて配置され、かつ可変タップ４３に
対応するレールにおいて終端する。Ｒ１−Ｒ３２とラベ
ル付けされた３２個の対応する抵抗セグメントは、リー
ド線４１と４２の間に直列に結合される。第１列ＣＯは
、リード線４１と抵抗セグメントＲ１の接続点に結合さ
れ、そして第２列ＣＩは、抵抗セグメントＲ１とＲ２の
間の接続点に結合され、そして以下同様に図示された如
く行われる。

制御人力４３は、Ａ−Ｅとラベル付けされた５つのリー
ド線を含み、各々は、各列における反対伝導形である一
対の電界効果トランジスタ（ＦＥＴ）のゲート電極に、
５５で例示された如く結合される。便宜上、これは、反
対記号５５′を添えられたゲート電極を有する対の一方
によって示される。

例えば、列ＣＯにおいて、ＦＥＴ５２は、反転記号を含
むＦＥＴ５３と対である。ＦＥＴ５２と５３の両方は、
リード線４３Ａに結合されたゲート電極を含むが、ＦＥ
Ｔ５２と５３は、リード線における制御信号に反対に応
答し、その結果一方のＦＥＴがオフである時、他方はオ
ンである。図示の簡単性のために、制御リード線は、各
それぞれの行を真っすぐに走行するとして示される。こ
れは、ＦＥＴの各々のゲート電極が、それぞれの制御リ
ード線に結合されることを示すことを意図される。各列
において、ＦＥＴの半分は各々、５４で例示された如く
、導電パスによってブリッジされる。導電バス又はブリ
ッジは、列Ｃｏ−０３１のただ１つが、制御入力４４に
おいて適用された５ビツト・バイナリ・ワードの存在に
おいてオンに切り替えられる如く、前配置パターンにお
いて編成される。このパターンにおいて、サラに具体的
には、各ＦＥＴ対の一方はブリッジされ、他方はブリッ
ジされず、ブリッジされたＦＥＴは機能しない。このた
め、リード線Ａ−Ｈの各々は、各行においてＦＥＴのそ
れぞれの対に結合されるとしても、各行において唯一の
ＦＥＴに関して効果がある。この特別な構造は、ＭＯ８
技術における例示の実施態様を作成する際に便宜上到達
された。

第４図の符号器の特別な例において、抵抗要素は、５２
．７デシベルの範囲を通して１．７デシベル・ステップ
の利得変更を提供する如く配置される。

本発明の主なる特徴及び態様は以下のとおりである。

１、入力アナログ信号のサンプルを表現するデジタル・
ワードを提供するための利得制御可能なアナログ対デジ
タル（Ａ／Ｄ）符号器において、各々複数ビットから成
り、符号ビットを含む該デジタル・ワードを生成するた
めのアナログ対デジタル変換器回路と、 入力アナログ信号に応答して固定利得アナログ信号を生
成し、固定利得アナログ信号に対応する符号ビットに応
答して安定化された中間動作点である第１手段と、 第１手段からの安定化された中間動作点固定利得アナロ
グ信号に応答して、可変制御利得アナログ信号を変換器
回路に供給するｔ；めの第２手段であって、第２手段か
らの可変制御利得アナログ信号は、デジタル・ワードの
符号ビットに応答して安定化された中間動作点である第
２手段とを具備する利得制御可能なアナログ対デジタル
（Ａ　／　Ｄ　）符号器。

２、可変制御利得アナログ信号が、第１手段によって生
成された固定利得アナログ信号に反転関係において、第
２手段から変換器回路に供給される上記１に記載のＡ／
Ｄ符号器。

３、第２手段が、外部的に供給された制御信号に応答し
、第２手段において増幅量を規定する上記ｌに記載のＡ
／Ｄ符号器。

４、外部的に供給された制御信号が、複数ビット・バイ
ナリ・ワードである上記３に記載のＡ／Ｄ符号器。

５、Ａ／Ｄ変換器が、圧縮Ａ／Ｄ変換器回路である上記
ｌに記載のＡ／Ｄ符号器。

６、第２手段が、固定利得アナログ信号に反転関係にお
いて該信号を供給し、そしてさらに、固定利得アナログ
信号に対応する該符号ビットを提供するために、該デジ
タル・ワードの符号ビットを反転させるための手段を具
備する上記ｌに記載のＡ／Ｄ符号器。

７、（ａ）安定化中間動作点が、アナログ信号と、対応
する第１符号ビットとに応答して、第１信号を提供する
ために所定の固定利得において増幅する段階と、 （ｂ）安定化中間動作点が、第１信号と、第２信号に対
応する第２符号ビットとに応答して、第２信号を提供す
るために制御可能な可変利得において増幅する段階と、 （ｃ）アナログ・デジタルが、少なくとも第１符号ビッ
トを提供するために第１信号を変換し、そしてアナログ
・デジタルが、各々該第２符号ビットの１つを含む複数
のビット・ワードを提供するために、第２信号を変換す
る段階とを含み、これにより該複数ビット・ワードは、
第１信号に応答して利得可変であるアナログ信号のデジ
タル・ワード表現を生成するための可変利得方法。

８、第２信号が、第１信号を反転増幅することにより第
１信号に反転関係において提供される上記７に記載され
た如くアナログ信号のデジタル・ワード表現を生成する
ための可変利得方法。

９、第１信号が、外部的に供給された制御信号による利
得で増幅される上記７に記載された如くアナログ信号の
デジタル・ワード表現を生成するための可変利得方法。

１０、外部的に供給された制御信号が、複数ビット・バ
イナリ・ワードである上記９に記載された如くアナログ
信号のデジタル・ワード表現を生成するための可変利得
方法。

１１、第１手段からの固定利得アナログ信号と、第２手
段からナイキスト周波数の少なくとも２倍である固定レ
ートにおける変換器回路への可変制御利得アナログ信号
とを交互に結合するための交換手段とをさらに具備し、 この場合変換器回路は、該固定レートにおいて動作され
、これにより第１及び第２手段からの信号の符号化サン
プルは、変換器回路の出力において交互に利用可能であ
る上記ｌに記載の利得制御Ａ／Ｄ符号器。

１２、各ワードが、符号ビットを含み、がっ複数の選択
可能な利得関係において入力アナログ信号のサンプルを
表現する複数のデジタル・ワードを提供するためのアナ
ログ・デジタル符号器において、 ナイキスト周波数の少なくとも２倍を超過したレートに
おいて、デジタル・ワードを生成するためのアナログ・
デジタル変換器手段と、 第１及び第２符号ビット・パスと、 第１及び第２入力端子を有し、がっ第１及び第２アナロ
グ信号を受信するためにアナログ・デジタル変換器手段
の入力を交互に結合するために該レートにおいて動作し
、かつ第１及び第２アナログ信号に対応する符号ビット
を、それぞれ第１及び第２符号ビット・パスに交互に結
合するための第１及び第２出力手段を有する交換手段と
、アナログ信号を受信するための入力と、中間動作点バ
イアス・ポテンシャルを受信するためのノードと、アナ
ログ信号の固定利得再現である第１信号を提供するため
の出力とを含む固定利得非反転構成において演算増幅器
を含む第１増幅器回路と、中間点バイアス・ポテンシャ
ルを受信するための演算増幅器の非反転入力と、反転入
力と、第１信号の可変利得反転再現である第２信号を提
供するための出力とに共通なノードを含む演算増幅器を
含む第２増幅器回路と、 ナイキスト周波数よりも小さな周波数遮断特性を有し、
かつ第１増幅器回路の出力と交換手段の第１入力端子と
の間に結合された低域フィルター手段と、 第１増幅器回路のノードに結合され、かつ第１符号ビッ
ト発生の極性に応答してバイアス・ポテンシャルを生成
するための手段を含む第１符号ビット・バスと、 第２増幅器回路のノードに結合され、かつ第２符号ビッ
ト発生の極性に応答してバイアス・ポテンシャルを生成
するための手段を含む第２符号ビット・パスと、 低域フィルターと第１入力端子の第１接続点と、第２増
幅器回路における演算増幅器の出力と第２端子の第２接
続点との間に結合された抵抗手段であって、抵抗手段は
、少なくとも２つの位置の間で可変なタップ手段を含み
、タップ手段は、第２増幅器手段において演算増幅器の
反転入力に結合される抵抗手段とを具備するアナログ対
デジタル符号器。

１３、第２手段が、第１及び第２手段の出力の間に結合
され、かつ少なくとも２つのタップ位置を含む分圧器を
具備する上記ｌに記載のＡ／Ｄ符号器。

１４、第２手段が、 該制御利得アナログ信号を供給するための出力と反転入
力を有する差動増幅器と、 第１手段の出力と差動増幅器の出力の間に結合され、か
つ複数の電圧タップ位置を含み、１つが反転入力に結合
された分圧器とを具備する上記ｌに記載のＡ／Ｄ符号器
。

１５、分圧器が、複数の抵抗セグメントと、セグメント
の各々と反転入力との間に結合された複数の対応する交
換手段とを具備する上記１４に記載のＡ／Ｄ符号器。

１６、該交換手段の各々が、対応するゲート制御リード
線に共通に行毎に結合された一列の電界効果トランジス
タ装置から成り、電界効果トランジスタ装置が、反対の
応答組み合わせにおいて配置され、そして該制御リード
線に適用されたバイナリ・ワードが、一方の列を他方の
列のいづれよりもずっと高いコンダクタンスにさせる如
く、選択的にブリッジされる上記１５に記載のＡ／Ｄ符
号器。

１７、分圧器が、ｎビット・バイナリ°クードに動作に
おいて応答し、そして バイナリ・ワードの適用のためのｎリード線を具備し、
ｎリード線の各々は、２゛の交換装置を制御するために
結合され、２“の交換装置の各々は、少なくともｎの交
換装置の対応する列に配置され、該列の各々は、共通レ
ールと、第１手段の出力と第２手段における差動増幅器
の出力との間に直列に結合された２゛の抵抗セグメント
を有するセグメント抵抗レールの対応する電圧タップと
の間に結合され、該共通レールは、差動増幅器の反転入
力に結合される上記１４に記載のＡ／Ｄ符号器。

１８、第１及び第２手段の一方が、該デジタル・ワード
の各々の符号ビットに応答するインバーターを含み、固
定利得アナログ信号に対応する該符号ビットを提供する
上記ｌに記載のＡ／Ｄ符号器。

【図面の簡単な説明】

第１図は、先行技術の符号器において瞬間的な利得調整
によって影響されｔ；再構成信号のグラフ図。 第２図は、所定の固定利得を有する先行技術の符号器の
配線ブロック図。 第３図は、発明による可変符号器回路の配線ブロック図
。 第４図は、第３図に示された可変符号器回路の例の詳細
な配線ブロック図。 第５図は、第４図に示された如く、符号器回路において
使用された利得調整可能要素の１つの例の省略された配
線図。 １１・・・バッタワースニ次フィルタ １２・・・コンデンサ １３・・・アナログ・デジタル変換器回路１４・・・低
減フィルター １６・・・符号ビット・ラッチ ２゛０・・・可変利得増幅回路

Claims (1)

1. 【特許請求の範囲】 １、入力アナログ信号のサンプルを表現するデジタル・
   ワードを提供するための利得制御可能なアナログ・デジ
   タル（Ａ／Ｄ）符号器において、各々複数ビットから成
   り、符号ビットを含む該デジタル・ワードを生成するた
   めのアナログ・デジタル変換器回路と、 入力アナログ信号に応答して固定利得アナログ信号を生
   成し、固定利得アナログ信号に対応する符号ビットに応
   答して安定化された中間動作点である第１手段と、 第１手段からの安定化された中間動作点固定利得アナロ
   グ信号に応答して、可変制御利得アナログ信号を変換器
   回路に供給するための第２手段であって、第２手段から
   の可変制御利得アナログ信号は、デジタル・ワードの符
   号ビットに応答して安定化された中間動作点である第２
   手段とを具備する利得制御可能なアナログ・デジタル（
   Ａ／Ｄ）符号器。 ２、（ａ）安定化中間動作点が、アナログ信号と、対応
   する第１符号ビットとに応答して、第１信号を提供する
   ために所定の固定利得において増幅する段階と、 （ｂ）安定化中間動作点が、第１信号と、第２信号に対
   応する第２符号ビットとに応答して、第２信号を提供す
   るために制御可能な可変利得において増幅する段階と、 （ｃ）第１信号をアナログ、デジタル変換して、少なく
   とも第１符号ビットを提供し、第２信号をアナログ・デ
   ジタル変換して、各々該第２符号ビットの１つを含む複
   数のビット・ワードを提供し、これにより該複数ビット
   ・ワードは、第１信号に応答して利得可変であることを
   特徴とする、アナログ信号のデジタル・ワード表現を生
   成するための可変利得方法。 ３、各ワードが、符号ビットを含み、かつ複数の選択可
   能な利得関係において入力アナログ信号のサンプルを表
   現する複数のデジタル・ワードを提供するためのアナロ
   グ・デジタル符号器において、 ナイキスト（Ｎｉｑｕｉｓｔ）周波数の少なくとも２倍
   を超過したレートにおいて、デジタル・ワードを生成す
   るためのアナログ・デジタル変換器手段と、第１及び第
   ２符号ビット・パスと、 第１及び第２入力端子を有し、かつ第１及び第２アナロ
   グ信号を受信するためにアナログ・デジタル変換器手段
   の入力を交互に結合するために該レートにおいて動作し
   、かつ第１及び第２アナログ信号に対応する符号ビット
   を、それぞれ第１及び第２符号ビット・パスに交互に結
   合するための第１及び第２出力手段を有する交換手段と
   、 アナログ信号を受信するための入力と、中間動作点バイ
   アス・ポテンシャルを受信するためのノードと、アナロ
   グ信号の固定利得再現である第１信号を提供するための
   出力とを含む固定利得非反転構成において演算増幅器を
   含む第１増幅器回路と、中間点バイアス・ポテンシャル
   を受信するための演算増幅器の非反転入力と、反転入力
   と、第１信号の可変利得反転再現である第２信号を提供
   するための出力とに共通なノードを含む演算増幅器を含
   む第２増幅器回路と、 ナイキスト周波数よりも小さな周波数遮断特性を有し、
   かつ第１増幅器回路の出力と交換手段の第１入力端子と
   の間に結合された低域フィルター手段とを具備し、 該第１符号ビット・パスが第１増幅器回路のノードに結
   合され、かつ第１符号ビット発生の極性に応答してバイ
   アス・ポテンシャルを生成するための手段を含み、 該第２符号ビット・パスが第２増幅器回路のノードに結
   合され、かつ第２符号ビット発生の極性に応答してバイ
   アス・ポテンシャルを生成するための手段を含み、 そして更に、低域フィルターと第１入力端子の第１接続
   点と、第２増幅器回路における演算増幅器の出力と第２
   端子の第２接続点との間に結合された抵抗手段であって
   、抵抗手段は、少なくとも２つの位置の間で可変なタッ
   プ手段を含み、タップ手段は、第２増幅器手段において
   演算増幅器の反転入力に結合される抵抗手段とを具備す
   ることを特徴とするアナログ・デジタル符号器。