JPS60263525A - デイジタルアナログ変換装置 - Google Patents
デイジタルアナログ変換装置Info
- Publication number
- JPS60263525A JPS60263525A JP11880784A JP11880784A JPS60263525A JP S60263525 A JPS60263525 A JP S60263525A JP 11880784 A JP11880784 A JP 11880784A JP 11880784 A JP11880784 A JP 11880784A JP S60263525 A JPS60263525 A JP S60263525A
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- JP
- Japan
- Prior art keywords
- digital
- variable
- converter
- input
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はディジタルアナログ変換装置に関するものであ
る。
る。
従来技術
音声情報をディジタル化して伝送する場合、この音声の
歪率を決定する回路の１つとしてディジタルアナログ変
換回路がある。この回路として一般に広く使用されてい
るいわゆるＲ−２Ｒラダ一抵抗回路網を用いる場合、デ
ィジタル信号の各ビットに対応した抵抗値により電流値
を決定してそのビットが１になったときにスイッチをオ
ンとして電流を流すようにしてディジタルアナログ変換
を行っている。よって、ＭＳＢ （最上位ビット）に近
いビットはど切り換える電流値が大となって誤差が生じ
やすい。
歪率を決定する回路の１つとしてディジタルアナログ変
換回路がある。この回路として一般に広く使用されてい
るいわゆるＲ−２Ｒラダ一抵抗回路網を用いる場合、デ
ィジタル信号の各ビットに対応した抵抗値により電流値
を決定してそのビットが１になったときにスイッチをオ
ンとして電流を流すようにしてディジタルアナログ変換
を行っている。よって、ＭＳＢ （最上位ビット）に近
いビットはど切り換える電流値が大となって誤差が生じ
やすい。
ＭＳＢに近いビットの抵抗値とスイッチとに誤差がある
場合、負出力と正出力との間に一定の電位が生じる。第
１図はかかる場合の二個を示すもので、ＭＳＢで十■１
の誤差電位、第２位のヒツトで−Ｖ２の誤差電位が夫々
生じ、ゼロ点でＶ１＋■２の誤差電位が生じた場合の例
である。
場合、負出力と正出力との間に一定の電位が生じる。第
１図はかかる場合の二個を示すもので、ＭＳＢで十■１
の誤差電位、第２位のヒツトで−Ｖ２の誤差電位が夫々
生じ、ゼロ点でＶ１＋■２の誤差電位が生じた場合の例
である。
ここで、音声情報をディジタル化する場合、フルスケー
ルの１／２の点をゼロ点にして行うので、ディジタル値
は“０１１・・・・・・１１″と” ｉ ｏ ｏ・・・
・・・ＯＯ°′との間を必ず往復する。よって、低レベ
ルのときの非直線性は最も大きく歪率は最大となる。
ルの１／２の点をゼロ点にして行うので、ディジタル値
は“０１１・・・・・・１１″と” ｉ ｏ ｏ・・・
・・・ＯＯ°′との間を必ず往復する。よって、低レベ
ルのときの非直線性は最も大きく歪率は最大となる。
及１１２とｌ灼
本発明は低歪率を有するディジタルアナログ変換装置を
提供することを目的としている。
提供することを目的としている。
１更皮且羞
本発明によるディジタルアナログ変換装讃は、ディジタ
ル信号入力をアナログ信号に変換するディジタルアナロ
グ変換回路と、このアナログ信号を入力とする負帰還構
成の演算増幅回路と、この演算増幅回路の一対の入力端
子間に並列に設けられた複数の可変抵抗素子とを有し、
これら可変抵抗素子の可変端子にディジタル信号の最上
位ビットから所定ビットまでの各ビットの信号を夫々印
加したことを特徴とする。
ル信号入力をアナログ信号に変換するディジタルアナロ
グ変換回路と、このアナログ信号を入力とする負帰還構
成の演算増幅回路と、この演算増幅回路の一対の入力端
子間に並列に設けられた複数の可変抵抗素子とを有し、
これら可変抵抗素子の可変端子にディジタル信号の最上
位ビットから所定ビットまでの各ビットの信号を夫々印
加したことを特徴とする。
実施例
以下に図面を用いて本発明の詳細な説明する。
第２図は本発明の実施例の回路図であり、ディジタル信
号を入力とするディジタルアナログ変換回路１によるア
ナログ信号が抵抗５を介して演算増幅回路２の逆相入力
に印加されている。その正相入力は抵抗４によって接地
されており、正相、逆相入力間にはｎ個の可変抵抗素子
６．７．８が並列に接続されている。ｎの値は、Ｎビッ
トデ仁ジタル入力信号のＮに対してＮ≧ｎなる関係に設
定される。この可変抵抗素子の各可変端子にはディジタ
ル信号の上位ｎビットの信号が印加されている。尚、３
″は演算増幅回路２の負帰還抵抗である。
号を入力とするディジタルアナログ変換回路１によるア
ナログ信号が抵抗５を介して演算増幅回路２の逆相入力
に印加されている。その正相入力は抵抗４によって接地
されており、正相、逆相入力間にはｎ個の可変抵抗素子
６．７．８が並列に接続されている。ｎの値は、Ｎビッ
トデ仁ジタル入力信号のＮに対してＮ≧ｎなる関係に設
定される。この可変抵抗素子の各可変端子にはディジタ
ル信号の上位ｎビットの信号が印加されている。尚、３
″は演算増幅回路２の負帰還抵抗である。
第３図は第２図の演算増幅回路２の部分を抽出して示し
たものであり、例えば可変抵抗素子６についてのみ示し
ている。Ｒ５、Ｒ６が可変抵抗素子６の分割値とすると
、次の式が成立する。
たものであり、例えば可変抵抗素子６についてのみ示し
ている。Ｒ５、Ｒ６が可変抵抗素子６の分割値とすると
、次の式が成立する。
Ｖｌ−Ｒ４／ （Ｒ６＋Ｒ４）＝ （Ｖｏ−Ｖｌ）・Ｒ
５／ （Ｒ３＋Ｒ５）＋Ｖ１ よって、Ｒ４をＲ３に等しく選定すると、Ｖｏ＝Ｖ１−
Ｒ３（Ｒ５−Ｒ６）／Ｒ５’（Ｒ３＋Ｒ６） となる。
５／ （Ｒ３＋Ｒ５）＋Ｖ１ よって、Ｒ４をＲ３に等しく選定すると、Ｖｏ＝Ｖ１−
Ｒ３（Ｒ５−Ｒ６）／Ｒ５’（Ｒ３＋Ｒ６） となる。
この式から、Ｒ５＝ Ｒ，６のとき■Ｏはゼロとなり、
Ｒ５＞Ｒ６のとき正出力、Ｒ５＜Ｒ６のとき負出力とな
り、Ｒ５とＲ６との差に比例した出力ＶＯが得らること
が分かる。従って、第１図のようにＭＳＢ及、び次のビ
ットに夫々■ −■２の１ 誤差がある場合、可変抵抗素子８によって誤差■１を、
可変抵抗素子７によって誤差−■２をそれぞれ補正可能
となるのである。
Ｒ５＞Ｒ６のとき正出力、Ｒ５＜Ｒ６のとき負出力とな
り、Ｒ５とＲ６との差に比例した出力ＶＯが得らること
が分かる。従って、第１図のようにＭＳＢ及、び次のビ
ットに夫々■ −■２の１ 誤差がある場合、可変抵抗素子８によって誤差■１を、
可変抵抗素子７によって誤差−■２をそれぞれ補正可能
となるのである。
Ｗ里
叙上の如く、本発明によれば、可変抵抗素子の調整によ
ってディジタル入力信号に対する演算増幅回路の出力が
直線的に変化するので、低レベルの情報信号に対しても
低歪率でアナログ信号を発生することが可能となる。
ってディジタル入力信号に対する演算増幅回路の出力が
直線的に変化するので、低レベルの情報信号に対しても
低歪率でアナログ信号を発生することが可能となる。
第１図はディジタルアナログ変換器の非直線性を示す図
、第２図は本発明の実施例の回路図、第３図は第２図の
回路の動作を説明する一部回路図である。 主要部分の符号の説明 １・・・・・・ディジタルアナログ変換回路２・・・・
・・演算増幅回路 ６〜８・・・・・・可変抵抗素子 出願人 日本電気株式会社 代理人 弁理士 柳川 信
、第２図は本発明の実施例の回路図、第３図は第２図の
回路の動作を説明する一部回路図である。 主要部分の符号の説明 １・・・・・・ディジタルアナログ変換回路２・・・・
・・演算増幅回路 ６〜８・・・・・・可変抵抗素子 出願人 日本電気株式会社 代理人 弁理士 柳川 信
Claims (1)
- ディジタル信号入力をアナログ信号に変換するディジタ
ルアナログ変換回路と、このアナログ信号を入力とする
負帰還構成の演算増幅回路と、この演算増幅回路の一対
の入力端子間に並列に設けられた複数の可変抵抗素子と
を有し、これら可変抵抗素子の可変端子に前記ディジタ
ル信号の最上位ビットから所定ビットまでの各ビットの
信号を夫々印加したことを特徴とするディジタルアナロ
グ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11880784A JPS60263525A (ja) | 1984-06-09 | 1984-06-09 | デイジタルアナログ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11880784A JPS60263525A (ja) | 1984-06-09 | 1984-06-09 | デイジタルアナログ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263525A true JPS60263525A (ja) | 1985-12-27 |
Family
ID=14745609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11880784A Pending JPS60263525A (ja) | 1984-06-09 | 1984-06-09 | デイジタルアナログ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263525A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684481A (en) * | 1994-03-18 | 1997-11-04 | Analog Devices | Rail-to-rail DAC drive circuit |
| USRE38083E1 (en) * | 1994-03-18 | 2003-04-22 | Analog Devices, Inc. | Rail-to-rail DAC drive circuit |
| US7532140B1 (en) | 2003-05-15 | 2009-05-12 | Linear Technology Corporation | Gradient insensitive split-core digital to analog converter |
-
1984
- 1984-06-09 JP JP11880784A patent/JPS60263525A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684481A (en) * | 1994-03-18 | 1997-11-04 | Analog Devices | Rail-to-rail DAC drive circuit |
| USRE38083E1 (en) * | 1994-03-18 | 2003-04-22 | Analog Devices, Inc. | Rail-to-rail DAC drive circuit |
| US7532140B1 (en) | 2003-05-15 | 2009-05-12 | Linear Technology Corporation | Gradient insensitive split-core digital to analog converter |
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