JPS60100831A - デジタル・アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、Ｐ　ＣＭ　（Ｐｕｌｓｅ−Ｃｏｄｅ　Ｍｏｄ
ｕｌａｔｉｏｎ）レコードプレーヤ等の各種デジタル処
理システムに適用されるデジタル・アナログ変換装置に
関し、特に、デジタルデータをパルス振幅変調（ＰＡＭ
：Ｐｕｌｓｅ−Ａｍｐｌ　ｉ　ｔｕｄｅ　Ｍｏｄｕｌａ
ｔｉｏｎ）波とパルス振幅変調（ＰＷＭ　：　Ｐｕ１ｓ
ｅ−Ｗｉｄｔｈ　１ｖ１ｏｄｕｌａｔｉｏｎ）波に変換
してアナログ化する方式のものに関する。

〔背景技術とその問題点〕

従来より、単純二進符号や二進化十進符号のように各ビ
ットが一定の重みを持ったデジタル信号をアナログ信号
に変換するデジタル・アナログ（Ｄ／Ａ）変換装置は、
上記各ビットの重みにて与えられるデジタル情報に対応
するＰＡＭ波やＰＷＭ波に上記デジタル信号を変換して
、上記ＰＡＭ波あるいはＰＷＭ波を低域通過フィルタに
て補間することによりアナログ信号を得るようにした変
換方式のものが広く知られている。

デジタル信号をＰＡＭ波に変換する方式（以下、ＰＡＭ
方式という。）のＤ／Ａ変換装置では、原理的に直線性
の良好な変換特性を得られるのであるが、入力デジタル
信号の各ビットの重みに正確に対応する高精度の抵抗加
算回路や電流加算回路を必要とし、分解能を高めようと
すると回路規模か大きくなり且つ回路全体を高精度にし
なければならない。また、デジタル信号をＰＷＭ波に変
換する方式（以下、ＰＷＭ方式とい５゜）の・Ｄ、／Ａ
変換装置では、人力デジタル信号に応じてカウンタによ
り出力のパルス幅を制御すれば良いので、回路構成が簡
単であるか、その変換特性が原理的に非直線で変換誤差
を含み、また、分解能に応じてカウンタの動作周波数を
高くする必要がある。

すなわち、ＰＡＭ方式にて変換したアナログ信号とＩ）
ＷＭＭ方式て変換したアナログ信号とを比較すると、第
１図に示すように各方式にてデジタル信号を変換したＰ
　Ａ　ＭパルスもＰＷＭパルスモ面積は等しいのである
が、変換周期Ｔに対するデユーティが変化することのな
いＰＡＭパルスに対してデユーティが変化するＩ）ＷＭ
パルスは、フルスケールＦＳにて上記ＰＡＭパルスとデ
ユーティが一致し、ＯＦＳ側のＰ　Ｗ　ＩＶＩ　、＜ル
ス程その中心１１Ｆ３．ｔ、ＶｒＳ、を且Ｆ８が変換周
期Ｔの中心ｔφか４　２　４ ら離れるため、各アナログ信号の瞬時１直レベルが第２
図に示すようＶｃＩ’ＡＭ方式よりもＰＷＭ方式の方が
低くなってしまい、しかもＰＷＭ方式の場合には周波数
変調（Ｆ　Ｍ　：　Ｆ”ｒｅｑｕｅｎｃｙ　Ｍｏｄｕｌ
ａ−１ｉｏｎ）成分による誤差も含んでしまう。　上記
ＰＷＭ方式における変換特性の非直線性はアナログ信号
の周波数に応じて変化し、信号周波数が高　゛い程、上
記非直性による歪が大きくなり、また、−変換周期Ｔ内
でのＰＷＭ波の最大パルス幅が大きい程、上記歪が大き
くなってしまう。

上記ＰＷＭ方式における変換歪を低減するには、ＰＷＭ
波のパルス幅を制御するカウンタの動作周波数を高くし
て、データのＩ　ＬＳＢを示すＰＷＭ波のパルス幅を小
さくすれば良い。しかし、ＩＬＳＢ当りのパルス幅を小
さくすると、このＰＷＭ波を低域通過フィルタにて補間
して得られるアナログ信号の信号レベルが低くなってし
まい、最大出力レベルと無信号レベルとの比すなわちダ
イナミックレンジが低下するという欠点がある。

また、ＰＷＭ方式によりＮビットの分解能のＤ／Ａ変換
を行なう場合には、ＰＷＭパルスの最大パルス幅をτｍ
ａｘとするＩ　ＬＳＢを示すパルス幅τ０が となり、例えば１６ビツ）ＰＣＭオーディオ用のＤ／Ａ
コンバータに用いるとすると、サンプリング周期２２μ
ｓｅｃの約１の１０μｓｅｃを上記最大パルス幅τＪｌ
ｌａ　Ｘとして、 ＝０．１５　ｎ５ｅｃ のパルス幅τ。にてＩ　ＬＳＢを示す必要がある。

ＪＪｅＰＷＭパルスのパルス幅をカウンタにて制御する
には、 ｆＣＬＫ＝− Ｏ ＪＦ６６００ＭＨｚ のクロック周波数ｆｃ１、ＫｉＣてカウンタを動作させ
なければならない。しかし、一般にＥ　ＣＬ　（Ｅｍｉ
−ｔｌｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ　）にて形成
した高速カウンタでも１００ＭＨ２程度の動作が実用上
の上限であって、高分解能のＤ／Ａ変換装置をＰＷＭ方
式にて実現することは従来極めて困難であった。

さらに、Ｎビットの分解能のＤ／Ａ変換をＰＡＭ方式に
て行なう場合には、例えば電流加算回路を利用すると、
各ピントに対応して高精度に重みづけされたＮ個の電流
源を必要とする。

〔発明の目的〕

そこで、本発明は、上述の如き従来の問題点に鑑み、Ｐ
ＷＭ方式およびＰ　Ａ　Ｍ方式の各長所を有効に利用し
て高分解能のＤ／Ａ変換を可能にした新規な構成のデジ
タル・アナログ変換装置を提供するものである。

また、本発明の他の目的は、ＰＷＭ波のパルス幅を制御
するカウンタの動作周波数を実質的な周波数に下げてＰ
ＷＭ方式によるＤ／Ａｙ換を可能にすることにある。

さらに、本発明の他の目的は、ＰＷＭ方式による変換誤
差を少なくしてＤ／Ａ変換特性の直勝性の向上を図り、
出力アナログ信号の歪率を悪化させることなく広いダイ
ナミックレンジを確保し、歪の少ないアナログ信号を得
られるようにすることにある。

〔発明の概要〕

本発明に係るテンタル・アナログ変換装置は、上述の目
的を達成するためにＮビットの入力デジタルデータを上
位ｎｉｌ　ビットと下位ｎＬ　ビットに少なくとも三分
割し、上記上位ｎｉ＋ピントのデータをパルス振幅変調
波に変換し、上記下位ｎＬビットのデータをパルス幅変
調波に変換し、上記パルス振幅変調波とパルス幅変調質
を時間軸を合せて加算合成しで出力するようにしたこと
を特徴とするものである。

〔実施例〕

以下、本発明に係るデジタル・アナログ変換装置の一実
施例について、図面に従い詳細に説明する。

第３図のブロック回路図に７３ｅす第１の実施例におい
て、データ入力端子１には、サンプリング周期ＴＳ毎に
アナログ信号を量子化したＮビットのシリアルデータＤ
ＩＮ供給される。この実施例では、７ビツトのシリアル
データＤＩＮが上記データ入力端子１に供給されるもの
とする。

上記シリアルデータＤＩＮは、上記データ入力端子１か
らシリアル・パラレル（Ｓ／Ｐ　）変換器２に供給され
、このＳ／Ｐｉ換器２によりノくラレルデータＤＰに変
換される。

このＳ／Ｐ変換器２にて得られるＩ”、ｌ（Ｎ、、、７
）ビットのパラレルデータＤＰ〔ＤＱ、ＤＩ、１）２゜
Ｄ３．Ｄ４．Ｄ６．Ｄ６〕は、ビットの重みか大きい１
ｖＳＢ側の上位ｎｏ（ｎｌ（二３）ビットのデータＤ＋
１（Ｄｑ　＋　ＤＩ　＋　１）２　）と、ピントの重み
か小さいＬＳＢ側の下位ｎＬ（ｎ、＝４　）ビットのデ
ータＤｒ、　〔１）ｓ　＋　Ｄ４　＋　Ｉ）ｓ　＋　Ｄ
６）に分割されて、上記上位ｎｉ＋ビットのデータＤＩ
（ρ）Ｐ　Ａ　Ｍ制御部３に供給され、また北記下位ｒ
ｌＬピノ）　（７）　ｆ　−タＤＬがＰＷＩＶ１制御部
４に供給される。

ここで、この実施例におけるＰＷＭ制御部４は、補助デ
ータ入力端子５から論理「１」の１ビツトデータＤｓか
供給されており、この１ビツトデータ１）ｓを上記下位
ビットデータｌ）Ｌの上位ビットＤ３側に付加した５ピ
ツトデータＤＦ　（ＤＳＩＤ３１１Ｊ４１１）、、Ｄ６
：］をデコードすることにより、左右対称のＰＷＭ波を
形成するようになっている。このＰＷＭ制御部４は、例
えば第４図に示すように構成されている。

すなわち、上記ＰＷＭ制御部４は、クロック入力端子４
１に供給されるｆｃＬＫなるクロック周波数のクロック
パルスφＣＬＫを計数する（　ｎ　ｔ、　＋　１　）ビ
ットすなわち５ビツトのカウンタ４２と、上記付加デー
タ入力端子５および上記Ｓ／Ｐ変換器２から供給される
５ビツトデータＤＦ　（Ｄｓ　ｒ　Ｄｓ　ＦＤ４．ＤＩ
、Ｄｌｌ）の２の補数デーｐＤｙを出力する補数回路４
３と、上記５ビットデータＤ、と上記カウンタ４２から
出力される計数出力データＤｃ（Ｑｓ　、Ｑａ、Ｑｓ　
、Ｑａ　、ＱＩ　Ｅ　とを比較して一致検出を行なう第
１の一致検出回路４４と、上記２の補数データＤ、と上
記計数出力データＤＣとを比較して一致検出を行なう第
２の一致検出回路４５と、上記第１の一致検出回路４４
による検出出力にてリセットされ上記第２の一致検出回
路４５による検出出力にてセットされるＲ−Ｓフリップ
フロップ４６とを備えて成る。

上記補数回路４３は、下位ｎＬビットのデータＤＬに１
ビツトデータＤ８を付加した５ビットデータＤ、に対し
て、第１表に示すような２の補数データＤ、を出力する
。

また、上記カウンタ４２は、クロックツ（ルスφＣＬＫ
を計数することによって第５図に示すようなタイミング
’６１　’ｌ＋　’ｔ・・・ｔｘｔで計数出力データＤ
ｃ　［Ｑｓ　、　Ｑａ　、　Ｑｓ　＝　Ｑｔ　、Ｑａ　
）を出力する。

上記計数出力ＤＣと上記５ビットデータＤ、とを比較す
る第１の一致検出回路４４は、その−数構出出力により
各５ビツトデータＤ、に対して各タイミングｔ１８　＋
　’１．．・・・ｔ□で上記１’ｔ、Ｓフリップフロッ
プ４６をリセットし、また、上記計数出力データＤＣと
上記補数データＤ、とを比較する第２の一致検出回路４
５は、その−数構出出力により各補数データＤ、に対し
て各タイミング’１１＋　ｔ１４＋・・・１．で上記ｌ
（・Ｓフリップフロップ４６をセットする。

上記Ｒ−８フリツプフロツプ４６は、上記各−数構出回
路４４．４５からの各検出出力によって作動して、上記
下位ｎｌ、ビットデータＤＬに応じて、タイミング１１
１１を中心として左右対称にパルス幅が変化する第５図
に示す如きＰＷＭ制御信号”’ＰＩＶＭを出力する。

また、上記ＰＡＭ制御部３は、上記ＰＷＭ制御部４から
出力されるＰＷＭ制御信号ＳＰｗｌＴｌと時間軸を合せ
たＰＡＭ制御信号ＳＰＡＭを上記上位ｎＨビットデータ
ＤＨ［ＤＯｒ　Ｄ＋　＋　Ｄ２　：ｌ］　に基いて形成
し、このＰＡＭ制御信号ＳＰＡＭを上記変調部１０に供
給する。

上記変調部１０は、上記ＰＡＭ制御部３から供給される
ＰＡＭ制御信号ＳＰＡ、Ｍにて選択的にスイッチング制
御される１８個のスイッチｉｔ、１２゜１３に接続され
た定−流源１４．１５．１６と、上記１）ＷＭ制御部４
から供給されるＰＷＭ制御信号Ｓｌ’ＷＭによってスイ
ッチング制御される１個のスイッチ１７に接続された定
電流源１８と、上記各スイッチ１１，１２，１３．１７
を介して上記各定電流源１４，１５．１６．１８が反転
入力端子１９に接続された演算増幅器２０と、この演算
増幅器２０の出力端子２１と反転入力端子との間に接続
された帰還抵抗２２とから構成されている。

なお、上記演算増幅器２０の非反転入力端子は接地され
ている。

上記各スイッチ１１，１２．１３は、上記ＰＡＭ　＋ｌ
１ｌｌｆｉｉｌｌ（＋　号Ｓ＋・Ａｙにより上記上位ｎ
Ｈビットデータ１］１１に応じてスイッチング動作を行
ない、そのスイッチング動作により選択される各楚′嵯
流源１４゜１５．１６の電流値’Ｉ＋　１２．Ｉ３　（
ＩＩ＝１２＝−１３”１０）　にて定まる波高値ｈＨの
Ｉ）　Ａ　ＩＶＩ波（ＰＡＭｌ、　）を形成し、このＰ
ＡＭ波（ＰＡＩＶＩｎ　）を上記演算増幅器２０に供給
する。また、上記ＩｊＷＭ用のスイッチ１７は、上述の
下位ｎ１．ビットデータＩ）、、に応じてパルス幅が変
化するＰＷＭ制御信号（Ｓｒ・ｗｙ）に従ってスイッチ
ング動作を行なうことにより、」二記定電源１８の電流
値Ｉ４にて定まる波高値ｈＬのＩ）ＷＭ波（ＰＷＭＬ）
　を形成し、このｌ）ＷＭ波（１）ＷＭＬ）を上記演算
増幅器２０に供給する。

ここで、上記］）ＷＭ波（ＰＷＭＬ）を形成するための
定電流源１８の電流値Ｉ４は、上述のＰＡＭ用の各定電
流源１４，１５．１６の電流値■。に等しく設定しであ
る。そして、この実施例では、第６図に示すように、上
位ｎＨビットのＩ　ＬＳＢを示すＰＡＭ波（ＰＡＭＨ）
の面積ＳＨと下位ｎｌ。

ビットデータのＩ　ＬＳＢを示すＰＷＭ波（ＰＷＭＬ）
の面積ＳＬの２１　Ｌ倍の面積Ｓ　ＬＦＢ　が等しくな
るように、上記ＰＡＭ波（ＰＡＭｕ）のパルス幅を設定
して、ＰＡＭ波（ＰＡＭＨ）とＰＷＭ波（ＰＷＭＬ）と
の連続性を確保している。

なお、上記ＰＷＭ用の定電流源１８の電流値Ｉ４および
ＰＡＭ波（ＰＡＭＨ）のパルス幅τＨは上述のＳ　Ｈ＝
Ｓ　Ｌ　Ｆ　８　なる関係を満すように、ＰＷＭ波（Ｐ
ＷＭＬ）のｌ　Ｌ８Ｂのパルス幅τ。Ｋ対して、 に設定すれば良い。

そして、上記演算増幅器２０は、上述の各スイッチ１１
，１２，１３．１７のスイッチング動作により形成され
たＰ　Ａ　Ｍ波（ＰＡＭＨ）とＰＷＭ波（ＰＷＭＬ））
−を加嘗合成して第７図に示すような合成パルス（ＰＯ
ＵＴ　）を出力する。

」二記演勢増幅器２０に供給されるＰＷ　Ｍ波（Ｐ〜Ｖ
ＭＬ）は、上述の如く一変換周期（Ｔ）の中心（ｔφ）
に対して左右対称のＰＷＭ波であるから、ＦＭ酸成分よ
る誤差を含むことなく、フルスケール（１”Ｓ）におい
てＰＡＭ波と一致したものになシ、しかも、そのエネル
ギーが上記中心（ｔφ）に集中しているので、低域通過
フィルタにて補間してアナログ信号に変換したときの変
換特性の非直線性による誤差も第８図に示すように小さ
くなる。従って」；記ＰＷＭ波（ＰＷＭＬ　）とＰＡＭ
波（ＰＡＭｎ）を時間軸をばぜて加算合成した合成パル
ス（ＰＯＵＴ）は、低域通過フィルタにて補間してアナ
ログ信号に変換すると第９図に示すような直線性の優れ
たＤ／Ａ変換特性を呈することになる。

また、この実施例では、Ｎビットのデジタルデータを上
位ＩＴ）ｌビットと下位置、ビットに分割し、上記下位
ｎＬビットのデータをＰＷＭ波に変換するので、ＰＷＭ
波を形成するために用いられる２４１９１幅制御用のカ
ウンタの動作周波数を低くすることができる。

なお、上述の実施例ではＮビットの入力デジタルデータ
を上位ｎＨＮビット下位＋１Ｌビツトに２分割しだが、
ピット数Ｎの大きな入力デジタルデータについてＤ／Ａ
変換を行なう場合には入力デジタルデータを３分割以上
に多分割すれば良い。

第１０図は下位ｎ４．ビットのデータをさらに＋１ｔ。

ビットデータとｎｚ２ビットデータに分割してそれぞれ
ＰＷＭ波（ＰＷＭ５Ｌ＋）、（ＰＷＭｉ２）に変換する
ようにした実施例を構成を示している。

この第２の実施例において、Ｓ／Ｐ変換器２５は、デー
タ入力端子１０から供給されるＮ（Ｎ＝１１．）ビット
の７リアルデータＤＩＮ　ＣＤｏ　、Ｄｒ・・Ｄ、、：
）をパラレルデータＤｐ　ＣＤｏ　、　Ｄｒ・・・Ｄ、
。〕に変換して、上位ｎＨ（ｎＨ＝３　）ビットのデー
タＤＨＣＤｏ　、　Ｄｒ　＋Ｄ２）をＰＡＭ制御部３０
に供給し、下位ｎＬ（口。

＝８）のデータＩ）！、ＣＤ＜　、Ｄｓ　−Ｄｒ。〕を
ｎｚ＋（ｒ＋ｚ＋＝４）ビットとｎｔｚ　（ｎＬ２＝　
４　）ビットに分けてｎｚ＋ビットデータＤｔ＋　ＣＤ
ｓ　、Ｄ４　、Ｄｉ　、Ｄａ　）を第１のＰ　Ｗ　Ｍ　
ｆｌｔｌｌ　８部４０Ａに供給し、さらにｎ１２ビツト
データＤｔ２ＣＤ７．ＤＢ　、　Ｄ９　、　Ｄｒ。〕を
第２のＰＷＭ制御部４０Ｂに供給している。

なお、上記第１のＰＷＭ制御部４０Ａおよび第２のＰＷ
Ｍ制御部４０１３は、それぞれ上述の第４図に示したも
のと同様な構成のものが用いられる。

また、上記Ｉ’ＡＭ制御部３０も上述の実施例と同じで
ある。

また、変調部１００は、上記第２のＰＷＭ制御部４０Ｂ
から供給されるＰＷＭ制御信号ＳＰＷＭＢによってスイ
ッチング制御されるｌ）ＷＭ用のスイッチ２７と該スイ
ッチ２７に接続された定電流端２８が上述の実施例のも
のに付加された構成となっている。

ここで、上記第１のＰＷＭ制御部４０ＡからのＰＷＭ制
御信号ＳＰＷＭＡによってスイッチング制御されるスイ
ッチ１７に接続された定電流源１８の電流値■４と上記
第２のＰ、ＷＭ制御部４０ＢからのＰＷＭ制御信号（Ｓ
ＰＷＭＢ　）によってスイッチング制御されるスイッチ
２Ｔに接続された定電流端２８の電流値（１４）は、上
述のｎ１１ビツトデータＤｔ＋のＩＬＳＢを示すパルス
幅τｔ１と上述のｎｚ２ビットデータＤｔ２のＩＬＳＢ
を示すパルス幅τｔ２の比各波高値ｈｔ１＋　ｈｔ２が ｈｔ２　τｔ２ となるように設定されている。

すなわち、第１１図に示すように上位ＩＬＳＨの時間積
分値Ｓｔ１はＢｔ１＝　ｈｔＩＸτｔ１であり、また下
位ＩＬＳＢがあられす時間積分値Ｓｔ２は５ｔ２＝ｈｔ
２Ｘ　Ｔｔ２テロ　ｈ　カラ、Ｓｔｓ　＝２ｎｔ２・Ｓ
ｔｚ　Ｋ−設定することによって、下位ｎＬビットのデ
ジタルデータＤｔ、′Ｉｒ：ＰＷＭ波にて正確に表わす
ようにしである。

そして、上記演算増幅器２０は、上記各スイッチ１１．
１２，１３，１７．２７のスイッチング動作によ多形成
されたＰＡＭ波（ＰＡＭａ）および各ＰＷＭ波（Ｉ’Ｗ
Ｍｚ＋　）、（ＰＷＭｚ２）を加算合成して第１２図に
示すような合成パルス（ＰＯＵＴ）を出力する。

この実施例のように、Ｎビットの入力デジタルデータの
下位ｎ１．ビットデータをｎｌｓビットデータとｎ１２
ビツトデータに分割して、それぞれＰＷＭ波（ＰＷＭｊ
ｄ）、（ＰＷＭＢ２）に変換するようにすれば、ＰＷＭ
波を形成するのに必要なカウンタの動作周波数を上述の
第１の実施例よりもさらに低くすることができる。

例えば、ｎｔ＋　＝　ｎｔｇ　＝　８ビツトとして１６
ビツトの下位ｎＬビットデータをＰＷＭ波（ＰＷＭｊ、
ｔ　）　。

（ＰＷＭＬ２）に変換する場合に、１変換周期（Ｔ）内
の最大パルス幅をτｍａｘ１１＝τｍａｘ１２＝　１０
μｓｅｃとすると、Ｉ　Ｔ、　Ｓ　Ｂを示すのに必要な
パルス幅τｊｌ＋７ｔ２は、 τｍａｘｔｘ τ１１＝　□ ２・（２８″′１） ２・（２°〜１） であるから、各ＰＷＭ制御部４０Ａ、４０Ｂに用いられ
るから次のクロック周波数ｆｃＬＫｔ１．ｆｃＬｖｃｔ
２は、・ ＋５１．２ＭＨ２ になる。

なお、ｎ１１ビツトデータＤｔｘのＩＬＳＢを示すパル
ス幅（τ１１＞とｎｔ２ビットデータＤｔｚｆ）ｌＬＳ
Ｂを示すパルス幅（τｔｘ）とを等しく設定する必要は
なく、例えばｆｃｂＫｔｘ　＝　２ｆｃｐＫｔ２として
各カウンタを動作させ、τｔｌ：τｔ２＝１：２として
各ＰＷＭ波（ＰＷＭｚｘ）、（ＰＷＭｔ２）を上記ＰＡ
Ｍ波（ＰＡＭ）Ｉ）と加算合成しても良い。

次に、第１３図は、上述の第３図に示した第１の実施例
におけるＰＷＭ制御部４の他の具体的な構成例を示す回
路構成図である。

第１３図に示す具体例においては、入力デジタルデータ
ＤＩＮの下位ｎＬ（ｎＬ＝３）ビットデータＤＬ（ＤＬ
Ｏ、ＤＬＩ　、　Ｄｔ、＊）をＰＷＭ波（ＰＷＭＯＵＴ
）に変換するものとする。

この具体例におけるＰＷＭ制御部は、クロック入力端子
１４１に供給されるｆｃＬＫなる周波数のクロックパル
スψＣＬＫを計数する５ビツトカウンタ１４２と、この
カウンタ１４２にて上記クロックパルスψＣＬＫを割数
することによシ第１４図に示すように各タイミングｔ。

、　（、、１２・・・毎に出力される５ビツトの計数出
力データＤｃ　（Ｑｉ　、Ｑ４　、Ｑ３．Ｑ２　、ＱＩ
ｌ）の下位４ビットデータＤｃｔ、　（Ｑ４　、Ｑｓ　
、Ｑ２　、Ｑ、］に対する一致検出を行なう第１ないし
第４の一致検出回路１５１．１５２，１５３，１５４を
備えている。

上記第１の一致検出回路１５１は、上記下位ｎｌ。

ビットデータＩ）Ｌ　（、’１）ＬＯ、ＤＬＩ　ｒ　Ｄ
Ｌ２　］が供給されているとともに、第１の補助データ
入力端子１２１から論理１−ＯＪの１ビツトデータＤＳ
Ｉが供給されておシ、この１ビツトデータＤ８１を上記
下位ｎ４．ビットデータＤＬのＭＳＢ側に付加した４ビ
ツトデータＤｘ　（Ｄｓ＋　、　ＤＬＯＪ）Ｌｌ　、　
ＤＬ２　］と上記カウンタ１４２からの計数出力データ
］）ｃｉ、　（Ｑ４　、Ｑ３　、　Ｑ２　、Ｑ＋　）と
を比較して一致検出を行なうようになっている。

この第１の一致検出回路１５１にて得られる一致検出出
力は、第１のフリップ７０ツブ１６１にリセットパルス
として供給されている。

また、上記第２の一致検出回路１５２は、上記１ビツト
データＤ８１を上記下位ｎＬビットデータＤＬに付加し
た４ビツトデータＤｘの２の補数データ■が第１の補数
回路１３１から供給されておシ、この補数データ可と上
記計数出力データＤＣＬとを比較して一致検出を行なう
ようになっている。この第２の一致検出回路１５２にて
得られる一致検出出力は、第２の７リツプ７０ツブ１６
２にセットパルスとして供給されている。

さらに、上記第３の一致検出回路１５３は、上記下位ビ
ットデータＤｔ、が供給されているとともに、第２の補
助データ入力端子１２２から論理ｒｌＪのｌ　ヒｙ　）
　ｆ−／　Ｄ８２が供給されておシ、この１ビツトデー
タＩ）ｓｚを上記下位ｎＬビットデータＤＬのＭＳ　Ｂ
１１１に付加した４ビツトデータＤｙ（Ｄｓｇ＋Ｄｉ、
ｏ。

ＤＬＩ　＋　ＤＬ２　）と上記カウンタ１４２からの計
数出カデータＤＣＬ　（Ｑ４　、Ｑｓ　、　Ｑｔ　、Ｑ
＋　：］　を比較して一致検出を行なうようになってい
る。この第３の一致検出回路１５３にて得られる一致検
出出力は、第３のノリツブフロップ１６３にリセットパ
ルスとして供給されている。

さらにまた、上記第４の一致検出回路１５４は、上記論
理ｒｌＪの１ビツトデータ珈２を上記下位ｎＬビットデ
ータＤｔ、に付加した４ビツトデータＤｙの２の補数デ
ータ■が第２の補数回路１３２から供給されており、こ
の補数データＤｙと上記計数出力データＤＣＬとを比較
して一致検出を行なうようになっている。この第４の一
致検出回路１５４にて得られる一致検出出力は、上記第
３のフリップフロップ１６３にセットパルスとして供給
されている。

上記第１の７リツプフロツプ１６１は、上記カウンタ１
４２の第４ビツトデータＱ４がインバータ１７１を介し
てセットパルスとして供給されておシ、上記セットパル
スによって第１４図に示すタイミングｔ。（ｔｌｅ）に
セットされる。そして、この第１のノリツブフロップ１
６１は、上記第１の一致検出回路１５１にて得られる一
致検出出力にてリセットされることにより、上記下位ｎ
ＬビットデータＤＬ　（ＤＬＩ　、　ＤＩ、□、ＤＬ３
］に応じて’Ｉ（ｔｌ７）＋１２　（ｔｌ８　）・・・
ｔ７（ｔｌ３　）の各タイミングに立下る第１の制御パ
ルスＰ１を出力する。

また、上記第２のフリップフロップ１６２は、上記イン
バータ１７１からリセットパルスが供給されておシ、上
記第２の一致検出回路１５２にて得られる一致検出出力
にて上記下位ｎＬビットデータＤｔ、に応じてｔｌ６　
（１３１）　ｌ　ｔｌ４　（ｔｓｏ　）　”’　ｔｏ　
（ｔｌ５　）の各タイミングにセットされ、上記リセッ
トパルスにてｔｌ６　（ｔ３２　）のタイミングでリセ
ットされ第１４図に示すような第２の制御パルスＰ２を
出力する。

上記第１および第２のフリップフロップ１６１゜１６２
にて得られる各制御パルスＰ、、Ｐ２は、第１のＯＲゲ
ート１８１を介して第１のＡＮＤゲート１９１に供給さ
れている。

さらに、上記第３のノリツブフロップ１６３は、上記第
４の一致検出回路１５４にて得られる一致検出出力によ
り」二記下位＋１ＬビットデータＤＬに応じて（１７）
　１２１１　（Ｌ。）ｔ２２・・・（ｔｌ　）　ｔｌ７
の各タイミングでセットさＪシ、上記第３の一致検出回
路１５３にて得られる一致検出出力により上記下位ｎＬ
ビットデータＩ）Ｌ　Ｋ：　応じて（ｔｏ　）　ｈｓ　
、（ｔｌｏ　）　ｔ２６□・’（ｔｌ５）１３１の各タ
イミングでリセットされ第１４図に示すような第３の制
御パルスＰ３を出力する。この第３の制御パルスＰ３は
、第２のＡＮＤゲート１９２に供給されている。

上記第１のＡ　Ｎ　ｉ）ゲート１９１は、上記カウンタ
１４２の最上位ビットデータ（Ｑ、）がインバータ１７
５を介してゲート制御パルスとして供給されておシ、１
ｏから【、６の期間（Ｔａ　）にゲートを開いて、上記
第１および第２の制御パルスＰ、　、　Ｐ２を第２のＯ
Ｒゲート１８２に供給する。また、上記第２のＡＮＤゲ
ー１−１９２は、上記カウンタ１４２の最上位ビットデ
ータ（Ｑ、）がゲート制御パルスとして供給されており
、１．６から１３□の期間（Ｔｂ）にゲートを開いて上
記第３の制御パルス（Ｐ、）を上記第２のＯＲゲート１
８２に供給する。

上記ＯＲゲート１８２は、第１４図に示すように上記下
位ｎｌ、ビットデータＤＬに応じて、タイミングｔ８を
中心としてパルス幅が左右対称に変化する第１の制御パ
ルスＰ１と第２の制御パルスＰ２を第１の期間（Ｔａ　
）中に出力し、タイミング１２４を中油・にパルス幅が
左右対称に変化する第３の制御パルスＰ３を第２の期間
（Ｔｂ）中に出力し、上記第１ないし第３の制御パルス
（ＰＩ　）　、　（Ｐ２　）　、　（Ｐ３　）を合成し
だＰＷＭ制御信号ＳＰＷＭＯを上述の第１の実施例にお
ける変調部１０に供給する。

上記変調部１０は、上記ＰＷＭ判御信号ＳＰＷＭＯによ
って第４スイツチ１８がスイッチング制御されることに
より、上記第１の期間（Ｔａ　）　と第２の期間（Ｔｂ
　）とでパルス幅の変化過程が異なシ且つそれぞれｔ８
とｔ２４の各タイミングを中心として上記下位ｎＬピッ
］・データＤｒ、に応じてパルス幅が左右対称に変化す
る２種類のパルス幅変調波（ＰＷＭ、）。

（ＰＷＭ２）を１変換周期Ｔ内に１回づつ出力すること
になる。

上記変調部１０から第１の期間（Ｔａ　）中に出力され
るパルス幅変調波ＰＷＭ、は、タイミングｔ８を中心と
して左右対称にパルス幅が変化する上記第１の制御パル
ス（１’ｌ）と第２の制御パルス（Ｐ２　）により形成
されたもので、低域通過フィルタにて補間してアナログ
信号に変換すると、上記タイミングｔｓを中心として左
右対称にエネルギーが分散しているのでＯＦＳとＩ”Ｓ
（フルスケール）の間ではＰＡＭ波の瞬時値レベルよシ
も低い瞬時値レベルとなり０１２ＳおよびＩ”　Ｓにお
いて上記ＰＡＭ波の瞬時値レベルと一致する第１５図に
一点鎖線にて示すような変換特性を呈することになる。

また、上記第２の期間（ＴＩ））中に出力されるパルス
幅変調波（ＰＷＭ２）は、上記タイミング（１２，）を
中心として左右対称で且つ上記中心にエネルギーが集中
しているので、第１５図に破線にて示すよう々変換特性
を呈することになる。

従って、この具体例のように１変換期間（Ｔ）中の第１
の期間（Ｔａ）と第２の期間（Ｔｂ　）とでパルス幅の
変化過程の異なる二種類パルス幅変調波（ＰＷＭ＋）（
Ｉ’ＷＭ２）を出力することによって、各パルス幅変調
波ＰＷＭ、、ＰＷＭ２による各変換誤差を相殺して、直
線性に優れたＤ／Ａ変換を行なうことができる。

なお、上述の具体例では、二種類のパルス幅変調波を１
変換期間（Ｔ）中に１回づつ出力したが、各パルス幅変
調波を１変換期間（Ｔ）内に交互に繰返して複数回づつ
出力するようにしても良い。

第１６図のプロンク回路図に示す第３の実施例において
、データ入力端子２０１には、サンプリング周期Ｔｓｆ
σにアナログ信号全量子化したＮビットの７リアルデー
タが供給される。この実施例では、５ビツトのシリアル
データＤｓＣＤｏｌＤ１．Ｄ２゜Ｄｓ　、　Ｄ４　）が
上記データ入力端子２０１に供給されるものとする。

上記７すγルデータＤｓは、上記データ入力端子２０１
からシリアル・パラレル（Ｓ／Ｐ　）変換器２０２に供
給され、このＳ／Ｐ変換器２０２によシリアルデータＩ
）ｐ　Ｌ　Ｄｏ　＋　Ｄｒ　ｒ　０２　＋　Ｄｓ　＋　
Ｄ４　）に変換される。

上記Ｓ／１）変換器２０２にて得られるパラレルデータ
Ｄ、は、変調制御部２００に供給される。

この変調制御部２００は、クロック入力端子２１１から
供給されｆｃＬＫなる周波数のクロックパルスψＣ１，
Ｋ　ｔ″計数る４ビツトカウンタ１２と、このロックと
して動作するそれぞれ４ビツトの第１および第２シフト
レジヌタ２１３，２１４ｔ−備えている。

上記各シフトレジスタ２１３，２１４は、各最上位ビッ
ト出力Ｑ＋３１Ｑ２ｊがシリアルデータ入力端子にそれ
ぞれ戻されておシ、上記カウンタ２１２からの分周出力
パルスＰｓｋクビソクとして４ビツトデータを巡回的に
シフトするようになっている。

第１のシフトレジスタ２１３には、上記シ千変換器２０
２にて得られるＮビットのパラレルデータＤｐ　ＣＤｏ
　＋　ＤＨｒ　Ｄ２　＋　Ｄｓ　＋　ＤＪφうち、その
ビットの重みの大きいＭＳＢ側の上位ｎＨ（ｎｕ−２）
ビットのデータＤＢ　（Ｄｏ　、Ｄｒ　）がＰＡＭデコ
ーダ２１５を介して４ビツトデ一タＤＰＡＭ（ｄｏ、　
ｃ＋、、　ｄ２＋　ｄ３）に変換されて供給される。

上記ＰＡＭデコータ２１５は、上記上位ｎＨビットデー
タＤｎ　（Ｄｏ　＋　Ｄｒ　）を、ｄｏ＝Ｏ ｄ、＝Ｄ。＋Ｄ。

ｔｉ、　＝　（Ｄｏ＋　Ｄｒ　）　−ＤＩａ、　＝　Ｄ
、−Ｄ。

に変換するもので、例えばＯＲゲートとＡＮＤグートに
て構成される。このＰＡＭデコーダ２１５にて得られる
４ビツトデ一タＤＰＡＭ　（ｄｏ＋　ａ、　＋　ａ、、
　Ａ３）は、ｌザ／シリング周期Ｔｓ毎に上記第１のシ
フトレジスタ２１３にパラレルロードされ、このシフト
レジスタ２１３にて上記分周山分パルスｐｓのタイミン
グ毎に第１７図に示すように巡回的にソフトされる。。

上記第１のシフトレジスタ２１３は、上記４ビ′〜 ットデータＩＪｐＡＭ（ｄｏ＋　ｄ＋　＋　ｄ２．ｄｓ
　）　ｋ巡回的にシフトした４ビツトの第１の制御デー
タＳＡ　’にスイッチング制御回路２１６に供給してい
る。

また、第２のシフトレジスタ２１４は、データ入力回路
２１７から（１，（１，０，０）なる４ビツトデータが
ｌザンプリング周期ＴＳ毎にノ々ラレルロードされるよ
うになっておシ、この４ビツトデ一タ奮上５Ｃ分周出力
パルスＰＳのタイミング毎に第１７図に示すように巡回
的にシフトして、４ビツトの第２の制御データＳｓｋ形
成し、この制御データ全上記スイッチング制御回路２１
６に供給するようになっている。

さらに、上記スイッチング制御回路２１６には、上記各
シフトレジスタ２１３．２１４から出力される４ビツト
の制御データＳＡ　＋　ＳＢがＮＯＲゲート２１８，２
１９，２２０，２２１を介して第３の制御データＳｃと
して供給されている。

また、上記変調制御部２００は、上記カウンタ２１２に
クロックパルスψｃｔ、Ｋｔ計数することによシ第１７
図に示すように各タイミングｔ。、ｔ、。

ｔ２・・毎に出力される４ビツトの計数出力データＤＣ
（Ｑ４．　Ｑｓ、　Ｑ２．　Ｑ、　）に対する一致検出
を行なう第１および第２の一致検出回路２２２．２２３
に備えている。

上記第１の一致検出回路２２２は、上記ＶＰ変換器２０
２にて得られるＮビットのパラレルデータＤＰのうち、
そのビットの重みが小さいＬＳＢ側の下位ｎＬ（ｎＬ＝
３）ピントのデータＤＬ（Ｄ２　、Ｄ３　。

Ｄ４　）が供給されているとともに、補助データ入力端
子２２４から論理「１」の１ビツトデータＤＳが供給さ
れておフ、この１ビツトデータＤＳを上記下位ｎＬビッ
トデータＤＬ（Ｄ２　、Ｄｓ　、Ｄ４　、）　ノＭＳ　
Ｂ側に付加した４ビツトデータＤｘ　（Ｄｓ　、Ｄｔ　
＋　Ｄｓ　ｒ　Ｄ４　）と上記カウンタ２１２からの計
数出力データＤｃ（Ｑ４−　Ｑｓ、Ｑ！、Ｑ＋　）と全
比較して一致検出を行なうようになっている。この第１
の一致検出回路２２２にて得られる一致検出出力は、フ
リップフロップ２２６にリセットパルスとして供給され
ている。

また、上記１ｉＩＥ２の一致検出回路２２３は、上記ｌ
ピッ上データＤＢを上記下位Ｊ、ビットデータＤＬ（Ｄ
雪、Ｄ、、Ｄ４〕に付加した４ビツトデータＤｘの補数
データＤＸが補数回路２２５から供給されておｐｌこの
補数データＤＸと上記計数出力データＤｃとを比較して
一致検出を行なうようになっている。この第２の一致検
出回路２２３にて得られる一致検出出力は、上記フ替ツ
ブフロップ２２６にセットパルスとして供給されている
。

なお、上記各−数構出回路２２２，２２３は、例えばそ
れぞれ４個のＥＸ、ＯＲゲートおよび１個のＮＡＮＤゲ
ートにて構成される。

上記ｆｉＩ１１訃よび第２の一致検出回路２２２　、２
２３による各−数構出出力によりトリガーされる上記フ
リップフロップ２２６は、第１７図に示す各タイミング
ｊｇ＋　ｊ２４＋　ｔ４０＋　ｔｓａを中心として上記
下位ｎＬピントデータＤＬ　（０２＋　Ｄａ　ｔ　Ｄ４
　〕に応シテハルス幅τが変化するＰＷＭ制御信号５ｐ
ｙｔｙｒを出力する。

ここで、上記各タイミングｊ８＋　ｊ２４１　Ｌ４０＊
　ｔ５６　は、−変換周期Ｔｔ等間隔に分割した各区間
Ｔ’ａ　、　Ｔｂ　。

Ｔｃ　、　Ｔｄ　の中心になっている。

この実施例において、上述の如き構成の変調制御部２０
０により動作制御される変調部２３０は、２””−４個
ノ定１１流源２３１　、２３２　、２３３　。

２３４ｔ−備え、次の様に構成されている。

各定電流源２３１，２３２，２３３．２３４は、それぞ
れ３接点の４個の切換スイッチ２３５，２３６゜２３７
．２３８の各可動接点Ｓｔ、　Ｓ２．　ＳＲ，Ｓ４に接
続されている。そして、上記各切換スイッチ２３５゜２
３６．２３７．２３８は、各第１の固定接点Ａ８．′Ａ
２　、　Ａｓ　、Ａ４が演算増幅器２４０の反転入力端
子に接続され、また、各第２の固定接点ＢＨｋＢＩＢ４
がＰＷＭ用のスイッチ２３９を介して上記反転入力端子
に接続され、さら処各第３の固定接点Ｃ１゜Ｃ２，Ｃ３
，Ｃ４が接地されている。

また、上記演算増幅器２４０は、その非反転入力端子が
接地されており、さらに、その出力端子２４１が帰還抵
抗２４２を介して反転入力端子に接続されている。

上記ＰＷＭ用のスイッチ２３９は、上述の変調制御部２
００のフリツプフロツプ２２６から出力されるＰＷＭ制
御制御信号Ｓｒ上ってスイッチング制御されるようにな
っている。

また、上記４個の切換スイッチ２３５，２３６゜２３７
．２３８は、上述の変調制御部２００のスイッチングｆ
ｌｔｌｊ　１４１回路２１６から出力されるスイッチン
グ制御信号ＳＢｗによって、次のように切換制御される
ようになっている。

第１の切換スイッチ２３５は、上記スイッチング制御信
号Ｓｓｗによって、上記変調制御部２００の第１のシフ
トレジスタ２１３の最上位ビット出力Ｑ＋３が論理１−
■」のときに、その可動接点Ｓ、が第１の固定接点Ａ、
に接続され、また第２のシフトレジスタ２１４の最上位
ピント出力Ｑ２３が論理「１」のときに１その可動接点
Ｓ１が第２の固定接点Ｂ、に接続され、さらに、上記各
最上位ビット出力Ｑ＋３　＋　Ｑ２３がともに論理「０
」のときに、その可動接点Ｓ１が第３の固定接点Ｃ１に
接続される。また、第２．第３．第４の切換スイッチ２
３６，２３７゜２３８も、上記第１の切換スイッチ２３
５と同様に、上記各シフトレジスタ２１３．２１４の各
出力の論理値に応じて切換えられるようになっている。

上記４個の切換スイッチ２３５，２３６，２３７゜２３
８は、第１のシフトレジスタ２１３から出力される第１
／Ｐ制御データＳＡによって、上述の第１７図に示した
タイムチャートにおける区間Ｔ　ａ　＋Ｔｂ、Ｔｃ、Ｔ
ｄ毎に４個の定電流源２３１，２３２゜２３３．２３４
に上記上位ｎＨＮビットータＤ＋ｉ　（Ｄ。、ＤＩ〕に
対応する個数ずつ順次に選択して、第１８図に示す４個
のＰＡＭパルスから成るＰＡＭ波（ＰＡＭＯ）’に形成
し、このＰＡＭ波（ＰＡＭｏ　）’ｘ上記演算増幅器２
４０に供給する。

また、上記４個の切換スイッチ２３５，２３６゜２３７
．２３８は、第２のシフトレジスタ２１４から出力さ１
する第２の制御データＳ、によって、上記４個の定電流
源２３１，２３２，２３３．２３４を−に述の各区間Ｔ
ａ、Ｔｂ、Ｔｃ、Ｔｄ毎に順次に選択して、土ＲＱ　Ｐ
ＷＭ川のスイッチ２３９に接続する。

上記１〕鼎用のスイッチ２３９は、上記ＰＷＭ制御信号
ＳＩＷＭ　に基いたスイッチング動作を行なうことによ
り４個のＩ）ＷＭノζルヌから成るｐｗｉ　波ｃＰＷＭ
、））ｆ：形成シテ、コ（７）ＰＷＩＩ／Ｉ波（ｐｗｉ
Ｏ）６上記演算増幅器２４０に供給する。

そして、上記演算増幅器２４０は、上述の各スイッチ２
３５，２３６，２３７，２３８，２３９のスイッチング
動作により一変換周期Ｔ内に複数回形成サレルｌ）ＡＭ
波（ＰＡＭｏ　）　トＰＷＭ波（ＰＷＭＯ）とを加算合
成して第１９図に示すような合成・（ルス（Ｐｏｔｒ＋
・）を出力する。

すなわち、上述の如き構成の実施例では、Ｎビットの入
力デジタルデータの下位ｎＬビットデータＤＬが、−変
換周期Ｔ’を等間隔に分割した各区間Ｔａ　、　ＴＩ）
　＋　１．”ｃ　＋　Ｔｄの各中心のタイミングを中心
としてそれぞれ左右対称にパルス幅τの変化する４個の
ＰＷＭパルスから成るＰＷＭ波（ＰＷＭＯ）に変換され
る。上記ＰＷＭ波（ＰＷＭｏ　）は、−変換周期Ｔ内で
左右対称の同一パルス幅τを有し且つ等間隔の時間遅れ
をもって順次に出力される４個のＰＷＭパルスから成る
ので、低域通過フィルタにて補間してアナログ信号に変
換したときに歪率を増大させることなく信号レベルをそ
のパルス数分だけ高くすることができる。

捷だ、Ｎビットの入力デジタルデータの上位ｎＨＮビッ
トータは、上記ＰＷＭ波（ＰＷＭｏ）と時間軸の合った
上記各区間Ｔａ　、　Ｔｂ　、　Ｔｃ　、　Ｔｄをそれ
ぞれパルス幅とする４個のＰＡＭパルスから成るＰＡＭ
波（ＰＡＭＯ）に変換される。上記ＰＡＭ波（Ｐ　ＡＭ
　ｏ　）は、−変換周期Ｔ内で順次に出力される４個の
ＰＡＭパルスにて形成されているので所謂アパーチャ効
果によるＰＡＭ波の変換歪を少なくすることができる。

なお、上記ｐＡｍ（ｐＡＭｏ）の各パルス、パルス間隔
は、任意であるが上記アパーチャ効果の影響を減すため
にはその間隔を小さくした方が良い。

さらに、この実施例では、上記ＰＡＭ波（ＰＡＭｏ）お
、［）’Ｉ）ＷＭ波（ＰｗＭＯ）ｆ：、変調部２３０の
各定電流源２３１．２３２．２３３．２３４を一変換周
期Ｔ内で順次に切換選択することによって形成している
ので、各定電流源２３１　、２３２　、２３３゜２３４
の各定流値り、Ｉ２．Ｌ＋、Ｌの平均値にて全体の波高
値を示すことができる。従って、各定電流源２３１．２
３２，２３３，２３４として高精度のものを用いずとも
、ＰＡＭ波（ＰＡＭｏ）およびＰＷＭ波（ＰｗＭＯ）に
よる変換特性の直線性全確保することができモノリシッ
クＩＣ化が容易になる。

上記ＰＡＭ波（Ｐ　ＡＭ　ｏ　）とＰＷＭ波（ＰＷＭｏ
　）を加算合成して得られる合成パルス（ＰＯＵＴ）は
、周期Ｔの中心Ｌφに対して左右対称の波形を有してい
るので、■ｉ″Ｍ成分による誤差を含むことなく、低域
フィルタにて補間してアナログ信号に変換したときの変
換特性の非直線性による誤差も第２０図に示すように小
さくなる。

次に第２１図のブロック回路図に示す第４の実施例にお
いて、データ入力端子３０１には、サンプリング周期Ｔ
ｓ毎にアナログ信号を量子化したＮビットのシリアルデ
ータＤＩＮが供給される。この実施例では、３ビツトシ
リアルデータＤｒＮ（Ｄｏ。

ＤＩ、Ｄ２）が上記データ入力端子３０１に供給される
ものとする。

上記シリアルデータＤＩＮは、上記データ入力端子３０
１からシリアル・パラレル（Ｓ／Ｐ）変換器３０２に供
給され、このＳ／Ｐ変換器３０２によシリアルデータＤ
Ｐ（Ｄφ、Ｄ、、Ｄ２）　に変換されて変調制御部３０
０に供給さるようになっている。

この実施例における変調制御部３００は、クロック入力
端子３０３から供給されるｆＣＬＫなる周波数のクロッ
クパルスφｃｌ、Ｋｋ計数する４ビツトカウンタ３０４
を備えておシ、上記クロックパルス（ｌｃＬＫｋ上記カ
ウンタ３０４にて計数することによシ第２２図に示すよ
うに各タイミングｔ。、ｔ１毎に得られる４ビツトの計
数出力データＤｃ　（Ｑ＜、＋Ｑ３．Ｑ２．Ｑｌ〕の下
位３ピクトデータＤｃＬ（Ｑｓ　＋　Ｇ２　＋Ｑ、）が
第１のゲート回路３１０に供給されるとともに第１ない
し第４の一致検出回路３３１，３３２゜３３３．３３４
に供給さレテイル。

上記第１のゲート回路３１０は、インバータ３１１とＮ
ＯＲＯＲグー１２，３１３にて構成されておシ、上記カ
ウンタ３０４から供給される３ビツトデータＤｃＬＫ対
して、一方のＮＯＲゲート１５２から Ｓａ＋　＝　Ｑ＋　＋　Ｑｔ＋頭 なるゲート出力信号Ｓａ＋全出力し、他方のＮＯＲゲー
ト３１３から Ｓａｔ　＝　Ｑ＋　＋Ｑｔ→−Ｑｓ なる第２のゲート出力信号５ａｖｋ出力するようになっ
ている。この第１のゲート回路３１０にて形成される第
１のゲート出力信号ＳＧ＋は、ＯＲグー）１７１Ｔｈ介
して第１のフリップフロップ３５１のセット入力端子に
供給されているとともに、ＯＲゲート４・２を介して第
２の７リツプフロツブ３５２のりセクト入力端子に供給
されている。また、上Ｂ［１第１のゲート回路３１０に
て形成される第２のゲート出力信号Ｓｅｔは、第２のゲ
ート回路３２０に供給されているとともに、第３の７リ
ツブフロツプ３５３のセット入力端子を第４のフリップ
フロップ３５４のリセット入力端子に供給されている。

また、上記第２のゲート回＊３２ＯＫは上記力りＣが供
給されている。この第２のゲート回ｕ？、２０は、イン
バータ３２１とＡＮＤゲート３２２．３２３にて構成さ
れておシ、一方のＡＮＩ）ゲート３２２がら Ｓｃｓ”８ｇ２・Ｃ−釘 なる第３のゲート出力信号Ｓａ、を出力するとともに、
他方のＡＮＤゲート３２３から ＳＧ４”ＳＯ２・Ｃ−Ｑイ なる第４のゲート出力信号Ｓｏ４′ｆｒ小力するｔうに
なっている。上記第２のゲート回路３２０にて形成され
る第３のゲート出力信号ＳＧｓは１．上記ＯＲゲート３
４１を介して上記第１のフリップ７０ツ７”３５１ｏセ
ット人カ端子に供給されているとと％Ｋ、ＯＲ）ゲート
３４３を介して上記第２のフリツブ７０ツブ３５２のリ
セット入力端子に供給されている。また、上記第２のゲ
ート回路３２０にて形成される第４のゲート出力信号Ｓ
Ｇ４は、ＯＲゲ−１３４４′ｔ″介して上記第１の７リ
ツプフロツプ３５１のリセット入力端子に供給されてい
るとともに、上記ＯＲゲート３４２′ｆ！：介して第２
の７リノブフロツプ３５２のリセット入力端子に供給に
て得られるＮ（Ｎ＝３）ビットのパラレルデータＤｐ　
（Ｄｏ　、　Ｄｌ　＊　Ｄｔ　）に（ｉ、ｏ、ｏ）なる
データを加算して、そのヤヤリー出力データＣを上記第
２のゲート回路３２０に供給し、また、その加算出力デ
ータＩ）Ａ　（Ｄｏ十ｆ　、　ＤＩ　、　Ｄｔ　）　ｋ
上記第１の一致検出回路３１０に供給するとともに第１
の補数回路３０６に供給している。上記第１の補数回路
３０６は、上記加算出力データＤＡのこの補数データＤ
Ａを形成して、この補数データ四を上記第２の一致検出
回路３３２に供給している。

なお、上記加算回路３０５および第１の補数回路３０６
の動作を第２表に示しである。

第十表 また、上記Ｓ／Ｐ変換器３０２にて得られるＮ（Ｎ＝３
）ビットのパラレルデータＤｐ　（Ｄｏ　＊　Ｄｔ　＊
−タＤＰ　（Ｄｏ　＋　Ｄｔ　ｒ　ＤＨ）の２の補数デ
ータＤｐ　を形成して、この補数データＤｐｋ上記第４
の一致検出回路３３４に供給している。

上記第Ｊの一致検出回路３３１は、上記カウンタ３０４
の計数出力データＤｃと上記加算器３０５の加ＩＪ、Ｗ
カデータＤ、と全比較して一致検出を行ない、その−数
構出信号ＤＰ、を上記ＯＲゲート３４４を介して上記第
１の７リツプ７０ツブ３５１のリセット入力端子に供給
している。また、上記第２の一致検出回路３３２は、上
記計数出力データＤｃと上記第１の補数回路３０６の補
数データＤＡとを比較して、その−数構出信号全上記Ｏ
Ｒゲート３４３を介して上記第２の７リツプ７０ツブ３
５２のセット入力端子に供給している。さらに、上記第
３の一致検出回路３３３は、上記計数出力データＤＣと
上記Ｓ／Ｐ変換器３０２によるパラレルデータＤＰ全比
較して、その−数構出信号ＤＰ、を上記第３のフリップ
フロップ３５３のリセット入力端子に供給している。そ
して、上記第４の一致検出回路３３４は、上記Ｆｌｔ数
出力出力データと上記第２の補数回路３０７の補数デー
タ伝を比較して、その−数構出信号ＤＰＩを上記第４の
フリップフロップ３５４のセット入力端子に供給してい
る。

上記第１ないし第４のフリップフロップ３５１゜３５２
．３５３．３５４は、それぞれセット入力端子とリセッ
ト入力端子に供給される各信号の立上りのタイミングで
トリガーされて、各肯定出力信号を各ＡＮＤゲート３６
１．３６２，３６３゜３６４を介して第１ないし第４の
パルス幅制御信号ＳＰＩ　ｒ　ＳＦ３　＋　ＳＦ３　＋
　ＳＦ３を出力する。

上記ＡＮＤゲート３６１　、３６２　、３６３　、３６
４は、上記カウンタ３０４の最上位ビット出力Ｑ４がイ
ンバータ３６０を介してゲート制御信号として供給され
ておシ、上記最上位ビット出力Ｑ、が論理ｒＯＪになっ
ている一変換周期Ｔの前半区間ＴＡ中だけゲートが開成
されるようになっている。

上記第１のフリップフロップ３５１から上記ＡＮＤゲー
ト３６１ｒ介して出力される第１のパルス幅制御信号Ｓ
ＣＩは、上記第１のフリッ７リロソ７″３５１が上記第
１のゲート出方信号ＳＧ＋の立上シのタイミングｔ４で
セットされ、上記第１の一致検出信号ＤＰ、のケ（二り
のタイミングでリセットされることにｌ、−１−記パラ
レルデータＤＰに応じて第４図に示すようにパルス幅で
１が変化する。

また、１ニジ己第２のフリップフロップ」二記ＡＮＩ）
ゲート３６２を介して出力される第２のパルス幅制御信
号Ｓ１，２は、上記第２のフリップフロップ３５２が上
記第２の一数構出信号ＤＰ２の立ＩＪのタイミングでセ
ットされ、上記第１のゲート出力信＋−；′ＳＧ１の立
上シのタイミングｔ４でリセットされることによシ、上
記タイミングｔ−４．に中心として」二記第１のパルス
幅制御信号ＳＰＩと対称的にパルス幅τ２が変化する。

さらに、上記第３のパルス幅制御信号Ｓ　Ｐ３と上記第
４のパルス幅制御信号ＳＰ４は、第２２図に示すように
上記パラレルデータＤ　ｐに応じて」二記第３のパルス
幅制御信号ＳＦ３のパルス幅τ３が上記第２のゲート出
力信号ＳＧ２の立−１ニリのタイミングＬ８から１７．
１．、・・ｔｌの順に変化する。

上記第１ないし第４のパルス幅制御信号ＳＰｌｙＳ　Ｐ
２　１　Ｓｐ　ｓ　＋　ｂ　Ｐ４　は、変調部３７０に
供給されている。

上記変調部３７０は、上記第１ないし第４のパルス幅制
御信号ＳＰＩ　ｒ　ＳＦ３　＋　ＳＦ３　＋　ＳＦ３に
よりスイッチング制御される第１ないし第４のスイッチ
３７１、３７２，３７３，３７４と、これらのスイッチ
３７１　、３７２，３７３　、３７４に接続された第１
ないし第４の定電流源３８１，３８２。

３８３　、３８４と、上記各スイッチ３７１，３７２。

３７３、３７４を介して上記各定電流源３８１。

３８２、３８３．３８４が反転入力端子に接続された演
算増幅器３９０と、この演算増幅器３９０の出力端子３
９１と反転入力端子との間に続続された帰還抵抗３９５
とから構成されている。なお、上記演算増幅器３９０の
非反転入力端子は接地されている。

上記第１ないし第４のスイッチ３７１，３７２。

３７３、３７４は、上記第１ないし第４のパルス幅制御
信号ｓｐｌ　ｌ　ｓｐ＋！　＋　Ｓｐ３＋　ＳＦ３に応
じたスイッチンク動作を行なうことによシ、上記パラレ
ルデータＤ′Ｐに応じてパルス幅の変化過程がそれぞｈ
Ｒ　なる４　秤類のＰＷＭ波ＰＷＭ＋　、ＰｗＭｚ，Ｐ
ＷＭ３　。

ＰＷＭ，ｆ，ｒ形成して上記演算増幅器３９００反転入
力端子に供給する。

上記演舞増幅２３３９０は、各ハ瀾波ＰＷＭ，。

ＰＷＭ２　、　ＰＷＭ．ｓ　、　ＰＷＩ４　を加算合成
−するこ、！：に！す、第２３図に示すように一変換周
期Ｔ内で左右対称のＰＷＭ波ＰＷＭ　ＯＵＴを出力する
。

」二記変調部３７０にて得られるＰＷＭ波（　ＰＷＭＯ
ＵＴ）は、−Ｌ−ＦＳ　、−！−ＦＳ　ｊ−ｐｓ　、　
ＦＳ　（フルスケ−４　２　４ ル）においてそのパルス幅が最大パルス幅τｍａｘに一
致してｉ）ＷＭ成分を含まないＰＡＭ波に相当するもの
になる。従って、上記ＰＷＭ波（　ＰＷＭＯＩＪＴ）は
、低域通過フィルタにて補間してアナログ信号致した変
換特性示呈することになる。また、上記ＰＷＭ波（　Ｉ
）ＷＭ．ＯＵＴ　）は、左右対称の波形となつＦＳ間で
はエネルギーが中心のタイミングｔ，に〜ＦＳの間では
エネルギーが分散しているので、第２４図に示すように
一ＦＳ毎に非直線性による誤差の向きが反転した変換特
性を呈することになる。しかも、上記ＰＷＭ波（　ＰＷ
ＭＯＵＴ　）　ハ、複数の定電流源３８１　、３８２　
、３８３　、３８４の各電流値Ｉ＋−，　Ｉ２＋　Ｉ３
．　Ｉ４の平均値にて実質的な波高値りが決まるので、
各定電流源３８１，３８２。

３８３、３８４に高精度のものを用いずとも変換特性の
直線性を確保することができ、この実施例の装置をモノ
シックＩＣ化するに適している。

なお、上述の実施例では、４個の定電流源３８１。

３８２、３８３．３８４ｔ−用いて４種類＋７）ＰＷＭ
波ＰｗＭ，、ＰＷＭ２，ＰＷＭ３，ＰＷＭ４を形成シテ
加算合成しているｏ−ｃ’−ＦＳ，−ＦＳ，−ＦＳ．Ｆ
Ｓ４　２　４ において変換特性の直線性を確保することができるので
あるが、Ｍ個の定電流源を用いることによＦＳ シー毎にＰＡＭ波に相当する合成ＰＷＭ波を得ることが
できる。

〔発明の効果〕

上述の各実施例の説明から明らかなように、本発明に係
るデジタル・アナログ変換装置では、Ｎビットの人力デ
ジタルデータを上位ｎＨＮビット下位ｎＬビットに少な
くとも二分割して、各データーｋＰＡＭ波とＰＷＭＩＩ
ｍ変換て合成するので・ＰＷＭ波のパルス幅全制御する
ために用いるカウンタの動作周波数を下げることができ
、高分解能のＤ／Ａ変換を実用的な動作周波数で行なう
ことが可能になり、しかも、−変換周期内で各ＰＷＭ波
の時間軸を合せて加算合成するので、ＦＭ酸成分よる誤
差等を含むことなく直線性に優れたＤ／Ａ変換を広いダ
イナミックレンジに亘って行なうことができる。従って
、本発明によれば所期の目的を十分に達成することがで
きる。

【図面の簡単な説明】

第１図は一般にＤ／Ａ変換に用いられるＰＡＭ波および
ＰＷＭ波を示す波形図であシ、第２図は上記ＰＡＭ波お
よびＰＷＭ波金出金用Ｄ／Ａ変換の各変換特性を比較し
て示す特性線図である。 第３図は本発明に係るデジタル・アナログ変換装置の第
１の実施例を示すブロック回路であシ、第４図は上記実
施例に適用したＰＷＭ制御部の具体的な構成例を示す回
路構成図、５図は上記実施例の動作を示すタイムチャー
ト、第６図は上記実施例における上位ｎＨＮビットデー
タのＩＬＳＢを示すＰＡＭ波と下位ｎＬビットのデータ
のＩ　Ｌ　Ｓ　Ｂ　′！ｉ−示すＰＷＭ波の各パルス幅
の一例を示す波形図、第７図は上記実施例において各Ｐ
Ｖ１７Ｍ波を加算合成して得られるＰＷＭ波出力の一例
を示す波形図、第８図は上記実施例におけるＰＷＭ波の
直線性を示す特性線図、さらに第９図は上記実施例にお
けるＤ／Ａ変換特性を示す特性線図である。 第１０図は本発明に係るデジタル・アナログ変換装置の
第２の一実施例を示すブロック回路図であシ、第１１図
は上記実施例における上位ｎｅｔビットのデータのＩＬ
ＳＢ’Ｔｈ示すＰＷＭ波と下位ｎｅ２ビットのデータの
Ｉ　ＬＳＢを示すＰＷＭ波の各パルス幅の一例を示す波
形図、第１２図は上記実施例において各ＰＷＭ波を加算
合成して得られるＰＷＭ波出力の一例を示す波形図であ
る。 第１３図は上述の第１の実施例に適用されるＰＷＭ制御
部の他の具体例を示す回路構成図であり、第１４図は上
記具体例の動作を示すタイムチャート、第１５図は上記
具体例にて得られるＰＷＭ波の直線性を示す７ｔ、ｌｊ
性線図である。 第１６図は本発明に係るデジタル・アナログ変換装置の
第：３の一実施例を示すブロック回路図であフ、第１７
図は」二記実施例の動作を示すタイムチャート、第１８
図は上記実施例における上位ｎＨＮビットデータを変換
して得られるＰＡＭ波の波形図、第１９図は上記実施例
おいてＰＡＭ波とＰＷＭ波全加算合成して得られる合成
パルスの一例を示す波形図、第２　（＋　＋ｇは上記実
施例におけるＤ／Ａ変換変換住持性ｊｅｔ特性線図であ
る。 第２１図をま本発明に係るデジタル・アナログ変換装置
の第４の実施例を示すブロック回路図であり、第２２Ｎ
は上記実施例の動作を示すタイムチャート、第２３図は
上記実施例において変調部から出力されるＰＷＭ波の波
形図、第２４図は上記実施例のＤ／Ａ変換特性を示す特
性線図である。 １．１０，２０１．３０１　・データ入力端子２．２５
，２０２，３０２・Ｓ／Ｐ変換器３．３０．・・ＰＡＭ
制御部 ４．４ＯＡ、４０Ｂ−、ＰＷＭ制御部 １０．２３０，３７０・、変調部 １１．１２，１３，１７，２７，２３５，２３６゜２３
７．２３８，２３９，３７１．３７２，３７３゜３７４
・・スイッチ １４．１５，１６，１８，２８，２３１．２３２゜２３
３．２３４，３８１，３８２，３８３．３８４・・定電
流源 ２０．２４０，３９０・・・演算増幅器２１．２４１，
３９１　・出力端子 ４２．１４２．２１２．３０４・・・カウンタ４３．１
３１．１３２，２２４；２２５，３０６゜３０７・補数
回路 ４４．４５，１５１，１５２，１５３，１５４゜２２２
．２２３，３３１．３３２，３３３，３３４・・・−力
積出回路 ４６．１６１，１６２，１６３，２２６，３５１゜３５
２．３５３，３５４・フリップフロソプ２００．３００
　変調制御部 ２１３．２１４　シフトレジスタ ２１５−．１）ＡＭデコーダ　′ ３１０．３２０　ゲート回路 特許出願人　ソニー株式会社 代理人　弁理士　小　池　見 回　１）　村　榮　− 第　１　図 第２図

Claims (1)

【特許請求の範囲】
1. Ｎビットの入力デジタルデータを上位ｎＨビットと下位
   ｎＬビットに少なくとも二分割し、上記上位ｎＨＮビッ
   トデータをパルス振幅変調波に変換し、上記下位ｎｌ、
   ビットのデータをパルス幅変調波に変換し、上記パルス
   振幅変調波とパルス幅変調波を一変換周期内で時間軸と
   合せて加算合成して出力するようにしたデジタル・アナ
   ログ変換装置。