JPH0774639A - 補間式デジタル／アナログ変換器 - Google Patents
補間式デジタル／アナログ変換器Info
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- JPH0774639A JPH0774639A JP3062163A JP6216391A JPH0774639A JP H0774639 A JPH0774639 A JP H0774639A JP 3062163 A JP3062163 A JP 3062163A JP 6216391 A JP6216391 A JP 6216391A JP H0774639 A JPH0774639 A JP H0774639A
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- Japan
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- bit
- dac
- significant
- bits
- adder
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/808—Simultaneous conversion using weighted impedances using resistors
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 補間手法を用いて高速、高精度のＤＡＣを提
供することである。 【構成】 補間式ＤＡＣ１０Ａは、４ビット＋１ビット
ＤＡＣ３０Ａを備えている。このＤＡＣの最上位４ビッ
トの変換は、比較的遅いクロックレート、即ちスイッチ
５４〜５７を制御するＲ2 レジスタ２４用のクロックＣ
2 のクロックレートで行い、そしてその追加の１ビット
のみ、その変換を、比較的速いクロックレート、即ちス
イッチ５３を制御するアダー１４に接続したＲ3 レジス
タ１６用のクロックＣ1 のクロックレートで行う。
供することである。 【構成】 補間式ＤＡＣ１０Ａは、４ビット＋１ビット
ＤＡＣ３０Ａを備えている。このＤＡＣの最上位４ビッ
トの変換は、比較的遅いクロックレート、即ちスイッチ
５４〜５７を制御するＲ2 レジスタ２４用のクロックＣ
2 のクロックレートで行い、そしてその追加の１ビット
のみ、その変換を、比較的速いクロックレート、即ちス
イッチ５３を制御するアダー１４に接続したＲ3 レジス
タ１６用のクロックＣ1 のクロックレートで行う。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル／アナログ変
換器、殊に米国特許４，００６，４７５に記述のタイプ
の補間式デジタル／アナログ変換器の改良に関するもの
である。
換器、殊に米国特許４，００６，４７５に記述のタイプ
の補間式デジタル／アナログ変換器の改良に関するもの
である。
【０００２】
【従来の技術】米国特許４，００６，４７５の回路を図
１に示してあるが、同回路１０は、Ｒ1 レジスタと称す
る４ビット・レジスタ１２に入力される４つの最下位ビ
ットＢ0 ，Ｂ1 ，Ｂ2 ，Ｂ3 を備えている。これら４つ
のＬＳＢのＢ０−Ｂ３の２進値は、Ｌと定義する。一
方、４つの最上位ビットはＢ4 ，Ｂ5 ，Ｂ6 ，Ｂ7 で、
それらの２進値はＭと定義する。これらは、Ｒ2 レジス
タと称する４ビット・レジスタ２４に入力されるように
なっている。また、レジスタＲ1 とＲ2 は、クロック信
号Ｃ2 によりクロックされるようになっている。それら
レジスタＲ1 とＲ2の出力１３，２５は、それぞれ２進
アダー１４，２２内へ送られる。２進アダー１４の４つ
の出力は、Ｒ3 レジスタと称するアキュムレータ・レジ
スタ１６へ入力される。このＲ3 レジスタの４つの出力
１７は、２進アダー１４の４つの入力中へ帰還されるよ
うになっている。従って、レジスタＲ3 の内容は、レジ
スタＲ1 の内容へ加えられる。２進アダー１４のキャリ
ー出力は、導体１９を介して第２の２進アダー２２へ送
られ、ＭＳＢのＢ4 −Ｂ7 と加算され、そしてその結果
はＲ4 レジスタと称するレジスタ２８内へ送られる。こ
のＲ4 レジスタは、５ビット・レジスタである。レジス
タＲ4 の５個の出力３４は、４ビット＋１ビットの１７
レベルのデジタル／アナログ変換器（ＤＡＣ）中へ送ら
れる。この４ビット＋１ビットＤＡＣ３０の詳細は、米
国特許４，００６，４７５の図１に示されている通りで
ある。その追加の１ビットは、そのＬＳＢを繰返したも
のである。このデジタル／アナログ変換器３０のアナロ
グ出力は、ローパス・フィルタ３２によりフィルタさ
れ、導体３３上にアナログ出力電圧が発生されるように
なっている。
１に示してあるが、同回路１０は、Ｒ1 レジスタと称す
る４ビット・レジスタ１２に入力される４つの最下位ビ
ットＢ0 ，Ｂ1 ，Ｂ2 ，Ｂ3 を備えている。これら４つ
のＬＳＢのＢ０−Ｂ３の２進値は、Ｌと定義する。一
方、４つの最上位ビットはＢ4 ，Ｂ5 ，Ｂ6 ，Ｂ7 で、
それらの２進値はＭと定義する。これらは、Ｒ2 レジス
タと称する４ビット・レジスタ２４に入力されるように
なっている。また、レジスタＲ1 とＲ2 は、クロック信
号Ｃ2 によりクロックされるようになっている。それら
レジスタＲ1 とＲ2の出力１３，２５は、それぞれ２進
アダー１４，２２内へ送られる。２進アダー１４の４つ
の出力は、Ｒ3 レジスタと称するアキュムレータ・レジ
スタ１６へ入力される。このＲ3 レジスタの４つの出力
１７は、２進アダー１４の４つの入力中へ帰還されるよ
うになっている。従って、レジスタＲ3 の内容は、レジ
スタＲ1 の内容へ加えられる。２進アダー１４のキャリ
ー出力は、導体１９を介して第２の２進アダー２２へ送
られ、ＭＳＢのＢ4 −Ｂ7 と加算され、そしてその結果
はＲ4 レジスタと称するレジスタ２８内へ送られる。こ
のＲ4 レジスタは、５ビット・レジスタである。レジス
タＲ4 の５個の出力３４は、４ビット＋１ビットの１７
レベルのデジタル／アナログ変換器（ＤＡＣ）中へ送ら
れる。この４ビット＋１ビットＤＡＣ３０の詳細は、米
国特許４，００６，４７５の図１に示されている通りで
ある。その追加の１ビットは、そのＬＳＢを繰返したも
のである。このデジタル／アナログ変換器３０のアナロ
グ出力は、ローパス・フィルタ３２によりフィルタさ
れ、導体３３上にアナログ出力電圧が発生されるように
なっている。
【０００３】組合せゲート２０は、クロック信号Ｃ1 と
Ｃ2 の高レベルの一致に応答して高出力信号をつくりだ
し、そしてこの出力をレジスタＲ3 のストローブ入力へ
印加する。そのＣ2 クロック入力は、レジスタＲ3 のク
ロック入力に接続されている。また、そのＣ1 クロック
入力は、Ｒ4 レジスタのクロック入力へ接続されてい
る。
Ｃ2 の高レベルの一致に応答して高出力信号をつくりだ
し、そしてこの出力をレジスタＲ3 のストローブ入力へ
印加する。そのＣ2 クロック入力は、レジスタＲ3 のク
ロック入力に接続されている。また、そのＣ1 クロック
入力は、Ｒ4 レジスタのクロック入力へ接続されてい
る。
【０００４】１６個のＣ1 クロックタイム毎に、Ｃ
2 は、レジスタＲ3 を２進法の８へ、即ち、１つの
“１”と３つの“０”へプリセットする。レジスタＲ3
とＲ1 の内容の和は、各Ｃ1 クロックパルスの前縁時に
レジスタＲ3 内へ帰還される。この和が２進法の１５を
上廻る毎に、ＣＡＲＲＹ信号が導体１９で２進アダー２
２へ送られ、そしてビットＢ4 〜Ｂ7 と加算される。ア
ダー２２の出力は、各Ｃ1 クロックパルスの前縁時に出
力レジスタＲ4 中へロードされ、そしてレジスタＲ4 の
５つの出力は、４ビット＋１ビットＤＡＣ３０を駆動し
て図２の下部に示すパルス形のアナログ波形３１
（Ｖ31）を発生させる。もしアダー１４によって何らの
キャリー信号も生成されない場合には、レジスタＲ4 の
内容は、到来するワードの最上位ビットＢ4 −Ｂ7 の値
であるＭに等しくなる。ＤＡＣ３０が導体３１上につく
りだしたそのパルス形のアナログ波形は、ローパス・フ
ィルタ３２により平均化され、そして導体３３上に平滑
なアナログ出力信号が発生されるようになっている。
2 は、レジスタＲ3 を２進法の８へ、即ち、１つの
“１”と３つの“０”へプリセットする。レジスタＲ3
とＲ1 の内容の和は、各Ｃ1 クロックパルスの前縁時に
レジスタＲ3 内へ帰還される。この和が２進法の１５を
上廻る毎に、ＣＡＲＲＹ信号が導体１９で２進アダー２
２へ送られ、そしてビットＢ4 〜Ｂ7 と加算される。ア
ダー２２の出力は、各Ｃ1 クロックパルスの前縁時に出
力レジスタＲ4 中へロードされ、そしてレジスタＲ4 の
５つの出力は、４ビット＋１ビットＤＡＣ３０を駆動し
て図２の下部に示すパルス形のアナログ波形３１
（Ｖ31）を発生させる。もしアダー１４によって何らの
キャリー信号も生成されない場合には、レジスタＲ4 の
内容は、到来するワードの最上位ビットＢ4 −Ｂ7 の値
であるＭに等しくなる。ＤＡＣ３０が導体３１上につく
りだしたそのパルス形のアナログ波形は、ローパス・フ
ィルタ３２により平均化され、そして導体３３上に平滑
なアナログ出力信号が発生されるようになっている。
【０００５】そのローパス・フィルタの出力における平
均出力電圧値は、下記のように示すことができる。
均出力電圧値は、下記のように示すことができる。
【０００６】
【数１】
【０００７】これは、所望のアナログ値である。
【０００８】
【発明が解決しようとする課題】補間技法を使用してい
る結果、図１の従来回路に示すＤＡＣは、本質上、その
必要とする補間又は平均化を行うために高速のＣ1 クロ
ックレートを要するものである。このＣ1 パルスレート
は、４ビット＋１ビットＤＡＣ３０の出力３１に生成さ
れるデータと整合させなければならない。現行の技術状
況では、米国特許４，００６，４７５に従って実施する
正確な１８ビットＤＡＣに対してそのような高速の変換
を得ることは実現不可能である。然しながら、今日のデ
ジタル・オーディオ変換器の実施にあたっては、ほぼ１
５メガヘルツのクロックレートで変換を行うことが望ま
しい。ＤＡＣをこのように高速に構成することは可能で
はあるが、その結果発生するビット・スイッチングによ
る「グリッチ」のために、１８ビットを実現することは
極端に困難になる。図１のＤＡＣ３０を実現するために
実際問題として経済的に使用できるようなデジタル／ア
ナログ変換器（ＤＡＣ）では、そのＭＳＢ遷移のため
に、その変換器内の電流加算ノードに大きな摂動が生ず
ることになる。この結果、そのようなＤＡＣのセトリン
グタイムが長くなるために、上記の必要とされる１５メ
ガヘルツ又はそれ以上のＤＡＣ変換レートを得ること
は、実現不可能なものとなる。それ故、米国特許４，０
０６，４７５に開示された技法は、上述の性能目標を達
成することは不可能である。
る結果、図１の従来回路に示すＤＡＣは、本質上、その
必要とする補間又は平均化を行うために高速のＣ1 クロ
ックレートを要するものである。このＣ1 パルスレート
は、４ビット＋１ビットＤＡＣ３０の出力３１に生成さ
れるデータと整合させなければならない。現行の技術状
況では、米国特許４，００６，４７５に従って実施する
正確な１８ビットＤＡＣに対してそのような高速の変換
を得ることは実現不可能である。然しながら、今日のデ
ジタル・オーディオ変換器の実施にあたっては、ほぼ１
５メガヘルツのクロックレートで変換を行うことが望ま
しい。ＤＡＣをこのように高速に構成することは可能で
はあるが、その結果発生するビット・スイッチングによ
る「グリッチ」のために、１８ビットを実現することは
極端に困難になる。図１のＤＡＣ３０を実現するために
実際問題として経済的に使用できるようなデジタル／ア
ナログ変換器（ＤＡＣ）では、そのＭＳＢ遷移のため
に、その変換器内の電流加算ノードに大きな摂動が生ず
ることになる。この結果、そのようなＤＡＣのセトリン
グタイムが長くなるために、上記の必要とされる１５メ
ガヘルツ又はそれ以上のＤＡＣ変換レートを得ること
は、実現不可能なものとなる。それ故、米国特許４，０
０６，４７５に開示された技法は、上述の性能目標を達
成することは不可能である。
【０００９】従って、本発明の目的は、補間手法を活用
して高速デジタル／アナログ変換を実現するための方法
と装置を提供することである。
して高速デジタル／アナログ変換を実現するための方法
と装置を提供することである。
【００１０】本発明のもう一つの目的は、米国特許４，
００６，４７５に開示の技法を使用する場合に必要とな
るような高速ＤＡＣや高消費電力量を要せずに、高速と
高精度を実現できる補間式デジタル／アナログ変換の方
法と装置を提供することである。
００６，４７５に開示の技法を使用する場合に必要とな
るような高速ＤＡＣや高消費電力量を要せずに、高速と
高精度を実現できる補間式デジタル／アナログ変換の方
法と装置を提供することである。
【００１１】
【課題を解決するための手段】簡単に述べると、本発明
は、デジタル入力ワードの最下位群Ｘビットをそれぞれ
運ぶ第１群のＸ入力導体と、そのデジタル入力ワードの
最上位群ビットをそれぞれ運ぶ第２群のＹ入力導体と、
それら第１群と第２群の入力導体からそのデジタル入力
ワードの最下位ビットと最上位Ｙビットをそれぞれ受取
るように接続した第１と第２のレジスタと、を含む補間
式ＤＡＣを提供するものである。上記第１と第２のレジ
スタは、第１のクロックレートでクロックされてそれぞ
れ最下位Ｘビットと最上位Ｙビットをラッチする。本補
間式ＤＡＣは、更に、第１群のＸ入力と第２群のＸ入力
とＸ出力とキャリー出力とを有するアダーと、Ｘ入力
と、そしてアダーの第２群Ｘ入力に接続したＸ出力とを
有する第３のレジスタと、を備えている。この第３のレ
ジスタは、所望のオーバーサンプリング・レートに等し
い係数だけ第１のクロックレートよりも高速の第２のク
ロックレートでクロックされて、アダーの出力をラッチ
する。１ビットがＹビットの最下位の複製であるＹビッ
ト＋１ビットＤＡＣは、その最上位Ｙビットが上記第２
のレジスタの出力を受取るように接続している。複製Ｌ
ＳＢは、キャリー出力をアダーから受取るように接続し
ている。電流／電圧変換回路は、そのＤＡＣの電流加算
導体に接続している。ローパス・フィルタは、その電流
／電圧変換器の出力に接続して、デジタル入力ワードの
一つの値を表わすアナログ出力を生成する。上記ＤＡＣ
のその複製ＬＳＢは別として、そのＤＡＣのデジタル／
アナログ変換レートが、比較的遅い第１のクロックレー
トで実行できる結果、ＤＡＣのそれら最上位ビットのセ
トリングタイムが遅いにもかかわらず、高精度かつ高オ
ーバーサンプリング・レシオを実現することができる。
は、デジタル入力ワードの最下位群Ｘビットをそれぞれ
運ぶ第１群のＸ入力導体と、そのデジタル入力ワードの
最上位群ビットをそれぞれ運ぶ第２群のＹ入力導体と、
それら第１群と第２群の入力導体からそのデジタル入力
ワードの最下位ビットと最上位Ｙビットをそれぞれ受取
るように接続した第１と第２のレジスタと、を含む補間
式ＤＡＣを提供するものである。上記第１と第２のレジ
スタは、第１のクロックレートでクロックされてそれぞ
れ最下位Ｘビットと最上位Ｙビットをラッチする。本補
間式ＤＡＣは、更に、第１群のＸ入力と第２群のＸ入力
とＸ出力とキャリー出力とを有するアダーと、Ｘ入力
と、そしてアダーの第２群Ｘ入力に接続したＸ出力とを
有する第３のレジスタと、を備えている。この第３のレ
ジスタは、所望のオーバーサンプリング・レートに等し
い係数だけ第１のクロックレートよりも高速の第２のク
ロックレートでクロックされて、アダーの出力をラッチ
する。１ビットがＹビットの最下位の複製であるＹビッ
ト＋１ビットＤＡＣは、その最上位Ｙビットが上記第２
のレジスタの出力を受取るように接続している。複製Ｌ
ＳＢは、キャリー出力をアダーから受取るように接続し
ている。電流／電圧変換回路は、そのＤＡＣの電流加算
導体に接続している。ローパス・フィルタは、その電流
／電圧変換器の出力に接続して、デジタル入力ワードの
一つの値を表わすアナログ出力を生成する。上記ＤＡＣ
のその複製ＬＳＢは別として、そのＤＡＣのデジタル／
アナログ変換レートが、比較的遅い第１のクロックレー
トで実行できる結果、ＤＡＣのそれら最上位ビットのセ
トリングタイムが遅いにもかかわらず、高精度かつ高オ
ーバーサンプリング・レシオを実現することができる。
【００１２】
【実施例】図３（Ａ）は、本発明の簡略ブロック線図で
あり、これは、図１に示した回路を簡略化したものであ
る。図３（Ａ）のこの回路１０Ａは、図２のＣ1 波形３
６とＣ2 波形３７に応答して、図１の回路のものとぴっ
たり同一のパルス形波形を導体３１上に発生する。図３
のこの回路は、従来の第１の２進アダー１４を備えてい
るが、図１の従来技術回路の第２の２進アダー２２と出
力レジスタＲ4 とを省いてある。４ビット＋１ビットの
デジタル／アナログ変換器（ＤＡＣ）３０Ａは、図１の
ＤＡＣ３０が必要とする短いセトリングタイムを有する
必要はない。
あり、これは、図１に示した回路を簡略化したものであ
る。図３（Ａ）のこの回路１０Ａは、図２のＣ1 波形３
６とＣ2 波形３７に応答して、図１の回路のものとぴっ
たり同一のパルス形波形を導体３１上に発生する。図３
のこの回路は、従来の第１の２進アダー１４を備えてい
るが、図１の従来技術回路の第２の２進アダー２２と出
力レジスタＲ4 とを省いてある。４ビット＋１ビットの
デジタル／アナログ変換器（ＤＡＣ）３０Ａは、図１の
ＤＡＣ３０が必要とする短いセトリングタイムを有する
必要はない。
【００１３】ＤＡＣ３０Ａは、在来の温度補償形電圧基
準回路３６を備えている。同回路３６は、導体３６Ａに
電圧ＶＲＥＦを発生する。導体３６Ａは、ＮＰＮトラン
ジスタ３７，３８，３９，４０，４１のベース電極に接
続しており、そしてそれらトランジスタのエミッタは、
それぞれ抵抗器４２，４３，４４，４５，４６の上側端
子に接続している。抵抗器４６，４５，４４，４３は在
来設計による４ビットＤＡＣを構成し、それぞれＲ，２
Ｒ，４Ｒ，８Ｒの２進重み付け抵抗値を有している。抵
抗器４２は、ＬＳＢ（最下位ビット）抵抗器４３と同一
の抵抗値、即ち８Ｒを有している。抵抗器４２−４６の
各々の下側端子は、アースに接続している。 トランジ
スタ３７，３８，３９，４０，４１のコレクタは、それ
ぞれスイッチ５３，５４，５５，５６，５７の各々の第
１端子に接続している。これらのスイッチの各々の第２
端子はアースした導体５０へ接続している。この導体５
０は、廃棄電流導体として働くものである。スイッチ５
３−５７は、それとは逆の状態では、導体５２へ接続す
る。この導体５２は、オペアンプ（演算増幅器）５１の
反転入力へ接続しており、そしてこのアンプ５１の非反
転入力はアースに接続している。オペアンプ５１の出力
は図１で述べたように導体３１によってローパス・フィ
ルタ３２へ接続している。
準回路３６を備えている。同回路３６は、導体３６Ａに
電圧ＶＲＥＦを発生する。導体３６Ａは、ＮＰＮトラン
ジスタ３７，３８，３９，４０，４１のベース電極に接
続しており、そしてそれらトランジスタのエミッタは、
それぞれ抵抗器４２，４３，４４，４５，４６の上側端
子に接続している。抵抗器４６，４５，４４，４３は在
来設計による４ビットＤＡＣを構成し、それぞれＲ，２
Ｒ，４Ｒ，８Ｒの２進重み付け抵抗値を有している。抵
抗器４２は、ＬＳＢ（最下位ビット）抵抗器４３と同一
の抵抗値、即ち８Ｒを有している。抵抗器４２−４６の
各々の下側端子は、アースに接続している。 トランジ
スタ３７，３８，３９，４０，４１のコレクタは、それ
ぞれスイッチ５３，５４，５５，５６，５７の各々の第
１端子に接続している。これらのスイッチの各々の第２
端子はアースした導体５０へ接続している。この導体５
０は、廃棄電流導体として働くものである。スイッチ５
３−５７は、それとは逆の状態では、導体５２へ接続す
る。この導体５２は、オペアンプ（演算増幅器）５１の
反転入力へ接続しており、そしてこのアンプ５１の非反
転入力はアースに接続している。オペアンプ５１の出力
は図１で述べたように導体３１によってローパス・フィ
ルタ３２へ接続している。
【００１４】アダー１４のキャリー出力は、スイッチ５
３を制御するようになっている。スイッチ５４，５５，
５６，５７は、Ｒ2 レジスタ２４のＢ4 ，Ｂ5 ，Ｂ6 ，
およびＢ7 出力によってそれぞれ制御されるようになっ
ている。図３（Ａ）のそのＣＡＲＲＹ信号は、図１と正
確に同じやり方で生成する。然しながら、この信号は、
図１のように第２の２進アダー中へ送るのではなく、そ
の代わりに、ＤＡＣ３０Ａのトランジスタ３７と抵抗器
４２を含む「複製」ＬＳＢを駆動するのに使用する。
３を制御するようになっている。スイッチ５４，５５，
５６，５７は、Ｒ2 レジスタ２４のＢ4 ，Ｂ5 ，Ｂ6 ，
およびＢ7 出力によってそれぞれ制御されるようになっ
ている。図３（Ａ）のそのＣＡＲＲＹ信号は、図１と正
確に同じやり方で生成する。然しながら、この信号は、
図１のように第２の２進アダー中へ送るのではなく、そ
の代わりに、ＤＡＣ３０Ａのトランジスタ３７と抵抗器
４２を含む「複製」ＬＳＢを駆動するのに使用する。
【００１５】アダー１４が何らのＣＡＲＲＹ信号も生成
しない場合には、入来する８ビット・ワードの最上位４
ビットＢ4 −Ｂ7 の内容Ｍは、ＤＡＣ３０Ａの正規の４
ビット部分へ送り、そして抵抗器４２とトランジスタ３
７で構成する追加ＬＳＢをオフにする。それ故、ＤＡＣ
３０Ａの出力は、単に“Ｍ”の値となる。然しながら、
もしＣＡＲＲＹ信号が在る場合には、その追加の最下位
ビット回路３７，４２はオンになる。ＬＳＢ値（「追加
ＬＳＢ」３７，４２の重みはＭＳＢのＢ4 −Ｂ7 の内の
最下位の重み、即ちＢ4 に等しい）は「１」の重みを有
しているため、ＤＡＣ３０Ａは、「Ｍ＋１」の値を発生
する。各サンプル中には、ＣＡＲＲＹはＬ回発生し、
“ＮＯ ＣＡＲＲＹ”は１６−Ｌ回発生する。そのとき
の平均出力電圧は、
しない場合には、入来する８ビット・ワードの最上位４
ビットＢ4 −Ｂ7 の内容Ｍは、ＤＡＣ３０Ａの正規の４
ビット部分へ送り、そして抵抗器４２とトランジスタ３
７で構成する追加ＬＳＢをオフにする。それ故、ＤＡＣ
３０Ａの出力は、単に“Ｍ”の値となる。然しながら、
もしＣＡＲＲＹ信号が在る場合には、その追加の最下位
ビット回路３７，４２はオンになる。ＬＳＢ値（「追加
ＬＳＢ」３７，４２の重みはＭＳＢのＢ4 −Ｂ7 の内の
最下位の重み、即ちＢ4 に等しい）は「１」の重みを有
しているため、ＤＡＣ３０Ａは、「Ｍ＋１」の値を発生
する。各サンプル中には、ＣＡＲＲＹはＬ回発生し、
“ＮＯ ＣＡＲＲＹ”は１６−Ｌ回発生する。そのとき
の平均出力電圧は、
【００１６】
【数２】
【００１７】に等しい。この電圧は、図１の従来回路が
生成するアナログ出力電圧と同じである。
生成するアナログ出力電圧と同じである。
【００１８】図３（Ｂ）において、Ｍは、ＬＳＢビット
Ｂ0 −Ｂ3 が全て「ゼロ」の場合に、特定のあるパター
ンのＭＳＢビットＢ4 −Ｂ7 により導体３１に生成され
ることになる波形を示している。番号７０は、Ｂ4 −Ｂ
7 が１０００に等しいときの波形Ｍのレベルを示したも
のである。番号７１はＢ4 −Ｂ7 が１００１に等しいと
きの波形Ｍのレベルを示し、そして番号７２は、Ｂ4 −
Ｂ7 が１０１０だけに等しい場合のレベルを示したもの
である。
Ｂ0 −Ｂ3 が全て「ゼロ」の場合に、特定のあるパター
ンのＭＳＢビットＢ4 −Ｂ7 により導体３１に生成され
ることになる波形を示している。番号７０は、Ｂ4 −Ｂ
7 が１０００に等しいときの波形Ｍのレベルを示したも
のである。番号７１はＢ4 −Ｂ7 が１００１に等しいと
きの波形Ｍのレベルを示し、そして番号７２は、Ｂ4 −
Ｂ7 が１０１０だけに等しい場合のレベルを示したもの
である。
【００１９】図３（Ｂ）のＬ波形については、在来のあ
るＤＡＣがそのＬ波形中に示すステップの全てを生成す
るのに十分な高速変換レートで動作し、しかもＭＳＢビ
ットＢ4 −Ｂ7 が全て「ゼロ」に等しい場合に、そのＬ
波形は、００００から１１１１へ変わるＬＳＢビットＢ
0 −Ｂ3 のその指示順序によって、その在来ＤＡＣの出
力に発生されることになるものである。
るＤＡＣがそのＬ波形中に示すステップの全てを生成す
るのに十分な高速変換レートで動作し、しかもＭＳＢビ
ットＢ4 −Ｂ7 が全て「ゼロ」に等しい場合に、そのＬ
波形は、００００から１１１１へ変わるＬＳＢビットＢ
0 −Ｂ3 のその指示順序によって、その在来ＤＡＣの出
力に発生されることになるものである。
【００２０】図３（Ｂ）において、１９Ａは、入力ワー
ド（ＭとＬのポートを共に含む）１００００１００の
“Ｌ”成分であるＬＳＢ状態０１００に応答してアダー
１４が生成する、ＣＡＲＲＹ記号の波形を示している。
このＬＳＢ入力のレベルは、Ｍ波形のレベル７０に重ね
合わせ、Ｍ波形中の点線７６Ａで示すようになる。表１
は、クロック信号Ｃ2 の継起するクロックタイムＴ0 ，
Ｔ１…Ｔ１６におけるＲ1 レジスタとＲ3 レジスタの内
容を１６進法表示したものである。
ド（ＭとＬのポートを共に含む）１００００１００の
“Ｌ”成分であるＬＳＢ状態０１００に応答してアダー
１４が生成する、ＣＡＲＲＹ記号の波形を示している。
このＬＳＢ入力のレベルは、Ｍ波形のレベル７０に重ね
合わせ、Ｍ波形中の点線７６Ａで示すようになる。表１
は、クロック信号Ｃ2 の継起するクロックタイムＴ0 ，
Ｔ１…Ｔ１６におけるＲ1 レジスタとＲ3 レジスタの内
容を１６進法表示したものである。
【００２１】
【表１】
【００２２】表１はまた、Ｔ0 ，Ｔ1 等でレジスタＲ2
中へＭＳＢビット１０００が連続してクロックされるこ
とから生ずる、アダー１４の対応の出力と導体１９上の
ＣＡＲＲＹ信号の対応する値とを示している。当業者で
あれば容易に確認できるように、その特定のＢ0 −Ｂ3
値に対して、信号ＣＡＲＲＹはクロックタイムＴ2 ，Ｔ
6 ，Ｔ10，Ｔ14で“１”となり、その他の時間では
“０”となり、従って図３（Ｂ）に示すＣＡＲＲＹ波形
１９Ａを生成することになる。ローパス・フィルタ３２
は、波形１９Ａが表わすところのＭ波形のレベル７０に
重なった導体３１上の電圧成分を平滑化して、そのＭ波
形中の点線７６Ａ及びＣＡＲＲＹ波形１９Ａ中の点線７
６が示す平均レベルを発生する。
中へＭＳＢビット１０００が連続してクロックされるこ
とから生ずる、アダー１４の対応の出力と導体１９上の
ＣＡＲＲＹ信号の対応する値とを示している。当業者で
あれば容易に確認できるように、その特定のＢ0 −Ｂ3
値に対して、信号ＣＡＲＲＹはクロックタイムＴ2 ，Ｔ
6 ，Ｔ10，Ｔ14で“１”となり、その他の時間では
“０”となり、従って図３（Ｂ）に示すＣＡＲＲＹ波形
１９Ａを生成することになる。ローパス・フィルタ３２
は、波形１９Ａが表わすところのＭ波形のレベル７０に
重なった導体３１上の電圧成分を平滑化して、そのＭ波
形中の点線７６Ａ及びＣＡＲＲＹ波形１９Ａ中の点線７
６が示す平均レベルを発生する。
【００２３】デジタル入力ワードが１００１００１０の
場合、ＣＡＲＲＹ出力の各パルスを発生するためにはク
ロックＣ2 のより多くのクロックパルスが必要になり、
従ってより低い時間平均値が生ずることになる。表２に
示すＣＡＲＲＹパルスの系列は、アダー１４がＬＳＢ値
００１０に応答して生成するものであり、図３（Ｂ）の
波形１９Ｂで示すＣＡＲＲＹ波形をつくりだす。ローパ
ス・フィルタ３２は、それら２個のパルスを平均化し
て、ＣＡＲＲＹ波形１９Ｂ中の点線７８で示すレベルを
与えるが、このレベル７８は、ＣＡＲＲＹ波形１９Ａ中
のレベル７６の値の半分である。このレベル７８は、Ｍ
波形のレベル７１に重ね合わせることによって、その上
のレベル７８Ａを導体３３に発生する。
場合、ＣＡＲＲＹ出力の各パルスを発生するためにはク
ロックＣ2 のより多くのクロックパルスが必要になり、
従ってより低い時間平均値が生ずることになる。表２に
示すＣＡＲＲＹパルスの系列は、アダー１４がＬＳＢ値
００１０に応答して生成するものであり、図３（Ｂ）の
波形１９Ｂで示すＣＡＲＲＹ波形をつくりだす。ローパ
ス・フィルタ３２は、それら２個のパルスを平均化し
て、ＣＡＲＲＹ波形１９Ｂ中の点線７８で示すレベルを
与えるが、このレベル７８は、ＣＡＲＲＹ波形１９Ａ中
のレベル７６の値の半分である。このレベル７８は、Ｍ
波形のレベル７１に重ね合わせることによって、その上
のレベル７８Ａを導体３３に発生する。
【００２４】
【表２】
【００２５】前述の特許４，００６，４７５とは反対
に、図３（Ａ）の実施例は、Ｒ3 をリセットする必要が
ない点に注意されたい。Ｒ3 をリセットしないと、驚く
べきことに、全高調波ひずみが低くなることを発見し
た。
に、図３（Ａ）の実施例は、Ｒ3 をリセットする必要が
ない点に注意されたい。Ｒ3 をリセットしないと、驚く
べきことに、全高調波ひずみが低くなることを発見し
た。
【００２６】図３（Ａ）の補間式ＤＡＣ１０Ａは、図１
の従来回路の複雑さを緩和する利点があり、また従来回
路のＤＡＣ３０に対する高速セトリングタイムと高フィ
ルタ化（高度にフィルタされた）電源の要件を除去す
る。また、図３（Ａ）の回路の重要な利点は、図３
（Ａ）の５ビットＤＡＣの内の４ビット２進重み付け部
分が、Ｃ2 に関してずっと遅いクロックレートで動作可
能となり、そしてＣＡＲＲＹ信号によって駆動される
“複製”ＬＳＢのみが高いクロックレートのＣ1 で動作
すればよい、という点である。高分解能は、図３（Ａ）
のこの回路技術を、オーディオ正弦波データが入力とし
て提供される１８ビットＤＡＣ中に活用する場合に、得
ることができる。
の従来回路の複雑さを緩和する利点があり、また従来回
路のＤＡＣ３０に対する高速セトリングタイムと高フィ
ルタ化（高度にフィルタされた）電源の要件を除去す
る。また、図３（Ａ）の回路の重要な利点は、図３
（Ａ）の５ビットＤＡＣの内の４ビット２進重み付け部
分が、Ｃ2 に関してずっと遅いクロックレートで動作可
能となり、そしてＣＡＲＲＹ信号によって駆動される
“複製”ＬＳＢのみが高いクロックレートのＣ1 で動作
すればよい、という点である。高分解能は、図３（Ａ）
のこの回路技術を、オーディオ正弦波データが入力とし
て提供される１８ビットＤＡＣ中に活用する場合に、得
ることができる。
【００２７】本発明の現在望ましいと考えている実施例
は、図３（Ａ）のＤＡＣに類似しているが、ただし、Ｌ
が４ビットではなく９ビットを含み、Ｍが４ビットでは
なくて９ビットを含み、オーバーサンプリング・レシオ
が３８４であり、レジスタとアダーが４ビット素子では
なくて９ビット素子であって、ＤＡＣ３０Ａが９ビット
＋１ビットＤＡＣである。
は、図３（Ａ）のＤＡＣに類似しているが、ただし、Ｌ
が４ビットではなく９ビットを含み、Ｍが４ビットでは
なくて９ビットを含み、オーバーサンプリング・レシオ
が３８４であり、レジスタとアダーが４ビット素子では
なくて９ビット素子であって、ＤＡＣ３０Ａが９ビット
＋１ビットＤＡＣである。
【００２８】図４は、図３（Ａ）に示す回路のもう一つ
の実施例のブロック線図である。この図４において、補
間式ＤＡＣ１０は、１８ビット・ラッチ２１から１８ビ
ット・デジタル正弦波データを受取る１８ビット・バス
を含んでいる。１８ビット・デジタル正弦波データ１１
の内の最下位６ビット１１Ｂは、アダー１４の６入力へ
加える。アダー１４の６出力１５は、６ビット・アキュ
ムレータ・レジスタ１６の入力へ加え、そしてこのレジ
スタ１６の出力１７は、アダー１４の第２の組の６入力
中へ戻るように接続する。
の実施例のブロック線図である。この図４において、補
間式ＤＡＣ１０は、１８ビット・ラッチ２１から１８ビ
ット・デジタル正弦波データを受取る１８ビット・バス
を含んでいる。１８ビット・デジタル正弦波データ１１
の内の最下位６ビット１１Ｂは、アダー１４の６入力へ
加える。アダー１４の６出力１５は、６ビット・アキュ
ムレータ・レジスタ１６の入力へ加え、そしてこのレジ
スタ１６の出力１７は、アダー１４の第２の組の６入力
中へ戻るように接続する。
【００２９】上記デジタル正弦波データ１１の内の最上
位１２ビットは、１２ビット・デジタル／アナログ変換
器（ＤＡＣ）３０Ａの入力へ加える。このＤＡＣ３０Ａ
の出力は、アダー１４のキャリー出力１９が“１”であ
るときにＬＳＢ電流ＩＬＳＢを導体５２に生成するた
め、導体５２により抵抗器６０の一端子へ接続してい
る。
位１２ビットは、１２ビット・デジタル／アナログ変換
器（ＤＡＣ）３０Ａの入力へ加える。このＤＡＣ３０Ａ
の出力は、アダー１４のキャリー出力１９が“１”であ
るときにＬＳＢ電流ＩＬＳＢを導体５２に生成するた
め、導体５２により抵抗器６０の一端子へ接続してい
る。
【００３０】導体５２は、オペアンプ５１の反転入力に
接続している。このオペアンプの非反転入力は、アース
に接続している。帰還抵抗器ＲＦは、導体５２とオペア
ンプ５１の出力３１との間に接続している。導体３１
は、第３次ローパス・フィルタ３２の入力へ接続してお
り、このフィルタは、４０キロヘルツの中心周波数を有
していて、導体３３に平滑なアナログ出力信号を発生す
る。
接続している。このオペアンプの非反転入力は、アース
に接続している。帰還抵抗器ＲＦは、導体５２とオペア
ンプ５１の出力３１との間に接続している。導体３１
は、第３次ローパス・フィルタ３２の入力へ接続してお
り、このフィルタは、４０キロヘルツの中心周波数を有
していて、導体３３に平滑なアナログ出力信号を発生す
る。
【００３１】図５のグラフは、従来技術に対する図３
（Ａ）及び図４の回路の１８ビット形式のものの利点を
示すものである。曲線８２は、フルスケールのほぼ１０
００分の１の小さな信号振幅に対する百分率全高調波ひ
ずみ（ＴＨＤ）を示している。曲線８３は、それと同じ
小さな信号振幅についての図１の従来回路の百分率全高
調波ひずみを示している。これら曲線８２，８３は、本
発明の回路が、ほぼ１０を越えるオーバーサンプリング
・レシオに関し、小振幅信号に対する重要な利益を提供
するものであることを示している。
（Ａ）及び図４の回路の１８ビット形式のものの利点を
示すものである。曲線８２は、フルスケールのほぼ１０
００分の１の小さな信号振幅に対する百分率全高調波ひ
ずみ（ＴＨＤ）を示している。曲線８３は、それと同じ
小さな信号振幅についての図１の従来回路の百分率全高
調波ひずみを示している。これら曲線８２，８３は、本
発明の回路が、ほぼ１０を越えるオーバーサンプリング
・レシオに関し、小振幅信号に対する重要な利益を提供
するものであることを示している。
【００３２】フルスケール値のほぼ１０分の１の振幅を
有する上記より大きな出力の場合、曲線８４は、そのフ
ルスケール値のほぼ１０分の１の信号レベルに対する図
３（Ａ）の回路の全高調波ひずみを示し、そして曲線８
５は、それと同じ信号振幅に対する図１の従来回路の全
高調波ひずみを示している。曲線８４，８５は、本発明
が、フルスケール・レベルのおよそ１０分の１である信
号レベルに対して、ほぼ２０を越えるオーバーサンプリ
ング・レシオに対して著しい改善を与えている、という
ことを示している。
有する上記より大きな出力の場合、曲線８４は、そのフ
ルスケール値のほぼ１０分の１の信号レベルに対する図
３（Ａ）の回路の全高調波ひずみを示し、そして曲線８
５は、それと同じ信号振幅に対する図１の従来回路の全
高調波ひずみを示している。曲線８４，８５は、本発明
が、フルスケール・レベルのおよそ１０分の１である信
号レベルに対して、ほぼ２０を越えるオーバーサンプリ
ング・レシオに対して著しい改善を与えている、という
ことを示している。
【００３３】フルスケール値附近の振幅を有する大きな
出力信号の場合、曲線８６は、図３（Ａ）の回路の全高
調波ひずみを示し、曲線８７は、図１の従来回路につい
ての全高調波ひずみを示している。これらの２つの曲線
は、本発明が、ほぼ２０より大きいオーバーサンプリン
グ・レシオに対して重要な利益を提供するものであるこ
とを示している。
出力信号の場合、曲線８６は、図３（Ａ）の回路の全高
調波ひずみを示し、曲線８７は、図１の従来回路につい
ての全高調波ひずみを示している。これらの２つの曲線
は、本発明が、ほぼ２０より大きいオーバーサンプリン
グ・レシオに対して重要な利益を提供するものであるこ
とを示している。
【００３４】
【発明の効果】上述の本発明によれば、オーディオ分野
で使用可能な１８ビット・デジタル正弦波ＤＡＣにおい
て全高調波ひずみを十分低くすることができ、また、１
７メガヘルツのＣ1 クロックレートを使用する一方、図
１に示す従来回路よりもその複雑さが相当少なく安価な
クロック発生回路及び内部ＤＡＣ回路を使用することが
できる。
で使用可能な１８ビット・デジタル正弦波ＤＡＣにおい
て全高調波ひずみを十分低くすることができ、また、１
７メガヘルツのＣ1 クロックレートを使用する一方、図
１に示す従来回路よりもその複雑さが相当少なく安価な
クロック発生回路及び内部ＤＡＣ回路を使用することが
できる。
【図１】最も近い従来技術を示すブロック線図。
【図２】図１の回路の動作、並びに図３（Ａ）に示す本
発明の回路の動作を説明するのに有用なタイミング図。
発明の回路の動作を説明するのに有用なタイミング図。
【図３】（Ａ）は、本発明の補間式ＤＡＣの簡略図であ
り、（Ｂ）は、（Ａ）の補間式ＤＡＣの基本的な補間動
作を説明するのに有用な図である。
り、（Ｂ）は、（Ａ）の補間式ＤＡＣの基本的な補間動
作を説明するのに有用な図である。
【図４】本発明の好ましい実施例のブロック線図。
【図５】本発明のＤＡＣの利点を説明するのに有用なグ
ラフ。
ラフ。
１０，１０Ａ：補間式ＤＡＣ、１２：Ｒ1 レジスタ、１
３：出力、１４：２進アダー、１６：アキュムレータ・
レジスタ、１７：出力、１９：キャリー導体、２０：組
合せゲート、２２：２進アダー、２４：Ｒ2 レジスタ、
２５：出力、２８：Ｒ4 レジスタ、３０，３０Ａ：４ビ
ット＋１ビットＤＡＣ、３１：導体、３２：ローパス・
フィルタ、３３：アナログ出力導体、３６：温度補償形
電圧基準回路、３７〜４１：トランジスタ、４２〜４
６：抵抗器、５３〜５７：スイッチ、５０：廃棄電流導
体、５２：導体、５１：オペアンプ、５２：導体。
３：出力、１４：２進アダー、１６：アキュムレータ・
レジスタ、１７：出力、１９：キャリー導体、２０：組
合せゲート、２２：２進アダー、２４：Ｒ2 レジスタ、
２５：出力、２８：Ｒ4 レジスタ、３０，３０Ａ：４ビ
ット＋１ビットＤＡＣ、３１：導体、３２：ローパス・
フィルタ、３３：アナログ出力導体、３６：温度補償形
電圧基準回路、３７〜４１：トランジスタ、４２〜４
６：抵抗器、５３〜５７：スイッチ、５０：廃棄電流導
体、５２：導体、５１：オペアンプ、５２：導体。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成３年６月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項９】 デジタル／アナログ変換器を作動する作
動方法であって、 ａ）変化するデジタル入力ワードの最下位Ｘビット
（Ｌ）を第１のクロックレート（Ｃ2）でアダー（１
４）の第１群の入力（１３）へ供給する段階であって、
ＸとＹとは正の整数である、前記の段階と、 ｂ）前記アダーのＸ出力（１５）を、所望のオーバーサ
ンプリング・レシオに等しい係数だけ前記第１のクロッ
クレートより高速の第２のクロックレート（Ｃ 1）で、
レジスタにより、該デジタル／アナログ変換器の高調波
ひずみを減少させるためそのレジスタをリセットせず
に、前記アダーの第２群の入力へ印加する段階と、 ｃ）前記アダーが発生するキャリー信号（１９）をＹビ
ット＋１ビットデジタル／アナログ変換器（３０Ａ）の
１つの第１ビット入力へ印加する段階と、 ｄ）前記デジタル入力ワードの最上位Ｙビット（Ｍ）を
前記第１のクロックレートで前記Ｙビット＋１ビットデ
ジタル／アナログ変換器の最上位Ｙビット入力へ印加す
る段階であって、前記Ｙビット＋１ビットデジタル／ア
ナログ変換器の前記１ビットがその最上位Ｙビットの最
下位と同一の位のものである、前記の段階と、及び ｅ）前記Ｙビット＋１ビットデジタル／アナログ変換器
が発生する出力信号をフィルタする段階と、 より成る作動方法。
動方法であって、 ａ）変化するデジタル入力ワードの最下位Ｘビット
（Ｌ）を第１のクロックレート（Ｃ2）でアダー（１
４）の第１群の入力（１３）へ供給する段階であって、
ＸとＹとは正の整数である、前記の段階と、 ｂ）前記アダーのＸ出力（１５）を、所望のオーバーサ
ンプリング・レシオに等しい係数だけ前記第１のクロッ
クレートより高速の第２のクロックレート（Ｃ 1）で、
レジスタにより、該デジタル／アナログ変換器の高調波
ひずみを減少させるためそのレジスタをリセットせず
に、前記アダーの第２群の入力へ印加する段階と、 ｃ）前記アダーが発生するキャリー信号（１９）をＹビ
ット＋１ビットデジタル／アナログ変換器（３０Ａ）の
１つの第１ビット入力へ印加する段階と、 ｄ）前記デジタル入力ワードの最上位Ｙビット（Ｍ）を
前記第１のクロックレートで前記Ｙビット＋１ビットデ
ジタル／アナログ変換器の最上位Ｙビット入力へ印加す
る段階であって、前記Ｙビット＋１ビットデジタル／ア
ナログ変換器の前記１ビットがその最上位Ｙビットの最
下位と同一の位のものである、前記の段階と、及び ｅ）前記Ｙビット＋１ビットデジタル／アナログ変換器
が発生する出力信号をフィルタする段階と、 より成る作動方法。
【手続補正書】
【提出日】平成５年５月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項９】 デジタル／アナログ変換器を作動する作
動方法であって、 ａ）変化するデジタル入力ワードの最下位Ｘビット
（Ｌ）を第１のクロックレート（Ｃ2）でアダー（１
４）の第１群の入力（１３）へ供給する段階であって、
ＸとＹとは正の整数である、前記の段階と、 ｂ）前記アダーのＸ出力（１５）を、所望のオーバーサ
ンプリング・レシオに等しい係数だけ前記第１のクロッ
クレートより高速の第２のクロックレート（Ｃ1）で、
レジスタにより、該デジタル／アナログ変換器の高調波
ひずみを減少させるためそのレジスタをリセットせず
に、前記アダーの第２群の入力へ印加する段階と、 ｃ）前記アダーが発生するキャリー信号（１９）をＹビ
ット＋１ビットデジタル／アナログ変換器（３０Ａ）の
１つの第１ビット入力へ印加する段階と、 ｄ）前記デジタル入力ワードの最上位Ｙビット（Ｍ）を
前記第１のクロックレートで前記Ｙビット＋１ビットデ
ジタル／アナログ変換器の最上位Ｙビット入力へ印加す
る段階であって、前記Ｙビット＋１ビットデジタル／ア
ナログ変換器の前記１ビットがその最上位Ｙビットの最
下位と同一の位のものである、前記の段階と、及び ｅ）前記Ｙビット＋１ビットデジタル／アナログ変換器
が発生する出力信号をフィルタする段階と、 より成る作動方法。 ─────────────────────────────────────────────────────
動方法であって、 ａ）変化するデジタル入力ワードの最下位Ｘビット
（Ｌ）を第１のクロックレート（Ｃ2）でアダー（１
４）の第１群の入力（１３）へ供給する段階であって、
ＸとＹとは正の整数である、前記の段階と、 ｂ）前記アダーのＸ出力（１５）を、所望のオーバーサ
ンプリング・レシオに等しい係数だけ前記第１のクロッ
クレートより高速の第２のクロックレート（Ｃ1）で、
レジスタにより、該デジタル／アナログ変換器の高調波
ひずみを減少させるためそのレジスタをリセットせず
に、前記アダーの第２群の入力へ印加する段階と、 ｃ）前記アダーが発生するキャリー信号（１９）をＹビ
ット＋１ビットデジタル／アナログ変換器（３０Ａ）の
１つの第１ビット入力へ印加する段階と、 ｄ）前記デジタル入力ワードの最上位Ｙビット（Ｍ）を
前記第１のクロックレートで前記Ｙビット＋１ビットデ
ジタル／アナログ変換器の最上位Ｙビット入力へ印加す
る段階であって、前記Ｙビット＋１ビットデジタル／ア
ナログ変換器の前記１ビットがその最上位Ｙビットの最
下位と同一の位のものである、前記の段階と、及び ｅ）前記Ｙビット＋１ビットデジタル／アナログ変換器
が発生する出力信号をフィルタする段階と、 より成る作動方法。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図４】
【図３】
【図５】
Claims (9)
- 【請求項１】 補間式ＤＡＣであって、 ａ）デジタル入力ワードの最下位Ｘビット（Ｂ0 −
Ｂ3 ）を第１のクロックレート（Ｃ２）で受取る第１群
のＸ入力（１３）と、第２群のＸ入力（１７）と、Ｘ出
力（１５）と、キャリー出力（１９）とを有するアダー
（１４）と、 ｂ）Ｘ入力が前記アダーの前記Ｘ出力に接続すると共
に、Ｘ出力（１７）が前記アダーの前記第２群のＸ入力
に接続したレジスタ（１６）であって、所望のオーバー
サンプリング・レシオに等しい係数だけ前記第１のクロ
ックレートよりも高速の第２のクロックレート（Ｃ1 ）
で前記アダーの前記出力をラッチするようにクロックさ
れる、前記のレジスタ（１６）と、 ｃ）前記デジタル入力ワードの最上位Ｙビット（Ｂ4 −
Ｂ7 ）を前記第１のクロックレート（Ｃ2 ）で受取るＹ
入力を有したＹビット＋１ビットＤＡＣ（３０Ａ）であ
って、該Ｙビットの最下位（３８，４３）と同一の位の
１ビットを有し、該１ビットが前記アダーから前記キャ
リー出力を受取るように接続している。前記のＹビット
＋１ビットＤＡＣ（３０Ａ）と、 ｄ）該Ｙビット＋１ビットＤＡＣの出力に接続してお
り、前記デジタル入力ワードの値を表わすアナログ出力
を発生するローパス・フィルタ（３２）と、 を組合わせて成る補間式ＤＡＣ。 - 【請求項２】 Ｘが９に等しく、Ｙが９に等しい、請求
項１の補間式ＤＡＣ。 - 【請求項３】 前記所望のオーバーサンプリング・レシ
オが３８４である、請求項２の補間式ＤＡＣ。 - 【請求項４】 前記第２のクロックレートがほぼ１７メ
ガヘルツである、請求項３の補間式ＤＡＣ。 - 【請求項５】 前記Ｙビット＋１ビットＤＡＣが、 １）Ｙ個の２進重み付け電流源（３８，４３；３９，４
４；４０，４５；４１，４６）と、 ２）前記ローパス・フィルタの入力に結合した電流加算
導体（５０）と、 ３）前記デジタル入力ワードの前記最上位Ｙビットにそ
れぞれ応答して、前記Ｙ個の２進重み付け電流源を選択
的に前記電流加算導体に結合するＹ個の電流スイッチ
（５４〜５７）と、 ４）前記２進重み付け電流源の最下位の１つが供給する
電流に等しい電流を発生する１つの電流源（３７，４
２）と、 ５）前記キャリー出力に応答して、前記１つの電流源
（３７，４２）を前記電流加算導体に選択的に結合する
１つの電流スイッチ（５３）と、 を含む、請求項１の補間式ＤＡＣ。 - 【請求項６】 前記デジタル入力ワードの前記最下位Ｘ
ビットを受取るＸビット入力レジスタ（１２）を含み、
該レジスタ（１２）は、前記第１のクロックレートでク
ロックされて前記デジタル入力ワードの前記最下位Ｘビ
ットを前記アダーの前記第１群のＸ入力に供給する、請
求項５の補間式ＤＡＣ。 - 【請求項７】 前記デジタル入力ワードの前記最上位Ｙ
ビットを受取るＹビット入力レジスタ（２４）を含み、
該レジスタは、前記第１のクロックレートでクロックさ
れて前記デジタル入力ワードの前記最上位Ｙビットを前
記Ｙビット＋１ビットＤＡＣへ供給する、請求項６の補
間式ＤＡＣ。 - 【請求項８】 ＤＡＣであって、 ａ）アダーと、 ｂ）変化するデジタル入力ワードの最下位Ｘビットを第
１のクロックレートで前記アダーの第１群の入力へ供給
する手段と、 ｃ）前記アダーのＸ出力を第２群のアダー入力へ、所望
のオーバーサンプリング・レシオに等しい係数だけ前記
第１のクロックレートよりも高速な第２のクロックレー
トで印加する手段と、 ｄ）Ｙビット＋１ビットＤＡＣと、 ｅ）前記アダーが発生するキャリー信号を前記Ｙビット
＋１ビットＤＡＣへ印加する手段と、 ｆ）前記デジタル入力ワードの前記最上位Ｙビットを前
記第１のクロックレートで前記Ｙビット＋１ビットＤＡ
Ｃの最上位Ｙビット入力へ印加し、前記Ｙビット＋１ビ
ットＤＡＣの第１のビットがその最上位Ｙビットの最下
位と同一の位のものである、前記の手段と、 ｇ）前記Ｙビット＋１ビットＤＡＣが発生する出力信号
をフィルタする手段と、 の組合せより成るＤＡＣ。 - 【請求項９】 ＤＡＣを作動する作動方法であって、 ａ）変化するデジタル入力ワードの最下位Ｘビットを第
１のクロックレートでアダーの第１群入力へ供給する段
階と、 ｂ）前記アダーのＸ出力を所望のオーバーサンプリング
・レシオに等しい係数だけ前記第１のクロックレートよ
り高速の第２のクロックレートで第２群のアダー入力へ
印加する段階と、 ｃ）前記アダーが発生するキャリー信号をＹビット＋１
ビットＤＡＣの１つの第１ビット入力へ印加する段階
と、 ｄ）前記デジタル入力ワードの最上位Ｙビットを前記第
１のクロックレートで前記Ｙビット＋１ビットＤＡＣの
最上位Ｙビット入力へ印加し、前記Ｙビット＋１ビット
ＤＡＣの１つの第１のビットがその最上位Ｙビットの最
下位と同一の位のものである、前記の段階と、 ｅ）前記Ｙビット＋１ビットＤＡＣが発生する出力信号
をフィルタする段階と、 より成る作動方法。
Applications Claiming Priority (2)
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|---|---|---|---|
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Family Applications (1)
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012129849A (ja) * | 2010-12-16 | 2012-07-05 | Nec Network & Sensor Systems Ltd | デジタルアナログ変換装置およびその制御方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450578A (en) * | 1993-12-23 | 1995-09-12 | Unisys Corporation | Method and apparatus for automatically routing around faults within an interconnect system |
| JPH1084281A (ja) * | 1996-09-06 | 1998-03-31 | Nec Corp | Ｄａ変換装置 |
| US7183958B2 (en) * | 2004-09-08 | 2007-02-27 | M/A-Com, Eurotec B.V. | Sub-ranging digital to analog converter for radiofrequency amplification |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4006475A (en) * | 1973-12-04 | 1977-02-01 | Bell Telephone Laboratories, Incorporated | Digital-to-analog converter with digitally distributed amplitude supplement |
| JPS60100831A (ja) * | 1983-11-07 | 1985-06-04 | Sony Corp | デジタル・アナログ変換装置 |
| JPS6196832A (ja) * | 1984-10-18 | 1986-05-15 | Mitsubishi Electric Corp | Ｄ−ａ変換器 |
| JPS62266921A (ja) * | 1986-05-15 | 1987-11-19 | Nec Corp | Ｄａ変換回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3823396A (en) * | 1972-04-17 | 1974-07-09 | Electronics Processors Inc | Digital to analog converter incorporating multiple time division switching circuits |
| GB1580447A (en) * | 1976-12-01 | 1980-12-03 | Post Office | Code converters |
| JPS5493954A (en) * | 1978-01-06 | 1979-07-25 | Hitachi Ltd | Interpolating pcm decoder |
| JPS59163912A (ja) * | 1983-03-08 | 1984-09-17 | Toshiba Corp | Ｃ−ｒ型ｄａ変換器 |
| GB2144285B (en) * | 1983-07-29 | 1986-09-24 | Raymond Allan Belcher | Analague-to-digital and digital-to-analogue conversion |
| JPH0652872B2 (ja) * | 1983-12-21 | 1994-07-06 | 沖電気工業株式会社 | ディジタルアナログ変換器 |
| GB2157032A (en) * | 1984-04-06 | 1985-10-16 | Standard Telephones Cables Ltd | Digital parallel odder |
| US4593271A (en) * | 1985-01-16 | 1986-06-03 | At&T Bell Laboratories | Higher order interpolation for digital-to-analog conversion |
| JP2683705B2 (ja) * | 1988-10-27 | 1997-12-03 | ナカミチ株式会社 | ディジタル／アナログ変換装置 |
-
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- 1990-03-26 US US07/199,015 patent/US5101204A/en not_active Expired - Fee Related
-
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- 1991-03-14 GB GB9105423A patent/GB2243506B/en not_active Expired - Fee Related
- 1991-03-25 FR FR9103569A patent/FR2660130A1/fr not_active Withdrawn
- 1991-03-26 JP JP3062163A patent/JPH0774639A/ja active Pending
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- 1991-03-27 KR KR1019910004780A patent/KR950003288B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4006475A (en) * | 1973-12-04 | 1977-02-01 | Bell Telephone Laboratories, Incorporated | Digital-to-analog converter with digitally distributed amplitude supplement |
| JPS60100831A (ja) * | 1983-11-07 | 1985-06-04 | Sony Corp | デジタル・アナログ変換装置 |
| JPS6196832A (ja) * | 1984-10-18 | 1986-05-15 | Mitsubishi Electric Corp | Ｄ−ａ変換器 |
| JPS62266921A (ja) * | 1986-05-15 | 1987-11-19 | Nec Corp | Ｄａ変換回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012129849A (ja) * | 2010-12-16 | 2012-07-05 | Nec Network & Sensor Systems Ltd | デジタルアナログ変換装置およびその制御方法 |
Also Published As
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| GB2243506B (en) | 1994-02-02 |
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