JPS6326929B2 - - Google Patents
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- Publication number
- JPS6326929B2 JPS6326929B2 JP57132543A JP13254382A JPS6326929B2 JP S6326929 B2 JPS6326929 B2 JP S6326929B2 JP 57132543 A JP57132543 A JP 57132543A JP 13254382 A JP13254382 A JP 13254382A JP S6326929 B2 JPS6326929 B2 JP S6326929B2
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- JP
- Japan
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- digital
- analog
- signal
- partial
- signals
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- 238000010586 diagram Methods 0.000 description 7
- 238000012937 correction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はデイジタルアナログ変換器、特に所定
桁のデイジタル入力信号をアナログ出力信号に変
換する高速且つ高精度なデイジタルアナログ変換
器に関す。
桁のデイジタル入力信号をアナログ出力信号に変
換する高速且つ高精度なデイジタルアナログ変換
器に関す。
(b) 技術の背景
近年デイジタル通信、デイジタル信号処理等の
デイジタル技術が普及するに伴い、例えば電子計
算機で処理された精密な図形を出来るだけ速やか
に出力表示する如き利用分野が重視されつつあ
る。かかる分野では、高精度・高速、且つ経済的
なデイジタルアナログ変換器が必要となる。
デイジタル技術が普及するに伴い、例えば電子計
算機で処理された精密な図形を出来るだけ速やか
に出力表示する如き利用分野が重視されつつあ
る。かかる分野では、高精度・高速、且つ経済的
なデイジタルアナログ変換器が必要となる。
(c) 従来技術と問題点
第１図は従来あるデイジタルアナログ変換器の
一例を示す図である。第１図においては、２進10
桁のデイジタル入力信号ｄをアナログ出力信号ｉ
に変換するデイジタルアナログ変換器が示され
る。該デイジタルアナログ変換器には、基準電源
３から供給される電流を、デイジタル入力信号ｄ
の各桁に対応する比率29：28：……：20に配分
し、スイツチ２−０乃至２−９に伝達する電流源
４−０乃至４−９が設けられている。これら電流
源４−０乃至４−９は例えば抵抗結線網並びに定
電流回路等から構成される。スイツチ設定部１
は、端子Ｄ０乃至Ｄ９から入力されるデイジタル
入力信号ｄの内、論理値１の桁に対応するスイツ
チ２−ｘ（ｘは１乃至９の何れか）を端子Ｉ側に
設定し、論理値０の桁に対応するスイツチ２−ｘ
は端子側に設定する。その結果論理値１の桁に
対応する電流源４−ｘにより電流が加算されてア
ナログ出力信号ｉを形成し、端子Ｉから出力され
る。
一例を示す図である。第１図においては、２進10
桁のデイジタル入力信号ｄをアナログ出力信号ｉ
に変換するデイジタルアナログ変換器が示され
る。該デイジタルアナログ変換器には、基準電源
３から供給される電流を、デイジタル入力信号ｄ
の各桁に対応する比率29：28：……：20に配分
し、スイツチ２−０乃至２−９に伝達する電流源
４−０乃至４−９が設けられている。これら電流
源４−０乃至４−９は例えば抵抗結線網並びに定
電流回路等から構成される。スイツチ設定部１
は、端子Ｄ０乃至Ｄ９から入力されるデイジタル
入力信号ｄの内、論理値１の桁に対応するスイツ
チ２−ｘ（ｘは１乃至９の何れか）を端子Ｉ側に
設定し、論理値０の桁に対応するスイツチ２−ｘ
は端子側に設定する。その結果論理値１の桁に
対応する電流源４−ｘにより電流が加算されてア
ナログ出力信号ｉを形成し、端子Ｉから出力され
る。
以上の説明から明らかな如く、従来あるデイジ
タルアナログ変換器においては、入力されるデイ
ジタル入力信号ｄの全桁に対応する電流源４−０
乃至４−９を設け、論理値１の桁に対応する電流
を加算してアナログ出力信号ｉを作成していた。
その結果、例えば18桁のデイジタル入力信号ｄを
変換する高精度且つ高速のデイジタルアナログ変
換器においては、電流源４−０乃至４−１７にも
高精度の電流配分が要求される。各電流源４−０
乃至４−１７を個別部品で構成する場合には、各
部品の不整合を調整する為に微細な調整が必要と
なり、また集積回路により実現する場合には、ト
リミング、或いは回路的な工夫が必要となる。ま
た個別部品による場合には、高速なトランジスタ
等高価な部品を使用し、大電流を流しても、浮遊
容量の増加に起因して高速動作が困難となる。ま
た集積回路による場合には量産されないと割高に
なり、実用化が困難となる。
タルアナログ変換器においては、入力されるデイ
ジタル入力信号ｄの全桁に対応する電流源４−０
乃至４−９を設け、論理値１の桁に対応する電流
を加算してアナログ出力信号ｉを作成していた。
その結果、例えば18桁のデイジタル入力信号ｄを
変換する高精度且つ高速のデイジタルアナログ変
換器においては、電流源４−０乃至４−１７にも
高精度の電流配分が要求される。各電流源４−０
乃至４−１７を個別部品で構成する場合には、各
部品の不整合を調整する為に微細な調整が必要と
なり、また集積回路により実現する場合には、ト
リミング、或いは回路的な工夫が必要となる。ま
た個別部品による場合には、高速なトランジスタ
等高価な部品を使用し、大電流を流しても、浮遊
容量の増加に起因して高速動作が困難となる。ま
た集積回路による場合には量産されないと割高に
なり、実用化が困難となる。
(d) 発明の目的
本発明の目的は、前述の如き従来あるデイジタ
ルアナログ変換器の欠点を除去し、高精度且つ高
速のデイジタルアナログ変換器を経済的に実現す
ることに在る。
ルアナログ変換器の欠点を除去し、高精度且つ高
速のデイジタルアナログ変換器を経済的に実現す
ることに在る。
(e) 発明の構成
この目的は、所定桁のデイジタル入力信号をア
ナログ出力信号に変換するデイジタルアナログ変
換器において、前記所定桁数未満の桁数のデイジ
タル信号をアナログ信号に変換する複数の副デイ
ジタルアナログ変換器を設け、前記デイジタル入
力信号の全桁を隣接した該副デイジタルアナログ
変換器の各境界において少なくも１桁以上が重複
する如く部分デイジタル信号に分割して前記各副
デイジタルアナログ変換器に入力し、該各副デイ
ジタルアナログ変換器から出力される部分アナロ
グ信号に、対応する部分デイジタル信号に相当す
る重み付けをして加算することにより前記アナロ
グ出力信号を作成し、且つ該デイジタル入力信号
とアナログ出力信号との関係に直線性を維持せし
める如く、前記各部分デイジタル信号を補正する
ことにより達成される。
ナログ出力信号に変換するデイジタルアナログ変
換器において、前記所定桁数未満の桁数のデイジ
タル信号をアナログ信号に変換する複数の副デイ
ジタルアナログ変換器を設け、前記デイジタル入
力信号の全桁を隣接した該副デイジタルアナログ
変換器の各境界において少なくも１桁以上が重複
する如く部分デイジタル信号に分割して前記各副
デイジタルアナログ変換器に入力し、該各副デイ
ジタルアナログ変換器から出力される部分アナロ
グ信号に、対応する部分デイジタル信号に相当す
る重み付けをして加算することにより前記アナロ
グ出力信号を作成し、且つ該デイジタル入力信号
とアナログ出力信号との関係に直線性を維持せし
める如く、前記各部分デイジタル信号を補正する
ことにより達成される。
(f) 発明の実施例
以下、本発明の一実施例を図面により説明す
る。第２図は本発明の一実施例によるデイジタル
アナログ変換器を示す図であり、第３図は第２図
における部分デイジタル信号の一例を示す図であ
り、第４図は第２図における部分アナログ信号の
一例を示す図である。なお、全図を通じて同一符
号は同一対象物を示す。第２図においては、２進
18桁のデイジタル入力信号ｄをアナログ出力信号
ｉに変換するデイジタルアナログ変換器が示され
る。該デイジタルアナログ変換器は、３個の副デ
イジタルアナログ変換器５，６および７と、符号
変換部８とを具備している。各副デイジタルアナ
ログ変換器５，６および７は、何れも例えば第１
図に示されると同様の構成を有する汎用のデイジ
タルアナログ変換器であり、副デイジタルアナロ
グ変換器５は端子Ｄ０乃至Ｄ９から入力される２
進10桁のデイジタル信号をアナログ信号に変換し
て端子Ｉから出力する。同様に副デイジタルアナ
ログ変換器６および７も、それぞれ端子Ｄ０乃至
Ｄ７から入力される２進８桁のデイジタル信号を
アナログ信号に変換して端子Ｉから出力する。ま
た符号変換部８は、端子Ｄ０乃至Ｄ１７から入力
されるデイジタル入力信号ｄの各桁を第３図に示
す如く分割して、部分デイジタル信号ｄ５，ｄ６
およびｄ７を作成し、それぞれ副デイジタルアナ
ログ変換器５，６および７の端子Ｄ０乃至Ｄ９ま
たは端子Ｄ０乃至Ｄ７に伝達する。第３図におい
ては、部分デイジタル信号ｄ５はデイジタル入力
信号ｄの第８乃至第17桁に、部分デイジタル信号
ｄ６は同じく第３桁乃至第10桁に、部分デイジタ
ル信号ｄ７は同じく第０桁乃至第７桁にそれぞれ
対応する。従つてデイジタル入力信号ｄの第８乃
至第10桁は部分デイジタル信号ｄ５およびｄ６に
重複して対応し、またデイジタル入力信号ｄの第
３桁乃至第７桁は部分デイジタル信号ｄ６および
ｄ７に重複して対応する。各副デイジタルアナロ
グ変換器５，６および７は、前述と同様の原理に
より入力された各部分デイジタル信号ｄ５，ｄ６
およびｄ７を、それぞれ部分アナログ信号ｉ５，
ｉ６およびｉ７に変換して出力する。部分アナロ
グ信号ｉ６には抵抗Ｒ１およびＲ２により、また
部分アナログ信号ｉ７には抵抗Ｒ３およびＲ４に
より、それぞれ重み付けが行われた後、部分アナ
ログ信号ｉ５と加算されてアナログ出力信号ｉが
作成され、端子Ｉから出力される。該重み付け
は、各対応する部分デイジタル信号ｄ６およびｄ
７の部分デイジタル信号ｄ５に対応するデイジタ
ル入力信号ｄ内の桁位置により定められる。第３
図に示される如く、部分デイジタル信号ｄ６およ
びｄ７の最大桁は、部分デイジタル信号ｄ５の最
大桁に比し、それぞれ７桁および10桁低位に在
る。従つて抵抗Ｒ１およびＲ２による部分アナロ
グ信号ｉ６に対する重みは１／128に設定され、
また抵抗Ｒ３およびＲ４による部分アナログ信号
ｉ７に対する重みは１／1024に設定される。斯く
して得られるアナログ出力信号ｉを観察し、デイ
ジタル入力信号ｄとの関係が直線的となる如く、
符号変換部８において各部分デイジタル信号ｄ
５，ｄ６およびｄ７に補正を加える。次に補正原
理を第４図に基づき説明する。なお第４図におい
ては、便宜上部分アナログ信号ｉ５および重み付
けされた後のｉ６のみが示され、部分アナログ信
号ｉ７は省略されている。部分デイジタル信号ｄ
５は、デイジタル入力信号da，dbおよびdcにお
いて最小桁が１ビツト宛増加し、副デイジタルア
ナログ変換器５から出力される部分アナログ信号
ｉ５はそれぞれia，ibおよびicとなる。なおic−
ibは理論値Δiと等しくなるが、ib−iaは副デイジ
タルアナログ変換器５の許容誤差内の偏差Δi＋
Δi′を有する。その結果、副デイジタルアナログ
変換器６が部分デイジタル信号ｄ６と部分アナロ
グ信号ｉ６との間に略直線的な関係を有していて
も、デイジタル入力信号ｄがdaからdbを経由し
てdcに変化した場合に、アナログ出力信号ｉは
直線的には変化しない。かかる欠点を除去する為
に、デイジタル入力信号daおよびdb間において
は、副デイジタルアナログ変換器６に入力する部
分デイジタル信号ｄ６に部分アナログ信号ｉ６が
Δi′だけ増加してｉ６′となる如き補正を符号変換
部８に施す。なお部分デイジタル信号ｄ５と重複
した桁（デイジタル入力信号ｄの第８乃至第10
桁）は、かかる補正の可能範囲を拡張するに有効
である。以上により、デイジタル入力信号dbに
おけるアナログ出力信号ｉの非直線性は補正され
る。
る。第２図は本発明の一実施例によるデイジタル
アナログ変換器を示す図であり、第３図は第２図
における部分デイジタル信号の一例を示す図であ
り、第４図は第２図における部分アナログ信号の
一例を示す図である。なお、全図を通じて同一符
号は同一対象物を示す。第２図においては、２進
18桁のデイジタル入力信号ｄをアナログ出力信号
ｉに変換するデイジタルアナログ変換器が示され
る。該デイジタルアナログ変換器は、３個の副デ
イジタルアナログ変換器５，６および７と、符号
変換部８とを具備している。各副デイジタルアナ
ログ変換器５，６および７は、何れも例えば第１
図に示されると同様の構成を有する汎用のデイジ
タルアナログ変換器であり、副デイジタルアナロ
グ変換器５は端子Ｄ０乃至Ｄ９から入力される２
進10桁のデイジタル信号をアナログ信号に変換し
て端子Ｉから出力する。同様に副デイジタルアナ
ログ変換器６および７も、それぞれ端子Ｄ０乃至
Ｄ７から入力される２進８桁のデイジタル信号を
アナログ信号に変換して端子Ｉから出力する。ま
た符号変換部８は、端子Ｄ０乃至Ｄ１７から入力
されるデイジタル入力信号ｄの各桁を第３図に示
す如く分割して、部分デイジタル信号ｄ５，ｄ６
およびｄ７を作成し、それぞれ副デイジタルアナ
ログ変換器５，６および７の端子Ｄ０乃至Ｄ９ま
たは端子Ｄ０乃至Ｄ７に伝達する。第３図におい
ては、部分デイジタル信号ｄ５はデイジタル入力
信号ｄの第８乃至第17桁に、部分デイジタル信号
ｄ６は同じく第３桁乃至第10桁に、部分デイジタ
ル信号ｄ７は同じく第０桁乃至第７桁にそれぞれ
対応する。従つてデイジタル入力信号ｄの第８乃
至第10桁は部分デイジタル信号ｄ５およびｄ６に
重複して対応し、またデイジタル入力信号ｄの第
３桁乃至第７桁は部分デイジタル信号ｄ６および
ｄ７に重複して対応する。各副デイジタルアナロ
グ変換器５，６および７は、前述と同様の原理に
より入力された各部分デイジタル信号ｄ５，ｄ６
およびｄ７を、それぞれ部分アナログ信号ｉ５，
ｉ６およびｉ７に変換して出力する。部分アナロ
グ信号ｉ６には抵抗Ｒ１およびＲ２により、また
部分アナログ信号ｉ７には抵抗Ｒ３およびＲ４に
より、それぞれ重み付けが行われた後、部分アナ
ログ信号ｉ５と加算されてアナログ出力信号ｉが
作成され、端子Ｉから出力される。該重み付け
は、各対応する部分デイジタル信号ｄ６およびｄ
７の部分デイジタル信号ｄ５に対応するデイジタ
ル入力信号ｄ内の桁位置により定められる。第３
図に示される如く、部分デイジタル信号ｄ６およ
びｄ７の最大桁は、部分デイジタル信号ｄ５の最
大桁に比し、それぞれ７桁および10桁低位に在
る。従つて抵抗Ｒ１およびＲ２による部分アナロ
グ信号ｉ６に対する重みは１／128に設定され、
また抵抗Ｒ３およびＲ４による部分アナログ信号
ｉ７に対する重みは１／1024に設定される。斯く
して得られるアナログ出力信号ｉを観察し、デイ
ジタル入力信号ｄとの関係が直線的となる如く、
符号変換部８において各部分デイジタル信号ｄ
５，ｄ６およびｄ７に補正を加える。次に補正原
理を第４図に基づき説明する。なお第４図におい
ては、便宜上部分アナログ信号ｉ５および重み付
けされた後のｉ６のみが示され、部分アナログ信
号ｉ７は省略されている。部分デイジタル信号ｄ
５は、デイジタル入力信号da，dbおよびdcにお
いて最小桁が１ビツト宛増加し、副デイジタルア
ナログ変換器５から出力される部分アナログ信号
ｉ５はそれぞれia，ibおよびicとなる。なおic−
ibは理論値Δiと等しくなるが、ib−iaは副デイジ
タルアナログ変換器５の許容誤差内の偏差Δi＋
Δi′を有する。その結果、副デイジタルアナログ
変換器６が部分デイジタル信号ｄ６と部分アナロ
グ信号ｉ６との間に略直線的な関係を有していて
も、デイジタル入力信号ｄがdaからdbを経由し
てdcに変化した場合に、アナログ出力信号ｉは
直線的には変化しない。かかる欠点を除去する為
に、デイジタル入力信号daおよびdb間において
は、副デイジタルアナログ変換器６に入力する部
分デイジタル信号ｄ６に部分アナログ信号ｉ６が
Δi′だけ増加してｉ６′となる如き補正を符号変換
部８に施す。なお部分デイジタル信号ｄ５と重複
した桁（デイジタル入力信号ｄの第８乃至第10
桁）は、かかる補正の可能範囲を拡張するに有効
である。以上により、デイジタル入力信号dbに
おけるアナログ出力信号ｉの非直線性は補正され
る。
以上の説明から明らかな如く、本実施例によれ
ば、２進18桁のデイジタル入力信号ｄをアナログ
出力信号ｉに変換するデイジタルアナログ変換器
が、汎用の副デイジタルアナログ変換器５（10
桁）、６および７（何れも８桁）により構成され
る為、前述の如き技術的並びに経済的問題は解決
される。
ば、２進18桁のデイジタル入力信号ｄをアナログ
出力信号ｉに変換するデイジタルアナログ変換器
が、汎用の副デイジタルアナログ変換器５（10
桁）、６および７（何れも８桁）により構成され
る為、前述の如き技術的並びに経済的問題は解決
される。
なお、第２図乃至第４図はあく迄本発明の一実
施例に過ぎず、例えば部分デイジタル信号ｄ５，
ｄ６，ｄ７およびデイジタル入力信号ｄの桁数は
図示されるものに限定されることは無く、他の任
意の桁数の場合にも本発明の効果は変らない。ま
たデイジタルアナログ変換器は図示される３個の
副デイジタルアナログ変換器５，６および７によ
り構成されるものに限定されることは無く、他の
幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変らない。
施例に過ぎず、例えば部分デイジタル信号ｄ５，
ｄ６，ｄ７およびデイジタル入力信号ｄの桁数は
図示されるものに限定されることは無く、他の任
意の桁数の場合にも本発明の効果は変らない。ま
たデイジタルアナログ変換器は図示される３個の
副デイジタルアナログ変換器５，６および７によ
り構成されるものに限定されることは無く、他の
幾多の変形が考慮されるが、何れの場合にも本発
明の効果は変らない。
(g) 発明の効果
以上、本発明によれば、低精度且つ高速の汎用
デイジタルアナログ変換器を副デイジタルアナロ
グ変換器として使用することにより、高精度且つ
高速のデイジタルアナログ変換器が経済的に実現
することが可能となる。
デイジタルアナログ変換器を副デイジタルアナロ
グ変換器として使用することにより、高精度且つ
高速のデイジタルアナログ変換器が経済的に実現
することが可能となる。
第１図は従来あるデイジタルアナログ変換器の
一例を示す図、第２図は本発明の一実施例による
デイジタルアナログ変換器を示す図、第３図は第
２図における部分デイジタル信号の一例を示す
図、第４図は第２図における部分アナログ信号の
一例を示す図である。 図において、１はスイツチ設定部、２−０乃至
２−９はスイツチ、３は基準電源、４−０乃至４
−９は電流源、５乃至７は副デイジタルアナログ
変換器、８は符号変換部、Ｄ０乃至Ｄ１７および
Ｉは端子、ｄ，da，dbおよびdcはデイジタル入
力信号、ｉ，ia，ibおよびicはアナログ出力信
号、ｄ５，ｄ６およびｄ７は部分デイジタル信
号、ｉ５，ｉ６およびｉ７は部分アナログ信号、
ΔiおよびΔi′はアナログ出力信号の差、を示す。
一例を示す図、第２図は本発明の一実施例による
デイジタルアナログ変換器を示す図、第３図は第
２図における部分デイジタル信号の一例を示す
図、第４図は第２図における部分アナログ信号の
一例を示す図である。 図において、１はスイツチ設定部、２−０乃至
２−９はスイツチ、３は基準電源、４−０乃至４
−９は電流源、５乃至７は副デイジタルアナログ
変換器、８は符号変換部、Ｄ０乃至Ｄ１７および
Ｉは端子、ｄ，da，dbおよびdcはデイジタル入
力信号、ｉ，ia，ibおよびicはアナログ出力信
号、ｄ５，ｄ６およびｄ７は部分デイジタル信
号、ｉ５，ｉ６およびｉ７は部分アナログ信号、
ΔiおよびΔi′はアナログ出力信号の差、を示す。
Claims (1)
- 【特許請求の範囲】 １ Ｎビツトのデイジタル入力信号をアナログ出
力信号に変換するデイジタルアナログ変換器にお
いて、 該デイジタル信号を上位ビツトから順にＮビツ
ト未満の部分デイジタル信号に分割するととも
に、各部分デイジタル信号は、隣接する部分デイ
ジタル信号と少なくとも１ビツトが重複するよう
に選択され、前記各部分デイジタル信号をそれぞ
れアナログ信号に変換する複数の副デイジタルア
ナログ変換器を設け、 各副デイジタルアナログ変換器から出力される
部分アナログ信号に、対応する部分デイジタル信
号相当の重み付を施した後、それぞれの部分アナ
ログ信号を加算することにより、前記デイジタル
信号に対応したアナログ信号を作成し、 且つ該デイジタル入力信号とアナログ入力信号
とが線形関係となるように、前記各部分デイジタ
ル信号を補正することを特徴とするデイジタルア
ナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13254382A JPS5923622A (ja) | 1982-07-29 | 1982-07-29 | デイジタルアナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13254382A JPS5923622A (ja) | 1982-07-29 | 1982-07-29 | デイジタルアナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5923622A JPS5923622A (ja) | 1984-02-07 |
| JPS6326929B2 true JPS6326929B2 (ja) | 1988-06-01 |
Family
ID=15083735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13254382A Granted JPS5923622A (ja) | 1982-07-29 | 1982-07-29 | デイジタルアナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923622A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003150115A (ja) * | 2001-08-29 | 2003-05-23 | Seiko Epson Corp | 電流生成回路、半導体集積回路、電気光学装置および電子機器 |
| KR100670137B1 (ko) * | 2004-10-08 | 2007-01-16 | 삼성에스디아이 주식회사 | 디지털/아날로그 컨버터와 이를 이용한 표시 장치 및 그표시 패널과 구동 방법 |
| KR100658619B1 (ko) | 2004-10-08 | 2006-12-15 | 삼성에스디아이 주식회사 | 디지털/아날로그 컨버터와 이를 이용한 표시 장치 및 그표시 패널과 구동 방법 |
| KR100688803B1 (ko) * | 2004-11-23 | 2007-03-02 | 삼성에스디아이 주식회사 | 전류 범위 제어회로, 데이터 구동부 및 발광 표시장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132967A (en) * | 1977-04-26 | 1978-11-20 | Nippon Telegr & Teleph Corp <Ntt> | Da converter |
-
1982
- 1982-07-29 JP JP13254382A patent/JPS5923622A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132967A (en) * | 1977-04-26 | 1978-11-20 | Nippon Telegr & Teleph Corp <Ntt> | Da converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5923622A (ja) | 1984-02-07 |
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