JP2774126B2 - 電流源回路 - Google Patents
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- 238000010586 diagram Methods 0.000 description 6
- 230000002411 adverse Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
- H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
- H03M1/0643—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the spatial domain
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
- H01L27/0211—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique adapted for requirements of temperature
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、Ｎ≧１としたＮ個の互いにほぼ等しい電流
を発生するＮ個の電流源を具え、これらＮ個の電流源が
全体でＮ×Ｍ個の互いにほぼ等しい電流源トランジスタ
を有している電流源回路に関するものである。
を発生するＮ個の電流源を具え、これらＮ個の電流源が
全体でＮ×Ｍ個の互いにほぼ等しい電流源トランジスタ
を有している電流源回路に関するものである。
（従来の技術） このような電流源回路は、電流源トランジスタの電流
を、デジタル入力符号によって制御されるスイッチを介
して加算点に供給するか或いはこれら電流を電源端子に
導くようにすることにより、デジタル−アナログ変換器
を実現することができる。この場合、加算点に生じる電
流はデジタル入力符号に相当する出力信号を構成する。
このような変換器では、デジタル入力符号の各増大時に
１個の電流源が回路中に接続される。従って、この変換
器は入力符号の範囲全体に亘って単調性である。
を、デジタル入力符号によって制御されるスイッチを介
して加算点に供給するか或いはこれら電流を電源端子に
導くようにすることにより、デジタル−アナログ変換器
を実現することができる。この場合、加算点に生じる電
流はデジタル入力符号に相当する出力信号を構成する。
このような変換器では、デジタル入力符号の各増大時に
１個の電流源が回路中に接続される。従って、この変換
器は入力符号の範囲全体に亘って単調性である。
この種類の変換器は、高い分解能を得るためにはこの
ような変換器を殆ど実現しえない程度に多数の電流源お
よびスイッチを必要とする。例えば10ビットデジタル−
アナログ変換器に対しては、約1024個の電流源が必要と
なる。
ような変換器を殆ど実現しえない程度に多数の電流源お
よびスイッチを必要とする。例えば10ビットデジタル−
アナログ変換器に対しては、約1024個の電流源が必要と
なる。
電流源の個数を制限して高分解能を達成するために
は、しばしば複数の電流源のうちの１つの電流源の電流
を例えば二進電流分割器により分割することにより最下
位からのビットを実現している。例えば、10ビット変換
器は８個の互いに等しい電流源を以って構成でき、この
場合７個の電流源の電流は最上位から３ビットを形成す
るのに用いられ、残りの電流源の電流は最下位から７ビ
ットを形成する二進電流分割器に供給される。このよう
な変換器における単調性誤差を無くすためには、変換器
の３ビット部の各電流源の電流を変換器の７ビット部の
和電流に少なくとも等しくする必要がある。しかし、２
つの電流源間の相対電流偏移は集積回路上でのこれら電
流源間の距離が増大すると増大する。従って、電流を二
進電流分割器に供給する電流源と更に離れた距離の位置
にある電流源との間の電流偏移は単調性誤差が生じる程
度に大きくなるおそれがある。このような誤差を無くす
ために、固定の電流を二進電流分割器に供給する代わり
に、回路中に接続すべき最後の電流源の次に位置する３
ビット部からの電流源の電流をこの二進電流分割器に供
給することが知られている。この原理に基づいたデジタ
ル−アナログ変換器は技術論文集“1985 IEEE ISSCC"の
第32〜34頁に記載されており既知である。
は、しばしば複数の電流源のうちの１つの電流源の電流
を例えば二進電流分割器により分割することにより最下
位からのビットを実現している。例えば、10ビット変換
器は８個の互いに等しい電流源を以って構成でき、この
場合７個の電流源の電流は最上位から３ビットを形成す
るのに用いられ、残りの電流源の電流は最下位から７ビ
ットを形成する二進電流分割器に供給される。このよう
な変換器における単調性誤差を無くすためには、変換器
の３ビット部の各電流源の電流を変換器の７ビット部の
和電流に少なくとも等しくする必要がある。しかし、２
つの電流源間の相対電流偏移は集積回路上でのこれら電
流源間の距離が増大すると増大する。従って、電流を二
進電流分割器に供給する電流源と更に離れた距離の位置
にある電流源との間の電流偏移は単調性誤差が生じる程
度に大きくなるおそれがある。このような誤差を無くす
ために、固定の電流を二進電流分割器に供給する代わり
に、回路中に接続すべき最後の電流源の次に位置する３
ビット部からの電流源の電流をこの二進電流分割器に供
給することが知られている。この原理に基づいたデジタ
ル−アナログ変換器は技術論文集“1985 IEEE ISSCC"の
第32〜34頁に記載されており既知である。
（発明が解決しようとする課題） しかし、このようなデジタル−アナログ変換器には、
３ビット部からの電流源の電流を切換えるために三路ス
イッチの複雑なスイッチング回路網を必要とするという
欠点がある。
３ビット部からの電流源の電流を切換えるために三路ス
イッチの複雑なスイッチング回路網を必要とするという
欠点がある。
本発明の目的は、互いに正確に等しい多数の電流を発
生する電流源回路を提供せんとするにある。
生する電流源回路を提供せんとするにある。
（課題を解決するための手段） 本発明は、Ｎ≧１としたＮ個の互いにほぼ等しい電流
を発生するＮ個の電流源を具え、これらＮ個の電流源が
全体でＮ×Ｍ個の互いにほぼ等しい電流源トランジスタ
を有している電流源回路において、前記の電流源トラン
ジスタがＲ行およびＫ列のマトリックス要素を有するマ
トリックスに配置され、各マトリックス要素がＬ個の電
流源トランジスタを有し、従ってＮ×Ｍ＝Ｒ×Ｋ×Ｌと
なっており、各行が各電流源のM/（Ｒ×Ｌ）個のマトリ
ックス要素を有し、各列が各電流源のM/（Ｋ×Ｌ）個の
マトリックス要素を有し、この各電流源のマトリックス
要素間の距離は、この各電流源と関連するすべてのマト
リックス要素の面積中心がマトリックスのほぼ中心に位
置するようにできるだけほぼ最大の距離となっているこ
とを特徴とする。
を発生するＮ個の電流源を具え、これらＮ個の電流源が
全体でＮ×Ｍ個の互いにほぼ等しい電流源トランジスタ
を有している電流源回路において、前記の電流源トラン
ジスタがＲ行およびＫ列のマトリックス要素を有するマ
トリックスに配置され、各マトリックス要素がＬ個の電
流源トランジスタを有し、従ってＮ×Ｍ＝Ｒ×Ｋ×Ｌと
なっており、各行が各電流源のM/（Ｒ×Ｌ）個のマトリ
ックス要素を有し、各列が各電流源のM/（Ｋ×Ｌ）個の
マトリックス要素を有し、この各電流源のマトリックス
要素間の距離は、この各電流源と関連するすべてのマト
リックス要素の面積中心がマトリックスのほぼ中心に位
置するようにできるだけほぼ最大の距離となっているこ
とを特徴とする。
各電流源と関連するマトリックス要素を集積回路の表
面領域に亘ってできるだけ均等に配分し、これらマトリ
ックス要素の相対距離をできるだけ大きくすることによ
り、温度、ドーピング濃度および酸化物の厚さの勾配や
変化のようなあらゆる種類の勾配や変化が電流源の電流
の相対比に及ぼす影響ができるだけ多く抑止される。
面領域に亘ってできるだけ均等に配分し、これらマトリ
ックス要素の相対距離をできるだけ大きくすることによ
り、温度、ドーピング濃度および酸化物の厚さの勾配や
変化のようなあらゆる種類の勾配や変化が電流源の電流
の相対比に及ぼす影響ができるだけ多く抑止される。
電流源トランジスタと中心との間の距離を電流源の強
度が増大するにつれて増大せしめるようにトランジスタ
をマトリックスに配置して成る二進電流源回路は米国特
許第3,995,304号明細書に記載されており既知である。
しかし、この電流源回路は、各電流源トランジスタが本
発明による電流源回路におけるように並列配置された複
数のトランジスタを以って構成されている電流源回路で
はない。更に、この米国特許明細書に記載された電流源
回路では、直線的な温度勾配による悪影響のみが減少さ
れ、すべての種類の非直線勾配および変化による悪影響
が抑止されない。
度が増大するにつれて増大せしめるようにトランジスタ
をマトリックスに配置して成る二進電流源回路は米国特
許第3,995,304号明細書に記載されており既知である。
しかし、この電流源回路は、各電流源トランジスタが本
発明による電流源回路におけるように並列配置された複
数のトランジスタを以って構成されている電流源回路で
はない。更に、この米国特許明細書に記載された電流源
回路では、直線的な温度勾配による悪影響のみが減少さ
れ、すべての種類の非直線勾配および変化による悪影響
が抑止されない。
電流源の均等性が大きくなる為、本発明による電流源
回路をデジタル−アナログ変換器に用いた場合に単調性
誤差が発生するおそれが著しく減少する。
回路をデジタル−アナログ変換器に用いた場合に単調性
誤差が発生するおそれが著しく減少する。
（実施例） 以下図面につき本発明を説明する。
第１図は本発明にぉる電流源回路の第１の基本回路図
である。この電流源回路はトランジスタＴ1〜Ｔ10によ
り線図的に示す10個のほぼ同一の電流源を有する。トラ
ンジスタＴ1〜Ｔ10の各々は並列配置した複数個のトラ
ンジスタを以って構成されている。これらトランジスタ
のベースは相互接続され、これらトランジスタのエミッ
タは入力電流Ｉinが供給される共通点に接続されてい
る。この入力電流ＩinはトランジスタＴ1〜Ｔ10により1
0個の互いにほぼ等しい電流Ｉin/10に分割され、これら
電流が電流源回路の出力電流を構成する。
である。この電流源回路はトランジスタＴ1〜Ｔ10によ
り線図的に示す10個のほぼ同一の電流源を有する。トラ
ンジスタＴ1〜Ｔ10の各々は並列配置した複数個のトラ
ンジスタを以って構成されている。これらトランジスタ
のベースは相互接続され、これらトランジスタのエミッ
タは入力電流Ｉinが供給される共通点に接続されてい
る。この入力電流ＩinはトランジスタＴ1〜Ｔ10により1
0個の互いにほぼ等しい電流Ｉin/10に分割され、これら
電流が電流源回路の出力電流を構成する。
第２図は本発明による電流源回路の第２の基本回路図
を示している。この第２図においては第１図と同じ素子
に第１図と同じ符号を付してある。トランジスタＴ1〜
Ｔ10の共通ベースには例えばトランジスタＴ0により実
現しうる固定電圧が与えられる。このトランジスタＴ0
のベース−エミッタ接合はトランジスタＴ1〜Ｔ10のベ
ース−エミッタ接合に並列に配置され、このトランジス
タＴ0のコレクタは基準電流源Ｉrefに接続されていると
ともに増幅器２によりこのトランジスタＴ0のベースに
結合されている。増幅器２は、トランジスタＴ0のコレ
クタ電流が電流Ｉrefに正確に等しくなるようにこのト
ランジスタＴ0のベースを制御する。トランジスタＴ1〜
Ｔ10のコレクタ電流の各々はこの電流Ｉrefの倍数とな
り、この倍数はトランジスタＴ1〜Ｔ10の各々の合計の
エミッタ表面積と、トランジスタＴ0のエミッタ表面積
との比によって決定される。
を示している。この第２図においては第１図と同じ素子
に第１図と同じ符号を付してある。トランジスタＴ1〜
Ｔ10の共通ベースには例えばトランジスタＴ0により実
現しうる固定電圧が与えられる。このトランジスタＴ0
のベース−エミッタ接合はトランジスタＴ1〜Ｔ10のベ
ース−エミッタ接合に並列に配置され、このトランジス
タＴ0のコレクタは基準電流源Ｉrefに接続されていると
ともに増幅器２によりこのトランジスタＴ0のベースに
結合されている。増幅器２は、トランジスタＴ0のコレ
クタ電流が電流Ｉrefに正確に等しくなるようにこのト
ランジスタＴ0のベースを制御する。トランジスタＴ1〜
Ｔ10のコレクタ電流の各々はこの電流Ｉrefの倍数とな
り、この倍数はトランジスタＴ1〜Ｔ10の各々の合計の
エミッタ表面積と、トランジスタＴ0のエミッタ表面積
との比によって決定される。
第３図は、第２図に示す電流源回路を有するデジタル
−アナログ（Ｄ−Ａ）変換器の一例を線図的に示す。こ
の変換器は10ビットＤ−Ａ変換器である。最上位から３
ビットの電流が第２図に示す構造を有する電流源回路40
により生ぜしめられる。この電流源回路40は８個の互い
にほぼ等しい電流を生じる。８個の二路スイッチ（図面
を簡単とするために図示せず）を以って構成されたスイ
ッチング回路網50はデジタル入力符号に応じて７個の電
流を加算点80或いは正電源端子に供給し、１つの電流を
回路60に供給し、この回路60は最下位から７つのビット
に対する電流を生じる電流供給回路である。二路スイッ
チは例えば差動対を以って構成し、電流源回路の電流が
これら差動対のテール電流を形成する。この回路60は例
えば二進電流分割器を以って構成し、この電流分割器の
電流を二路スイッチ（図面を簡単とするために図示せ
ず）を有するスイッチング回路網70によりデジタル入力
符号に依存して加算点80或いは正電源端子に供給するよ
うにしうる。加算点80に生じる合計の出力電流Ｉoutは
線図的に示す電流−電圧変換器90により出力電圧Ｖout
に変換しうる。
−アナログ（Ｄ−Ａ）変換器の一例を線図的に示す。こ
の変換器は10ビットＤ−Ａ変換器である。最上位から３
ビットの電流が第２図に示す構造を有する電流源回路40
により生ぜしめられる。この電流源回路40は８個の互い
にほぼ等しい電流を生じる。８個の二路スイッチ（図面
を簡単とするために図示せず）を以って構成されたスイ
ッチング回路網50はデジタル入力符号に応じて７個の電
流を加算点80或いは正電源端子に供給し、１つの電流を
回路60に供給し、この回路60は最下位から７つのビット
に対する電流を生じる電流供給回路である。二路スイッ
チは例えば差動対を以って構成し、電流源回路の電流が
これら差動対のテール電流を形成する。この回路60は例
えば二進電流分割器を以って構成し、この電流分割器の
電流を二路スイッチ（図面を簡単とするために図示せ
ず）を有するスイッチング回路網70によりデジタル入力
符号に依存して加算点80或いは正電源端子に供給するよ
うにしうる。加算点80に生じる合計の出力電流Ｉoutは
線図的に示す電流−電圧変換器90により出力電圧Ｖout
に変換しうる。
回路60は二進電流分割器を以って構成しうるばかりで
なく、これに供給される電流を入力符号の最下位からの
ビットに比例する期間の間加算点に供給する回路を以っ
て構成することもできる。
なく、これに供給される電流を入力符号の最下位からの
ビットに比例する期間の間加算点に供給する回路を以っ
て構成することもできる。
本例では、10ビットのデジタル入力ワードをデータレ
ジスタ10の入力端20に直列的に供給する。最下位から７
つのビットがスイッチング回路網70を直接制御する。最
上位から３ビットはまず最初にデコーダ30に供給され、
このデコーダがスイッチング回路網50の７個のスイッチ
に対するスイッチング信号を生じる。
ジスタ10の入力端20に直列的に供給する。最下位から７
つのビットがスイッチング回路網70を直接制御する。最
上位から３ビットはまず最初にデコーダ30に供給され、
このデコーダがスイッチング回路網50の７個のスイッチ
に対するスイッチング信号を生じる。
７ビット部の最大実効出力電流はこれに供給される電
流の127/128部である。変換器が単調性を保つようにす
る必要がある場合には、３ビット部の７つの電流の各々
が７ビット部に供給される電流から1/128部よりも少な
い量だけ偏移するようにすることもできる。
流の127/128部である。変換器が単調性を保つようにす
る必要がある場合には、３ビット部の７つの電流の各々
が７ビット部に供給される電流から1/128部よりも少な
い量だけ偏移するようにすることもできる。
これを実現するために、各電流源トランジスタが、所
定の方法でマトリックスに配置された複数の並列配置ト
ランジスタを有するようにする。この配置の原理を、各
電流源が16個の並列配置トランジスタから成る８個の電
流源を具える電流源回路につき以下に説明する。この配
置を第４図に示してあるも、所定の電流源と関連するト
ランジスタの相互接続ラインは図面を簡単にするために
図示していない。全部で128個のトランジスタが16行お
よび８列のマトリックスに配置されており、各行が各電
流源の１個のトランジスタを有し、各列が各電流源の２
個のトランジスタを有している。各電流源と関連するす
べてのトランジスタに同じ順番数を付してある。各電流
源と関連する各２つのトランジスタ間の相対距離はでき
るだけ大きく選択する。更に、各電流源のすべてのトラ
ンジスタの面積中心がマトリックスのほぼ中心に位置す
るようにトランジスタを配置する。
定の方法でマトリックスに配置された複数の並列配置ト
ランジスタを有するようにする。この配置の原理を、各
電流源が16個の並列配置トランジスタから成る８個の電
流源を具える電流源回路につき以下に説明する。この配
置を第４図に示してあるも、所定の電流源と関連するト
ランジスタの相互接続ラインは図面を簡単にするために
図示していない。全部で128個のトランジスタが16行お
よび８列のマトリックスに配置されており、各行が各電
流源の１個のトランジスタを有し、各列が各電流源の２
個のトランジスタを有している。各電流源と関連するす
べてのトランジスタに同じ順番数を付してある。各電流
源と関連する各２つのトランジスタ間の相対距離はでき
るだけ大きく選択する。更に、各電流源のすべてのトラ
ンジスタの面積中心がマトリックスのほぼ中心に位置す
るようにトランジスタを配置する。
マトリックスをうずめる際、例えば次のような処置を
行うことができる。第１列で第１電流源１と関連する２
つのトランジスタをそれぞれ第１行および第９行に配置
する。次に、第１電流源１の次のトランジスタ対を第２
列の第５および第13行に、従って第１列におけるトラン
ジスタから可能な最大距離の位置に配置する。次に第１
電流源１の他の２つのトランジスタを第３列の第３およ
び第11行に配置する。これらトランジスタは原理的には
第７および第15行に配置することもできることに注意す
べきである。この場合後続の列におけるトランジスタの
配置を上記の配置に適合させる必要がある。次に第４列
のトランジスタを第７および第15行に配置する。これら
トランジスタも他のトランジスタから可能な最大距離に
ある。第７行におけるトランジスタは第３列における第
１電流源と関連するトランジスタ間のほぼ半分の位置に
ある。上述したのと同様にして第１電流源の他のトラン
ジスタを他の列に配置する。第４図から明らかなよう
に、第１電流源１のすべてのトランジスタの面積中心は
マトリックスのほぼ中心に位置する。他の電流源のトラ
ンジスタも同様に配置するものであり、この配置は第１
列における順番数に応じた配置から出発して簡単に明ら
かとなる。これらの電流源と関連するトランジスタの面
積中心もほぼマトリックスの中心に位置する。
行うことができる。第１列で第１電流源１と関連する２
つのトランジスタをそれぞれ第１行および第９行に配置
する。次に、第１電流源１の次のトランジスタ対を第２
列の第５および第13行に、従って第１列におけるトラン
ジスタから可能な最大距離の位置に配置する。次に第１
電流源１の他の２つのトランジスタを第３列の第３およ
び第11行に配置する。これらトランジスタは原理的には
第７および第15行に配置することもできることに注意す
べきである。この場合後続の列におけるトランジスタの
配置を上記の配置に適合させる必要がある。次に第４列
のトランジスタを第７および第15行に配置する。これら
トランジスタも他のトランジスタから可能な最大距離に
ある。第７行におけるトランジスタは第３列における第
１電流源と関連するトランジスタ間のほぼ半分の位置に
ある。上述したのと同様にして第１電流源の他のトラン
ジスタを他の列に配置する。第４図から明らかなよう
に、第１電流源１のすべてのトランジスタの面積中心は
マトリックスのほぼ中心に位置する。他の電流源のトラ
ンジスタも同様に配置するものであり、この配置は第１
列における順番数に応じた配置から出発して簡単に明ら
かとなる。これらの電流源と関連するトランジスタの面
積中心もほぼマトリックスの中心に位置する。
図示の原理は更に多数の電流源にも容易に拡張しう
る。１つの電流源当りのトランジスタの個数が極めて多
い場合には、マトリックスの各要素が１つの電流源の複
数個のトランジスタを有し、この１つの電流源と関連す
るトランジスタの相互接続の複雑性を制限するようにす
ることができる。
る。１つの電流源当りのトランジスタの個数が極めて多
い場合には、マトリックスの各要素が１つの電流源の複
数個のトランジスタを有し、この１つの電流源と関連す
るトランジスタの相互接続の複雑性を制限するようにす
ることができる。
電流源トランジスタの上述した分布によれば、各電流
源は集積回路の表面領域に亘ってできるだけ均等に配分
された電流源トランジスタから成る。従って、集積回路
の表面領域全体に亘って生じる温度勾配や変化、ドーピ
ング濃度勾配や変化、酸化物の厚さの勾配や変化のよう
なあらゆる種類の勾配や変化が複数の電流源に亘ってで
きるだけ均等に配分される。従って、複数の電流源がよ
り一層正確に互いに等しくなる。
源は集積回路の表面領域に亘ってできるだけ均等に配分
された電流源トランジスタから成る。従って、集積回路
の表面領域全体に亘って生じる温度勾配や変化、ドーピ
ング濃度勾配や変化、酸化物の厚さの勾配や変化のよう
なあらゆる種類の勾配や変化が複数の電流源に亘ってで
きるだけ均等に配分される。従って、複数の電流源がよ
り一層正確に互いに等しくなる。
トランジスタを集積回路の表面領域に亘って上述した
ように分布させることにより、相対的な電流偏移を1 0/
00よりも少なくした電流源回路を製造しうるということ
を確かめた。この精度によれば、このような電流源回路
をデジタル−アナログ変換器に用いた場合に単調性誤差
が生じるのが防止される。
ように分布させることにより、相対的な電流偏移を1 0/
00よりも少なくした電流源回路を製造しうるということ
を確かめた。この精度によれば、このような電流源回路
をデジタル−アナログ変換器に用いた場合に単調性誤差
が生じるのが防止される。
本発明はバイポーラトランジスタを有する電流源回路
およびユニポーラトランジスタを有する電流源回路の双
方に用いることができる。最上位からのビットに対する
リニア電流源回路および最下位からのビットに対する二
進電流源回路の代わりに、リニア電流源回路を排他的に
有するデジタル−アナログ変換器を実現しうることも銘
記すべきである。
およびユニポーラトランジスタを有する電流源回路の双
方に用いることができる。最上位からのビットに対する
リニア電流源回路および最下位からのビットに対する二
進電流源回路の代わりに、リニア電流源回路を排他的に
有するデジタル−アナログ変換器を実現しうることも銘
記すべきである。
【図面の簡単な説明】 第１図は、本発明による電流源回路の第１の基本回路を
示す回路図、 第２図は、本発明による電流源回路の第２の基本回路を
示す回路図、 第３図は、本発明による電流源回路を有するデジタル−
アナログ変換器を示すブロック線図、 第４図は、本発明による電流源回路のトランジスタの、
集積回路の表面領域上での配置を示す説明図である。 ２……増幅器、10……データレジスタ 30……デコーダ、40……電流源回路 50,70……スイッチング回路網 60……電流供給回路、80……加算点 90……電流−電圧変換器
示す回路図、 第２図は、本発明による電流源回路の第２の基本回路を
示す回路図、 第３図は、本発明による電流源回路を有するデジタル−
アナログ変換器を示すブロック線図、 第４図は、本発明による電流源回路のトランジスタの、
集積回路の表面領域上での配置を示す説明図である。 ２……増幅器、10……データレジスタ 30……デコーダ、40……電流源回路 50,70……スイッチング回路網 60……電流供給回路、80……加算点 90……電流−電圧変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディルク・ウォーテル・ヨハネス・ヘル ネフェルド オランダ国 5621 ベーアー アインド ーフェン フルーネバウツウェッハ１ (56)参考文献 特開 昭62−292023（ＪＰ，Ａ) 米国特許3995304（ＵＳ，Ａ) 欧州公開74860（ＥＰ，Ａ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/88
Claims (2)
- 【請求項１】Ｎ≧１としたＮ個の互いにほぼ等しい電流
を発生するＮ個の電流源を具え、これらＮ個の電流源が
全体でＮ×Ｍ個の互いにほぼ等しい電流源トランジスタ
を有している電流源回路において、前記の電流源トラン
ジスタがＲ行およびＫ列のマトリックス要素を有するマ
トリックスに配置され、各マトリックス要素がＬ個の電
流源トランジスタを有し、従ってＮ×Ｍ＝Ｒ×Ｋ×Ｌと
なっており、各行が各電流源のM/（Ｒ×Ｌ）個のマトリ
ックス要素を有し、各列が各電流源のM/（Ｋ×Ｌ）個の
マトリックス要素を有し、この各電流源のマトリックス
要素間の距離は、この各電流源と関連するすべてのマト
リックス要素の面積中心がマトリックスのほぼ中心に位
置するようにできるだけほぼ最大の距離となっているこ
とを特徴とする電流源回路。 - 【請求項２】デジタル入力信号をアナログ出力信号に変
換するデジタル−アナログ変換器であって、このデジタ
ル−アナログ変換器は、デジタル入力信号のビット群を
変換するための、Ｎ個の互いにほぼ等しい電流を発生す
る電流源回路（40）と、この電流源回路（40）から受け
る選択した電流をビット群に応答して加算するためにこ
の電流源回路（40）を加算点（80）に選択的に結合する
スイッチング回路網（50）と、デジタル信号を受ける入
力手段（10,20）と、前記スイッチング回路網（50）の
動作をビット群に応じて制御する制御手段（30）とを具
えている当該デジタル−アナログ変換器において、 前記電流源回路が請求項１に記載の電流源回路であるこ
とを特徴とするデジタル−アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8800370 | 1988-02-16 | ||
| NL8800370 | 1988-02-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01245718A JPH01245718A (ja) | 1989-09-29 |
| JP2774126B2 true JP2774126B2 (ja) | 1998-07-09 |
Family
ID=19851787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031245A Expired - Lifetime JP2774126B2 (ja) | 1988-02-16 | 1989-02-13 | 電流源回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4864215A (ja) |
| EP (1) | EP0332240B1 (ja) |
| JP (1) | JP2774126B2 (ja) |
| KR (1) | KR970007354B1 (ja) |
| DE (1) | DE68911716T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8803627D0 (en) * | 1988-02-17 | 1988-03-16 | Data Conversion Systems Ltd | Digital to analogue converter |
| US4967140A (en) * | 1988-09-12 | 1990-10-30 | U.S. Philips Corporation | Current-source arrangement |
| JP2597712B2 (ja) * | 1989-05-22 | 1997-04-09 | 株式会社東芝 | ディジタル・アナログ変換器 |
| US5036322A (en) * | 1989-06-02 | 1991-07-30 | Analog Devices, Inc. | Digital-to-analog converters with improved linearity |
| JPH0775322B2 (ja) * | 1990-02-22 | 1995-08-09 | 富士通株式会社 | 半導体集積回路装置 |
| US5257039A (en) * | 1991-09-23 | 1993-10-26 | Eastman Kodak Company | Non-impact printhead and driver circuit for use therewith |
| US5760726A (en) * | 1996-08-23 | 1998-06-02 | Motorola, Inc. | Digital-to-analog converter with dynamic matching and bit splitting |
| US5949362A (en) * | 1997-08-22 | 1999-09-07 | Harris Corporation | Digital-to-analog converter including current cell matrix with enhanced linearity and associated methods |
| US6118398A (en) * | 1998-09-08 | 2000-09-12 | Intersil Corporation | Digital-to-analog converter including current sources operable in a predetermined sequence and associated methods |
| JP3725001B2 (ja) * | 2000-03-28 | 2005-12-07 | 株式会社東芝 | 選択回路、ｄ／ａ変換器及びａ／ｄ変換器 |
| JP3528958B2 (ja) * | 2000-06-28 | 2004-05-24 | 松下電器産業株式会社 | 電流加算型ｄａ変換器 |
| US7252964B2 (en) * | 2001-06-12 | 2007-08-07 | Institut De Recherche Pour Le Developpement (I.R.D.) | Isolated carotenoid biosynthesis gene cluster involved in canthaxanthin production and applications thereof |
| US6664909B1 (en) * | 2001-08-13 | 2003-12-16 | Impinj, Inc. | Method and apparatus for trimming high-resolution digital-to-analog converter |
| US6909389B1 (en) | 2002-06-14 | 2005-06-21 | Impinj, Inc. | Method and apparatus for calibration of an array of scaled electronic circuit elements |
| US6937178B1 (en) * | 2003-05-15 | 2005-08-30 | Linear Technology Corporation | Gradient insensitive split-core digital to analog converter |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3995304A (en) * | 1972-01-10 | 1976-11-30 | Teledyne, Inc. | D/A bit switch |
| JPS56153832A (en) * | 1980-04-30 | 1981-11-28 | Nec Corp | Digital to analog converter |
| NL8003948A (nl) * | 1980-07-09 | 1982-02-01 | Philips Nv | Digitaal-analoog omzetter. |
| CA1203318A (en) * | 1981-09-16 | 1986-04-15 | Brooktree Corporation | Apparatus for converting data between analog and digital values |
| US4587477A (en) * | 1984-05-18 | 1986-05-06 | Hewlett-Packard Company | Binary scaled current array source for digital to analog converters |
| NL8500086A (nl) * | 1985-01-16 | 1986-08-18 | Philips Nv | Digitaal-analoog omzetter. |
| US4701636A (en) * | 1986-05-29 | 1987-10-20 | National Semiconductor Corporation | Programming voltage control circuit for programmable array logic device |
-
1988
- 1988-05-12 US US07/193,382 patent/US4864215A/en not_active Expired - Fee Related
-
1989
- 1989-02-10 DE DE68911716T patent/DE68911716T2/de not_active Expired - Fee Related
- 1989-02-10 EP EP89200306A patent/EP0332240B1/en not_active Expired - Lifetime
- 1989-02-13 KR KR1019890001618A patent/KR970007354B1/ko not_active IP Right Cessation
- 1989-02-13 JP JP1031245A patent/JP2774126B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68911716D1 (de) | 1994-02-10 |
| US4864215A (en) | 1989-09-05 |
| JPH01245718A (ja) | 1989-09-29 |
| KR900013726A (ko) | 1990-09-06 |
| EP0332240A1 (en) | 1989-09-13 |
| DE68911716T2 (de) | 1994-06-30 |
| EP0332240B1 (en) | 1993-12-29 |
| KR970007354B1 (ko) | 1997-05-07 |
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