KR970007354B1 - 전류원 장치 및 디지탈-아날로그 변환기 - Google Patents

전류원 장치 및 디지탈-아날로그 변환기 Download PDF

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Abstract

내용없음.

Description

전류원 장치 및 디지탈-아날로그 변환기
제 1 도는 본 발명에 따른 전류원 장치의 제1기본 회로도.
제 2 도는 본 발명에 따른 전류원 장치의 제2기본 회로도.
제 3 도는 본 발명에 따른 전류원 장치를 구비한 디지탈-아날로그 변환기의 회로도.
제 4 도는 본 발명에 따른 전류원 장치에서 집적 회로의 표면 영역상에 트랜지스터의 배열을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
2 : 증폭기 l0 : 데이타 레지스터
30 : 디코더 40,60 : 전류원 장치
50,70 : 스위칭 네트워크 80 : 합산 포인트
90 : 전류-전압 변환기
본 발명은 N개의 실질적으로 동일한 전류를 발생시키기 위한 N개의 전류원(N≥1)을 구비하는 전류원장치에 관한 것으로서, 상기 전류원은 (N×M)개의 실질적으로 동일한 전류원 트랜지스터를 구비한다. 본 발명은 또한 상기 전류원 장치를 구비한 디지탈-아날로그 변환기에도 관련된다.
상기 전류원 장치는 디지탈 입력 코드에 의해 제어되는 스위치를 거쳐서 전류원 트랜지스터의 전류를 합산 포인트에 인가하거나 또는 상기 전류를 전력 공급 터미날로 들어가게 함으로서 디지탈-아날로그 변환기의 실현 가능성을 제공한다.
합산 포인트에서 발생하는 전류는 이제 디지탈 입력 코드에 대응하는 출력 신호를 구성한다. 상기 변환기에서 전류원은 디지탈 입력 코드의 증가에 따라 회로에 연결된다. 그러므로, 변환기는 입력 코드의 범위에서 단조성이 된다.
상기한 종류의 변환기는 고 분석도를 달성하기 위해 많은 수의 전류원 및 스위치를 필요로 하므로 상기 변환기는 실현하기가 매우 어렵다. 예컨대, 10비트 디지탈-아날로그 변환기에는 대략 1024개의 전류원이요구된다.
제한된 수의 전류원을 가지고 고 분석도를 달성하기 위해서, 최소 유효 비트는 종종 예컨대 2진 전류 분할기를 사용하여 전류원중 하나의 전류를 분할함으로서 실현된다. 예를들어, 10비트 변환기는 8개의 동일한 전류원으로 구성될 수 있는데, 여기서 7개 전류원의 전류는 3개의 최대 유효 비트를 형성하는데 사응되며 나머지 전류원의 전류는 7개의 최소 유효 비트를 형성하도록 2진 전류 분할기에 인가된다.
상기 변환기에서 단조성 에러를 방지하기 위해서, 변환기의 3비트 부분의 전류원 각각의 전류는 최소한 변환기의 7비트 부분의 전류합과 동일하여야 한다. 그런데, 두 전류원 사이의 상호 편차는 직접 회로상에서 상기 전류원 사이의 거리가 증가할수록 증가한다. 따라서, 원거리에서 위치한 전류원 및 2진 전류 분할기에 인가되는 전류를 가진 전류원 사이의 편차는 단조성 에러가 발생할 정도로 커질 수 있다. 상기 에러를 방지하기 위해, 2진 전류 분할기에 고정 전류를 인가하는 대신에, 회로에 가장 늦게 접속된 전류원 다음에 위치한 3비트 부분으로부터의 전류원의 전류가 상기 분할기에 인가된다. 상기 원리에 근거한 디지탈-아날로그 변환기가 1985년 IEEE ISSCC 기술 논문집(Digest of Technical Papers 1985 IEEE ISSCC) 페이지 32내지 34에 공지되어 있다.
상기 변환기의 결점은 3비트 부분으로부터의 전류원의 전류를 스위칭하기 위해서 3로 스위치의 복잡한 스위칭 네트워크가 요구된다는 것이다.
그러므로 본 발명의 목적은 정확하게 일치하는 다수의 전류를 발생시키기 위한 전류원 장치를 제공하는것이다. 본 발명에 따르면, 서두에서 언급한 종류의 전류원 장치는 L개의 전류원 트랜지스터를 각각 구비하는 매트릭스로 된 소자의 R행 및 K열을 가지는 매트릭스 형태로 전류원 트랜지스터가 배열되며 여기서 N×M=R×K×L이 되며 각각의 행은 각각의 전류원의 M(R×L) 매트릭스로 된 소자를 포함하고 각각의 열은 M/(K×L) 매트릭스로 된 소자를 포함하며 주어진 전류원과 연관된 모든 매트릭스 소자의 중심은 실질적으로 매트릭스의 중앙에 위치하는 식으로 상기 전류원의 매트릭스 소자 사이에서 실질적으로 가능한 최대 거리를 갖는 것을 특징으로 한다.
전류원의 전류들의 상호 비율에 대한 온도, 도핑 농도, 산화물 두께 경사 등가 같은 모든 종류의 경사 및 변화의 영향은 전류원과 연관된 매트릭스 성분을 집적 회로의 표면 영역상에 가능한한 최대 상호 거리를 가지며 가능한한 골고루 분배함으로서 가능한한 억제된다.
전류원의 세기가 증가함에 따라 전류원 트랜지스터와 중앙부 사이의 거리가 증가하는 식의 매트릭스 형태로 트랜지스터가 배열된 2진 전류원 장치는 미합중국 특허 제3,995,304호에 공지되어 있음을 주목하라. 그런데, 상기 장치는 본 발명에 다른 장치에서와 같이 각각의 전류원 트랜지스터가 다수의 병렬 배열된 트랜지스터로 구성된 전류원 장치는 아니다. 더군다나, 상기 특허에 설명된 장치에서는, 선형 온도 경사의 유해한 영향만이 감소되며 모든 종류의 비 선형 경사 및 변화의 유해한 영향은 억제되지 않는다.
전류원의 높은 동질성에 따라서, 단조성 에러 발생의 위험은 디지탈 아날로그 변환기에서 본 발명에 따른 전류원 장치를 사용할 때 상당히 감소된다.
본 발명은 이제 첨부도면을 참고로 하여 상세히 설명되겠다.
제 1 도는 본 발명에 따른 전류원 장치의 제1기본 회로도이다. 상기 장치는 트랜지스터 T1내지 T10,로 도시된 약 10개의 실질적으로 동일한 전류원을 구비한다. 각각의 트랜지스터 T1내지 T10는 복수의 병렬 배열된 트랜지스터로 구성된다. 트랜지스터의 베이스들은 상호 연결되며 에미터들은 입력 전류 Iin가 인가되는 공통 포인트에 연결된다. 상기 입력 전류 Iin는 트랜지스터 T1내지 T10에 의해 10개의 실질적으로 동일한 전류 Iin/10로 분할되어 장치의 출력 전류를 이룬다.
제 2 도는 본 발명에 따른 전류원 장치의 제2기본 회로도이며 여기서 제 1 도와 동일한 성분에는 동일한 참조번호가 주어졌다. 트랜지스터 T1내지 T10의 공통 베이스는 예컨대 트랜지스터 T0에 의해 실현될 수 있는 고정 전압을 운반하는데, 트랜지스터 T0의 베이스-에미터 접합은 트랜지스터 T1내지 T10의 베이스-에미터 접합과 병렬로 배열퇴며 콜랙터는 증폭기(2)를 통해 그 베이스 및 기준 전류원 Iref에 연결된다. 증폭기(2)는 트랜지스터 T0의 베이스를 그 콜렉터 전류가 전류 Iref와 정확히 일치하도록 제어한다. 트랜지스터 T1내지 T10의 콜랙터는 상기 전류 Inef의 배수가 되며 상기 배수는 트랜지스터 T1내지 T10각각의 전체 에미터 표면과 트랜지스터 T10의 에미터 표면 사이의 비율로 결정된다.
제 3 도는 제 2 도에 도시된 전류원 장치를 구비한 디지탈-아날로그 변환기의 한가지 가능한 실시예를 도시한다. 이것은 l0비트 D/A 변환기이다. 3개의 최대 유효 비트의 전류는 제 2 도에 도시된 구조를 가지며 8개의 실질적으로 동일한 전류를 공급하는 전류원 장치(40)에 의해 공급된다. 디지탈 입력 코드에 따라서, 7개의 전류는 합산 포인트(80)에 인가되거나 또는 간략하게 하기 위해 도시되지는 않은 8개의 2로 스위치로구성된 스위칭 네트워크(50)를 통해 양 전력 공급 터미날로 들어가며, 전류 하나는 7개의 최소 유효 비트용전류를 공급하는 장치(60)에 인가된다. 2로 스위치는, 예컨대, 차동쌍으로 구성되며, 전류원 장치의 전류는 상기 차동쌍의 테일 전류를 형성한다. 장치(60)는 예컨대, 2진 전류 분할기로 구성되며, 분할기의 전류는 디지탈 입력 코드에 따라서, 합선 포트(80)에 인가되거나 또는 간략하게 하기 위해 도시되지 않은 2로 스위치를 구비한 스위칭 네트워크(70)에 의해 양 전력 공급 터미날로 들어간다. 합산 포인트에서 발생하는 전체출력 전류 Iout는 도식적으로 도시된 전류-전압 변환기(90)에 의해 출력 전압 Vout으로 변환될 수 있다.
장치(60)는 2진 전류 분할기에 의해 구성될 뿐만 아니라 인가된 전류를 입력 코드의 최소 유효 비트에 비례하는 주기동안 합산 포인트에 인가하는 창치에 의해서도 구성된다는 점에 주목하라.
상기 실시예에서, l0비트 디지탈 입력 워드는 데이타 레지스터(10)의 입력에 직렬로 인가된다. 7개의 최소 유효 비트는 스위칭 네트워크(70)를 직접적으로 제어한다. 3개의 최대 유효 비트는 스위칭 네트워크(50)의 7개의 스위칭 신호를 구동하는 디코더(30)에 먼저 인가된다.
7비트 부분의 최대 유효 출력 전류는 거기로 인가된 전류의 127/128 부분이 된다. 변환기가 단조성으로 남아있으려면, 3비트 부분의 7개의 전류 각각은 7비트 부분에 인가된 전류로부터 1/128 부분 이하로 벗어나야 한다.
상기한 비를 실현하기 위해, 각각의 전류원 트랜지스터는 주어진 방식에 따라 매트릭스로 배열된 복수의 병렬 배열된 트랜지스터를 구비한다. 상기 배열의 원리는 16개의 병렬 배열된 트랜지스터로 각각 구성된 8개의 전류원을 구비하는 전류원 장치를 참고로 하여 설명하겠다. 그 배열은 제 4 도에 도시되어 있는데 여기서 주어진 전류원과 연관된 트랜지스터의 상호 결합은 간략하게 하기 위해 도시하지 않았다. 총 128개의 트랜지스터가 16행 및 8열의 매트릭스로 배열되어 있으며, 각각의 행은 하나의 트랜지스터를 각각의 열은 전류원의 2개의 트랜지스터를 구비한다.
한 전류원과 연관된 모든 트랜지스터들은 동일한 서수를 갖는다. 한 전류원과 연관된 두개의 트랜지스터 사이의 상호 거리는 가능한한 넓게 선택된다. 또한, 주어진 전류원과 연관된 모든 트랜지스터의 중심은 실질적으로 매트릭스의 중앙에 위치하는 식으로 트랜지스터들은 배열된다.
매트릭스를 채울때, 예를들어 하기의 절차로 수행된다.
첫번째 열에서 전류원(1)과 연관된 두개의 트랜지스터는 각각 제1 및 제9행에 위치한다. 뒤이어 전류원(1)의 다음번 트랜지스터쌍은 제2열에서 제5 및 제13행에 위치하며, 따라서 제1열의 트랜지스터부터 가능한 최대 거리를 갖는다. 전류원(1)의 트랜지스터 두개는 제3열의 제3행 및 제11행에 위치한다.
상기 트랜지스터는 원리상으로 제8행 및 제15행에 위치할 수도 있음을 알 수 있다. 트랜지스터의 배열은 후속 열에서 상기 위치에 배열된다. 제4열의 트랜지스터들은 제7 및 제15행에 위치하며 여기서 상기 트랜지스터 열은 다른 트랜지스터로부터 가능한 최대 거리를 갖는다. 제7행에 트랜지스터는 제3열의 제1전류원과 연관된 트랜지스터의 사실상 중간에 위치한다. 동일한 방식에 따라 제1전류원의 트랜지스터는 다른 열에 배열된다.
도면에 명백히 도시된 바와같이, 전류원(1)의 모든 트랜지스터의 중심은 실질적으로 매트릭스의 중앙에 위치한다. 다른 전류원의 트랜지스터들은 제1열에서 서수에 따른 배열로 시작되는 간단명료한 동일한 방식에 따라 배열된다. 상기 전류원과 연관된 트랜지스터들의 중심도 역시 사실상 매트릭스의 중앙에 위치한다.
설명된 원리는 많은 수의 전류원에 대해서 손쉽게 확장될 수 있다. 전류원 당 매우 많은 수의 트랜지스터가 있는 경우에, 매트릭스 성분 각각은 주어진 전류원과 연관된 트랜지스터의 상호 결합의 복잡성을 제한하도록 다수의 전류원 트랜지스터를 포함한다.
설명된 전류원 트랜지스터의 분배에 기인하여 각각의 전류원은 집적 회로의 표면 영역상에 가능한한 고르게 분배된 전류원 트랜지스터로부터 구성된다. 따라서, 집적 회로의 표면 영역에서 발생하는 온도, 도핑농도, 산화물 두께 경사 및 변화 등과 같은 경사 및 변화는 전류원상에 가능한한 고르게 분배된다. 따라서 전류원들은 더욱 정확히 서로 일치한다.
설명된 집접 회로의 표면 영역상의 트랜지스터 분배는 1 o/oo 이하의 상호 전류 편향을 갖는 전류원 장치가 제조될 수 있음을 보장한다. 디지탈-아날로그 변환기에서 상기 전류원 장치를 사용할때 상기한 정확도를 가지면 단조성 에러의 발생은 방지된다.
본 발명은 바이폴라 트랜저스터를 구비한 전류원 장치 및 유니폴라 트랜지스터를 구비한 전류원 장치 모두에 대해 이용된다. 최대 유효 비트용으로 선형 전류원 장치를 사용하고 최소 유효 비트용으로 2진 전류원 장치를 사용하는 대신에 선형 전류원 장치만을 구비한 디지탈-아날로그 변환기가 실현될 수 있다는 점에도 주목하라.

Claims (2)

  1. N개의 실질적으로 동일한 전류를 발생시키기 위한 N개의 전류원(N≥1)을 구비하며, 상기 전류원(n×M)개의 실질적으로 등일한 전류원 트랜지스터를 구비하는 전류원 장치에 있어서, 전류원 트랜지스터 R행 및 K열의 매트릭스로 된 소자를 구비하는 매트릭스 형태로 배열되며 각각의 매트릭스 소자는 N×M=R×K×L이 되도록 L개의 전류원 트랜지스터를 포함하며, 각각의 행은 전류원 각각의 M/(R×L)개의 매트릭스소자를 포함하고 각각의 열은 전류원 각각의 M/(K×D개의 매트릭스 소자를 포함하며, 소정의 전류원과 연관된 모든 매트릭스 소자의 중심이 실질적으로 매트릭스 중앙에 위치하는 식으로 상기 전류원의 메트릭스 소자 사이에 실질적으로 가능한한 최대 거리를 갖는 것을 특징으로 하는 전류원 장치.
  2. N비트 디지탈 입력 신호중 M 비트를 변환하도록 M개의 실질적으로 동일한 전류를 발생시키는 전류원 장치를 구비하며 (M≤N), N 비트 디지탈 입력 신호를 아날로그 출력 신호로 변환하는 디지탈-아날로그 변환기에 있어서, 제 1 항에 청구된 바와같은 전류원 장치를 구비하는 것을 특징으로 하는 디지탈-아날로그 변환기.
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