JPH0775322B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0775322B2 JPH0775322B2 JP2043648A JP4364890A JPH0775322B2 JP H0775322 B2 JPH0775322 B2 JP H0775322B2 JP 2043648 A JP2043648 A JP 2043648A JP 4364890 A JP4364890 A JP 4364890A JP H0775322 B2 JPH0775322 B2 JP H0775322B2
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術（第8,第９図） 発明が解決しようとする課題（第10図） 課題を解決するための手段（第1,第２図） 作用 実施例 （ｉ）第１の実施例の説明（第3,第４図） （ii）第２の実施例の説明（第５〜第７図） 発明の効果 〔概 要〕 半導体集積回路装置、特に一つの半導体チップに集積配
置される複数のD/Aコンバータ素子及びオペアンプ素子
等のバイアス供給の改良に関し、 該D/Aコンバータ素子に電圧バイアス供給をすることな
く、その回路構成を工夫してそれに電流バイアス供給を
し、配線抵抗などにより電源電圧が微妙にずれた場合で
あっても、D/Aコンバータ出力のチャンネル間の誤差を
極力抑制することを目的とし、 第１の装置は、ｍ個の電流を流出する電流源群及び選択
信号に基づいて前記電流を選択出力するｍ個のスイッチ
ング手段から成るｎ個の電流選択出力手段と、前記電流
選択出力手段にそれぞれバイアス電流を供給する電流バ
イアス発生手段とを具備し、前記電流選択出力手段が一
つの半導体チップに２以上設けられ、前記電流バイアス
発生手段が外部制御信号に基づいてバイアス電圧を発生
するバイアス電圧発生手段と、前記バイアス電圧に基づ
いて前記バイアス電流を出力する動作設定用トランジス
タから成ることを特徴とし、 第２の装置は第１の装置において、デジタルデータを入
力して前記選択信号を出力するデータ変換手段と、前記
各電流選択出力手段の電流出力点に接続された複数の負
荷素子とが設けられ、前記デジタルデータに基づいてア
ナログ電圧を出力することを含み構成する。
置される複数のD/Aコンバータ素子及びオペアンプ素子
等のバイアス供給の改良に関し、 該D/Aコンバータ素子に電圧バイアス供給をすることな
く、その回路構成を工夫してそれに電流バイアス供給を
し、配線抵抗などにより電源電圧が微妙にずれた場合で
あっても、D/Aコンバータ出力のチャンネル間の誤差を
極力抑制することを目的とし、 第１の装置は、ｍ個の電流を流出する電流源群及び選択
信号に基づいて前記電流を選択出力するｍ個のスイッチ
ング手段から成るｎ個の電流選択出力手段と、前記電流
選択出力手段にそれぞれバイアス電流を供給する電流バ
イアス発生手段とを具備し、前記電流選択出力手段が一
つの半導体チップに２以上設けられ、前記電流バイアス
発生手段が外部制御信号に基づいてバイアス電圧を発生
するバイアス電圧発生手段と、前記バイアス電圧に基づ
いて前記バイアス電流を出力する動作設定用トランジス
タから成ることを特徴とし、 第２の装置は第１の装置において、デジタルデータを入
力して前記選択信号を出力するデータ変換手段と、前記
各電流選択出力手段の電流出力点に接続された複数の負
荷素子とが設けられ、前記デジタルデータに基づいてア
ナログ電圧を出力することを含み構成する。
本発明は、半導体集積回路装置に関するものであり、更
に詳しく言えば、一つの半導体チップに集積配置される
複数のD/Aコンバータ素子及びオペアンプ素子等のバイ
アス供給の改良に関するものである。
に詳しく言えば、一つの半導体チップに集積配置される
複数のD/Aコンバータ素子及びオペアンプ素子等のバイ
アス供給の改良に関するものである。
近年、テレビジョン装置，ステレオ装置等の各種電子機
器の復調分野において、信号処理の高効率化を図るため
D/Aコンバータ素子の多チャンネル化の要求がされてい
る。これにより、該D/Aコンバータ素子を一つの半導体
チップに複数配置された半導体集積回路装置が製造され
ている。
器の復調分野において、信号処理の高効率化を図るため
D/Aコンバータ素子の多チャンネル化の要求がされてい
る。これにより、該D/Aコンバータ素子を一つの半導体
チップに複数配置された半導体集積回路装置が製造され
ている。
ところで、D/Aコンバータ素子間の出力のばらつきを小
さくするためバイアス回路によりバイアス電圧が供給さ
れている。
さくするためバイアス回路によりバイアス電圧が供給さ
れている。
これによれば、一つの半導体チップにD/Aコンバータが
結果的に分散して配置されることから、電源電圧の微小
変化により、各D/Aコンバータ内の電流が異なってく
る。これにより、該コンバータの出力電流にばらつきを
生じ、チャンネル間に誤差を生ずることがある。
結果的に分散して配置されることから、電源電圧の微小
変化により、各D/Aコンバータ内の電流が異なってく
る。これにより、該コンバータの出力電流にばらつきを
生じ、チャンネル間に誤差を生ずることがある。
そこで、電源電圧が微妙にずれた場合であっても、D/A
コンバータ出力のチャンネル間の誤差を極力低減するこ
とができる装置が望まれている。
コンバータ出力のチャンネル間の誤差を極力低減するこ
とができる装置が望まれている。
第８〜10図は、従来例に係る半導体集積回路装置の説明
図である。
図である。
第８図は、従来例に係る電流出力型D/Aコンバータの構
成図を示している。
成図を示している。
図において、電流出力型D/Aコンバータは、デコーダ回
路1,ラッチ回路2,電流選択出力回路３及び負荷抵抗RLか
ら成る。電流選択出力回路３は、バイアス電圧発生回路
3A,電流源群3B及びスイッチング回路3Cから成る。
路1,ラッチ回路2,電流選択出力回路３及び負荷抵抗RLか
ら成る。電流選択出力回路３は、バイアス電圧発生回路
3A,電流源群3B及びスイッチング回路3Cから成る。
当該装置の機能は、例えば、４ビットのデジタルデータ
ＤINがデコーダ回路１に入力されると、15通りの選択信
号Ｓがラッチ回路２を介して電流選択出力回路３に出力
される。これにより、負荷抵抗RLの一端子にアナログ電
圧voが出力される。
ＤINがデコーダ回路１に入力されると、15通りの選択信
号Ｓがラッチ回路２を介して電流選択出力回路３に出力
される。これにより、負荷抵抗RLの一端子にアナログ電
圧voが出力される。
第９図は、従来例に係る電流選択出力回路３の１チャン
ネルの構成図を示している。
ネルの構成図を示している。
図において、バイアス電圧発生回路3Aは、オペアンプO
P,バイアス発生用トランジスタT1及びバイアス抵抗RBか
ら成る。また、電流源群3Bは、動作設定用トランジスタ
T2,T5と、トランジスタT3,T4からなるカレントミラー回
路と、15個の電流源トランジスタT61〜T615で構成され
ている。
P,バイアス発生用トランジスタT1及びバイアス抵抗RBか
ら成る。また、電流源群3Bは、動作設定用トランジスタ
T2,T5と、トランジスタT3,T4からなるカレントミラー回
路と、15個の電流源トランジスタT61〜T615で構成され
ている。
当該回路の機能は、バイアス電圧発生回路3Aのオペアン
プOP,バイアス発生用トランジスタT1及びバイアス抵抗R
Bによって発生したバイアス電圧ｖが電流源群3Bの動作
設定用トランジスタT2に入力されると、トランジスタT2
にバイアス電流ib流れ、それに応じてトランジスタT5の
ゲート電圧がvaになる。この電圧vaが15個の電流源トラ
ンジスタT61〜T615のバイアス電圧となる。
プOP,バイアス発生用トランジスタT1及びバイアス抵抗R
Bによって発生したバイアス電圧ｖが電流源群3Bの動作
設定用トランジスタT2に入力されると、トランジスタT2
にバイアス電流ib流れ、それに応じてトランジスタT5の
ゲート電圧がvaになる。この電圧vaが15個の電流源トラ
ンジスタT61〜T615のバイアス電圧となる。
また、スイッチング回路3Cの選択トランジスタにより電
流源トランジスタT61〜T615が選択され、電流ｉが出力
される。
流源トランジスタT61〜T615が選択され、電流ｉが出力
される。
これにより、ラッチ回路２からの選択信号に基づいて負
荷抵抗RLの一端子にアナログ電圧voが出力される。
荷抵抗RLの一端子にアナログ電圧voが出力される。
ところで、従来例によればD/Aコンバータの多チャンネ
ル化をする場合、第10図の問題点を説明する回路図よう
にバイアス電圧発生回路3Aで発生したバイアス電圧ｖが
カレントミラー回路の動作設定用トランジスタT2に分配
供給されている。
ル化をする場合、第10図の問題点を説明する回路図よう
にバイアス電圧発生回路3Aで発生したバイアス電圧ｖが
カレントミラー回路の動作設定用トランジスタT2に分配
供給されている。
このため、バイアス電圧発生回路3A及び各D/Aコンバー
タの電源供給点p0,p1,p2,…pn等の電圧が、該D/Aコンバ
ータ間の配線抵抗Rlの影響により微妙にずれた場合、各
電流源群3Bのバイアス電流ib1,ib2,ibnがこれに比例し
て微妙にずれ、電流の関係がib1≠ib2≠ibnになること
がある。このことで、D/Aコンバータ間の電流i1,i2,in
の出力にばらつきを生じ、その結果、D/Aコンバータの
チャンネル間の誤差を生じる。
タの電源供給点p0,p1,p2,…pn等の電圧が、該D/Aコンバ
ータ間の配線抵抗Rlの影響により微妙にずれた場合、各
電流源群3Bのバイアス電流ib1,ib2,ibnがこれに比例し
て微妙にずれ、電流の関係がib1≠ib2≠ibnになること
がある。このことで、D/Aコンバータ間の電流i1,i2,in
の出力にばらつきを生じ、その結果、D/Aコンバータの
チャンネル間の誤差を生じる。
これにより、複数のD/Aコンバータを共通バイアス回路
で動作できる多チャンネル型D/Aコンバータの信頼度が
低下するという問題がある。
で動作できる多チャンネル型D/Aコンバータの信頼度が
低下するという問題がある。
本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、D/Aコンバータ素子に電圧バイアス供給をする
ことなく、その回路構成を工夫してそれに電流バイアス
供給をし、配線抵抗などにより電源電圧が微妙にずれた
場合であっても、D/Aコンバータ出力のチャンネルの間
の誤差を極力制御することを可能とする半導体集積回路
装置の提供を目的とする。
であり、D/Aコンバータ素子に電圧バイアス供給をする
ことなく、その回路構成を工夫してそれに電流バイアス
供給をし、配線抵抗などにより電源電圧が微妙にずれた
場合であっても、D/Aコンバータ出力のチャンネルの間
の誤差を極力制御することを可能とする半導体集積回路
装置の提供を目的とする。
第１図は、本発明に係る第１の半導体集積回路装置の原
理図であり、第２図は、本発明に係る第２の半導体集積
回路装置の原理図を示している。
理図であり、第２図は、本発明に係る第２の半導体集積
回路装置の原理図を示している。
その第１の装置は、ｍ個の電流ｍ・i,m＝1,2,3,…を流
出する電流源群11及び選択信号S1〜Smに基づいて前記電
流ｉを選択出力するｍ個のスイッチング手段12から成る
ｎ個の電流選択出力手段A1〜An,n＝1,2,3,…と、前記電
流選択出力手段A1〜Anにそれぞれバイアス電流ibを供給
する電流バイアス発生手段13とを具備し、前記電流選択
出力手段A1〜Anが一つの半導体チップに２以上設けら
れ、前記電流バイアス発生手段13が外部制御信号SCに基
づいてバイアス電圧ｖを発生するバイアス電圧発生手段
13Aと、前記バイアス電圧ｖに基づいて前記バイアス電
流ibを出力する動作設定用トランジスタT1,T2…Tnから
成ることを特徴とし、 その第２の装置は、第１の装置において、デジタルデー
タＤINを入力して前記選択信号S1〜Smを出力するデータ
変換手段14と、前記各電流選択出力手段A1〜Anの電流出
力点に接続された複数の負荷素子R1〜Rnとが設けられ、
前記デジタルデータＤINに基づいてアナログ電圧v1〜vn
を出力することを特徴とし、上記目的を達成する。
出する電流源群11及び選択信号S1〜Smに基づいて前記電
流ｉを選択出力するｍ個のスイッチング手段12から成る
ｎ個の電流選択出力手段A1〜An,n＝1,2,3,…と、前記電
流選択出力手段A1〜Anにそれぞれバイアス電流ibを供給
する電流バイアス発生手段13とを具備し、前記電流選択
出力手段A1〜Anが一つの半導体チップに２以上設けら
れ、前記電流バイアス発生手段13が外部制御信号SCに基
づいてバイアス電圧ｖを発生するバイアス電圧発生手段
13Aと、前記バイアス電圧ｖに基づいて前記バイアス電
流ibを出力する動作設定用トランジスタT1,T2…Tnから
成ることを特徴とし、 その第２の装置は、第１の装置において、デジタルデー
タＤINを入力して前記選択信号S1〜Smを出力するデータ
変換手段14と、前記各電流選択出力手段A1〜Anの電流出
力点に接続された複数の負荷素子R1〜Rnとが設けられ、
前記デジタルデータＤINに基づいてアナログ電圧v1〜vn
を出力することを特徴とし、上記目的を達成する。
本発明の第１の装置によれば、バイアス電圧発生手段13
Aと、動作設定用トランジスタT1〜Tnから成る電流バイ
アス発生手段13が設けられ、電流選択出力手段A1〜Anに
バイアス電流ibを供給している。
Aと、動作設定用トランジスタT1〜Tnから成る電流バイ
アス発生手段13が設けられ、電流選択出力手段A1〜Anに
バイアス電流ibを供給している。
このため、複数の電流選択出力手段A1〜Anが一つの半導
体チップに分散して配置され、各電流選択出力手段A1〜
Anの電源供給点の電源電圧が微妙にずれた場合であって
も、動作設定用トランジスタT1〜Tnが電流バイアス発生
手段13に集中して設けられていることから、該動作設定
用トランジスタT1〜Tn間では電源電圧の影響を受けない
こととなるので、各電流選択出力手段A1〜Anに同一のバ
イアス電流ibを供給することができる。
体チップに分散して配置され、各電流選択出力手段A1〜
Anの電源供給点の電源電圧が微妙にずれた場合であって
も、動作設定用トランジスタT1〜Tnが電流バイアス発生
手段13に集中して設けられていることから、該動作設定
用トランジスタT1〜Tn間では電源電圧の影響を受けない
こととなるので、各電流選択出力手段A1〜Anに同一のバ
イアス電流ibを供給することができる。
これにより、各電流選択出力手段A1〜An間の電流選択出
力動作を誤差なく行うことが可能となる。
力動作を誤差なく行うことが可能となる。
また、本発明の第２の装置によれば、第１の装置にデー
タ変換手段14と、負荷素子R1〜Rnとが設けられ、デジタ
ルデータＤINに基づいてアナログ電圧v1〜vnが出力され
る。
タ変換手段14と、負荷素子R1〜Rnとが設けられ、デジタ
ルデータＤINに基づいてアナログ電圧v1〜vnが出力され
る。
このため、第１の装置を応用してチャンネル間の誤差が
極力低減された電流出力型の多チャンネルD/Aコンバー
タを構成することができる。
極力低減された電流出力型の多チャンネルD/Aコンバー
タを構成することができる。
これにより、従来例に比べて多チャンネルD/Aコンバー
タの信頼度の向上を図ることが可能となる。
タの信頼度の向上を図ることが可能となる。
次に図を参照しながら本発明の実施例について説明をす
る。
る。
第３〜７図は、本発明の実施例に係る半導体集積回路装
置の説明図である。
置の説明図である。
（ｉ）第１の実施例の説明 第3,第４図は、本発明の第１の実施例に係る多チャンネ
ル電流出力回路装置の構成図であり、第３図は、その１
チャンネルの構成図を示している。
ル電流出力回路装置の構成図であり、第３図は、その１
チャンネルの構成図を示している。
図において、A1は電流選択出力手段の一実施例となる電
流選択出力回路である。該出力回路A1は電流源群21A
と、複数のスイッチング回路12の一実施例となる電流選
択スイッチング回路22Aから成る。また、該電流源群21A
はｎチャンネルＭOSトランジスタT20,T30から成るカレ
ントミラー回路21C及びｐチャンネルＭOSトランジスタT
40,T51…T5m等から成る電流源用トランジスタにより構
成されている。電流源群21Aの機能は、バイアス電流ib
に基づいて例えば、４ビット（ｍ＝15）の場合には、電
流ｉ〜15i発生するものである。
流選択出力回路である。該出力回路A1は電流源群21A
と、複数のスイッチング回路12の一実施例となる電流選
択スイッチング回路22Aから成る。また、該電流源群21A
はｎチャンネルＭOSトランジスタT20,T30から成るカレ
ントミラー回路21C及びｐチャンネルＭOSトランジスタT
40,T51…T5m等から成る電流源用トランジスタにより構
成されている。電流源群21Aの機能は、バイアス電流ib
に基づいて例えば、４ビット（ｍ＝15）の場合には、電
流ｉ〜15i発生するものである。
スイッチング回路22Aは、選択信号S1〜Sm基づいて電流
ｉを選択出力するものである。また、該回路22Aは、ｎ
チャンネルＭOSトランジスタT61,T62…T6m等から成る。
ｉを選択出力するものである。また、該回路22Aは、ｎ
チャンネルＭOSトランジスタT61,T62…T6m等から成る。
23は電流バイアス発生手段13の一実施例となる電流バイ
アス発生回路であり、外部制御信号SCの一実施例となる
外部設定電圧ＶSCに基づいてバイアス電流ibを出力する
ものである。電流バイアス発生回路23は、バイアス電圧
発生回路23A及び動作設定用トランジスタT10から成る。
アス発生回路であり、外部制御信号SCの一実施例となる
外部設定電圧ＶSCに基づいてバイアス電流ibを出力する
ものである。電流バイアス発生回路23は、バイアス電圧
発生回路23A及び動作設定用トランジスタT10から成る。
また、バイアス電圧発生回路23Aは、オペアンプOP,バイ
アス発生用トランジスタT1及びバイアス抵抗RBから成
る。ここで、外部設定電圧ＶSCがオペアンプOPに入力さ
れると、仮想接地によりバイアス抵抗RBの他端に電圧が
決定される。この電圧により、バイアス発生用トランジ
スタT1に流れる電流が決まり、該トランジスタT1のゲー
ト電圧が決定する。この電圧がバイアス電圧ｖである。
この電圧ｖを動作設定用トランジスタT10に出力するも
のである。
アス発生用トランジスタT1及びバイアス抵抗RBから成
る。ここで、外部設定電圧ＶSCがオペアンプOPに入力さ
れると、仮想接地によりバイアス抵抗RBの他端に電圧が
決定される。この電圧により、バイアス発生用トランジ
スタT1に流れる電流が決まり、該トランジスタT1のゲー
ト電圧が決定する。この電圧がバイアス電圧ｖである。
この電圧ｖを動作設定用トランジスタT10に出力するも
のである。
なお、動作設定用トランジスタT10は、従来例に係る電
流出力型D/Aコンバータにおいては、電流源群21A内に設
けられている。これに対して、本発明では電流バイアス
発生回路23内に設けられものである。
流出力型D/Aコンバータにおいては、電流源群21A内に設
けられている。これに対して、本発明では電流バイアス
発生回路23内に設けられものである。
これは、トランジスタT10と電流源群21Aのトランジスタ
T20の間の配線が長く引き延ばされた場合であっても、
トランジスタT10を流れる電流ibと同じ電流ibがトラン
ジスタT20にも流れるため、電源電圧の影響を受けず正
確にバイアスされる。
T20の間の配線が長く引き延ばされた場合であっても、
トランジスタT10を流れる電流ibと同じ電流ibがトラン
ジスタT20にも流れるため、電源電圧の影響を受けず正
確にバイアスされる。
これにより、第５〜７図に示すような一つの半導体チッ
プに電流出力型D/Aコンバータを複数設けて、テレビジ
ョン装置やステレオ装置等のマルチ信号を復調処理する
多チャンネルD/Aコンバータの電流出力回路を構成する
ことが可能となる。
プに電流出力型D/Aコンバータを複数設けて、テレビジ
ョン装置やステレオ装置等のマルチ信号を復調処理する
多チャンネルD/Aコンバータの電流出力回路を構成する
ことが可能となる。
第４図は、本発明の第１の実施例に係るｎチャンネル電
流出力回路装置の集積回路図を示している。
流出力回路装置の集積回路図を示している。
図において、ｎチャンネル電流出力回路装置は、一つの
半導体チップに電流バイアス発生回路23を一つ設け、そ
れに共通して複数の電流選択出力回路A1〜Anを駆動し、
ｎチャンネルの電流を出力するものである。
半導体チップに電流バイアス発生回路23を一つ設け、そ
れに共通して複数の電流選択出力回路A1〜Anを駆動し、
ｎチャンネルの電流を出力するものである。
ここで、電流バイアス発生回路23は第３図で説明した回
路23を用い、また、従来例と同様に電流選択出力回路A1
〜Anが、半導体チップに分散して配置されるものとす
る。このことから該回路間の配線抵抗Rlの影響により各
電源供給点p0,p1,p2,p3の電圧が微妙に異なっている。
また、各電流選択出力回路A1〜Anには、電流バイアス発
生回路23からのバイアス電流ibが個別に供給されてい
る。この点で、従来例のバイアス電圧ｖを各電流選択出
力回路A1〜Anに分配供給する方法と異なっている。
路23を用い、また、従来例と同様に電流選択出力回路A1
〜Anが、半導体チップに分散して配置されるものとす
る。このことから該回路間の配線抵抗Rlの影響により各
電源供給点p0,p1,p2,p3の電圧が微妙に異なっている。
また、各電流選択出力回路A1〜Anには、電流バイアス発
生回路23からのバイアス電流ibが個別に供給されてい
る。この点で、従来例のバイアス電圧ｖを各電流選択出
力回路A1〜Anに分配供給する方法と異なっている。
このようにして、本発明の第１の実施例によれば、バイ
アス電圧発生回路23Aと、動作設定用トランジスタT1〜T
nから成る電流バイアス発生回路23が設けられ、電流選
択出力回路A1〜Anにバイアス電流ibを供給している。
アス電圧発生回路23Aと、動作設定用トランジスタT1〜T
nから成る電流バイアス発生回路23が設けられ、電流選
択出力回路A1〜Anにバイアス電流ibを供給している。
このため、複数の電流選択出力回路A1〜Anが一つの半導
体チップに分散して配置され、バイアス電圧発生回路23
Aと各電流選択出力回路A1〜Anの電源供給点p0,p1,p2,…
pnの電源電圧が微妙にずれた場合であっても、動作設定
用トランジスタT1〜Tnが電流バイアス発生回路23に集中
して設けられていることから、該動作設定用トランジス
タT1〜Tnの間では電源電圧の影響を受けない。このこと
で、動作設定用トランジスタT1〜Tnが従来例のように各
電流選択出力回路A1〜Anに設けられていた場合に比べ
て、電源供給点p0,p1,p2,…pnの電源電圧に無関係に電
流選択出力回路A1〜Anに同一のバイアス電流ibを供給す
ることができる。
体チップに分散して配置され、バイアス電圧発生回路23
Aと各電流選択出力回路A1〜Anの電源供給点p0,p1,p2,…
pnの電源電圧が微妙にずれた場合であっても、動作設定
用トランジスタT1〜Tnが電流バイアス発生回路23に集中
して設けられていることから、該動作設定用トランジス
タT1〜Tnの間では電源電圧の影響を受けない。このこと
で、動作設定用トランジスタT1〜Tnが従来例のように各
電流選択出力回路A1〜Anに設けられていた場合に比べ
て、電源供給点p0,p1,p2,…pnの電源電圧に無関係に電
流選択出力回路A1〜Anに同一のバイアス電流ibを供給す
ることができる。
これにより、各電流選択出力回路A1〜An間の電流選択出
力動作を誤差なく行うことが可能となる。
力動作を誤差なく行うことが可能となる。
次に、第１のｎチャンネル電流出力回路装置を応用して
ｎチャンネルD/Aコンバータを構成する場合について説
明をする。
ｎチャンネルD/Aコンバータを構成する場合について説
明をする。
（ii）第２の実施例の説明 第5,第６図は、本発明の第２の実施例に係るｎチャンネ
ルD/Aコンバータの構成図であり、第５図は、その１チ
ャンネルの構成図を示している。
ルD/Aコンバータの構成図であり、第５図は、その１チ
ャンネルの構成図を示している。
図において、第１の実施例と異なるのは第２の実施例で
は、第４図に示したｎチャンネル電流出力装置に、デジ
タルデータＤINを入力して選択信号S1〜Snに出力するデ
ータ変換手段14と、各電流選択出力回路A1の電流出力点
に負荷素子RLとが設けられ、デジタルデータＤINに基づ
いてアナログ電圧voを出力するものである。
は、第４図に示したｎチャンネル電流出力装置に、デジ
タルデータＤINを入力して選択信号S1〜Snに出力するデ
ータ変換手段14と、各電流選択出力回路A1の電流出力点
に負荷素子RLとが設けられ、デジタルデータＤINに基づ
いてアナログ電圧voを出力するものである。
すなわち、24A,25Aはデータ変換手段14の一実施例を構
成するデコーダ回路及びラッチ回路である。デコーダ回
路24Aは、例えば、４ビットのデジタル入力データＤIN
を入力して15通りのデータを出力するものである。
成するデコーダ回路及びラッチ回路である。デコーダ回
路24Aは、例えば、４ビットのデジタル入力データＤIN
を入力して15通りのデータを出力するものである。
また、ラッチ回路25Aはクロック信号ＣLKに基づいて15
通りのデータをラッチ処理をし、それを選択信号S1〜Sn
の一実施例となるゲート選択データDg1,Dg2…Dg15とし
てスイッチング回路22Aに出力するものである。
通りのデータをラッチ処理をし、それを選択信号S1〜Sn
の一実施例となるゲート選択データDg1,Dg2…Dg15とし
てスイッチング回路22Aに出力するものである。
負荷素子RLには抵抗を用い、それがスイッチング回路22
Aの出力点に接続され、電流源群21Aから選択出力された
電流ｉに基づいて電圧を発生するものである。
Aの出力点に接続され、電流源群21Aから選択出力された
電流ｉに基づいて電圧を発生するものである。
なお、第１の実施例と同じ符号のものは同じ機能を有す
るので説明を省略する。
るので説明を省略する。
第６図は、本発明の第２の実施例に係るｎチャンネルD/
Aコンバータの配置図である。
Aコンバータの配置図である。
図において、ｎチャンネルD/Aコンバータは、一つの半
導体チップ27に先の電流バイアス発生回路23を一つ配置
し、電流出力D/Aコンバータ26Aをｎ個配置することによ
り構成する。
導体チップ27に先の電流バイアス発生回路23を一つ配置
し、電流出力D/Aコンバータ26Aをｎ個配置することによ
り構成する。
また、電流バイアス発生回路23と各電流出力D/Aコンバ
ータ26Aとはバイアス電流ibを供給する配線l1,l2…によ
り接続されている。
ータ26Aとはバイアス電流ibを供給する配線l1,l2…によ
り接続されている。
第７図は、本発明の第２の実施例に係るｎチャンネルD/
Aコンバータの集積回路図である。
Aコンバータの集積回路図である。
図において、ｎチャンネルD/Aコンバータは、先の電流
バイアス発生回路23が一つのｎ個の電流選択出力回路A1
〜Anが一つの半導体チップに設けられている。その構成
の詳細については、第３〜第６図に示したので説明を省
略する。
バイアス発生回路23が一つのｎ個の電流選択出力回路A1
〜Anが一つの半導体チップに設けられている。その構成
の詳細については、第３〜第６図に示したので説明を省
略する。
ここでは、当該コンバータの動作について説明をする。
まず、バイアス電流ibを設定するため外部設定電圧ＶSC
を入力する。これにより、オペアンプOP,バイアス発生
トランジスタT1及びバイアス抵抗RBを介してバイアス電
圧発生回路23Aから動作設定用トランジスタT11〜T1nに
バイアス電圧ｖが出力される。このバイアス電圧ｖによ
り、動作設定用トランジスタT11〜T1nがONして、各トラ
ンジスタT11〜T1nにバイアス電流ibが流れる。バイアス
電流ibは各電流選択出力回路A1〜Anのｎ個の電流源群21
Aに個別に入力される。
を入力する。これにより、オペアンプOP,バイアス発生
トランジスタT1及びバイアス抵抗RBを介してバイアス電
圧発生回路23Aから動作設定用トランジスタT11〜T1nに
バイアス電圧ｖが出力される。このバイアス電圧ｖによ
り、動作設定用トランジスタT11〜T1nがONして、各トラ
ンジスタT11〜T1nにバイアス電流ibが流れる。バイアス
電流ibは各電流選択出力回路A1〜Anのｎ個の電流源群21
Aに個別に入力される。
これにより、各電流源群21Aにはバイアス電流ibに決定
される電流が流れ、スイッチング回路22Aの選択により
目的の電流が流出可能となる。
される電流が流れ、スイッチング回路22Aの選択により
目的の電流が流出可能となる。
一方、各デコーダ24Aに入力された４ビットの入力デー
タＤIN1,DIN２及びＤINｎに基づいてスイッチング回路2
2AのトランジスタT61,T62…T615が選択され、各電流源
群21Aから電流i1,i2,…inがそれぞれ流出する。
タＤIN1,DIN２及びＤINｎに基づいてスイッチング回路2
2AのトランジスタT61,T62…T615が選択され、各電流源
群21Aから電流i1,i2,…inがそれぞれ流出する。
これにより、負荷抵抗ＲL1,RL２及びＲLnによって電圧
降下が生じ、各出力点１チャンネル,2チャンネル及びｎ
チャンネルに、それぞれアナログ電圧v1〜vnを出力する
ことができる。
降下が生じ、各出力点１チャンネル,2チャンネル及びｎ
チャンネルに、それぞれアナログ電圧v1〜vnを出力する
ことができる。
このようにして、本発明の第２の実施例によれば、第１
のｎチャンネル電流出力回路装置にデコータ24A,ラッチ
回路25Aと、負荷抵抗ＲL１〜ＲLnとが設けられ、デジタ
ルデータＤIN１〜ＤINｎに基づいてアナログ電圧v1〜vn
がそれぞれ出力される。
のｎチャンネル電流出力回路装置にデコータ24A,ラッチ
回路25Aと、負荷抵抗ＲL１〜ＲLnとが設けられ、デジタ
ルデータＤIN１〜ＤINｎに基づいてアナログ電圧v1〜vn
がそれぞれ出力される。
このため、各D/Aコンバータの電源供給点p1,p2,p3等の
電圧が、該D/Aコンバータ間の配線抵抗Rlの影響により
微妙にずれた場合であっても、各電流源群21Aへのバイ
アス電流ib1,ib2,…ibnが、従来例に係るバイアス電流
の関係がib1≠ib2…≠ibnとなるのに対して、本発明に
よればib1＝ib2＝４…ibnとすることができる。
電圧が、該D/Aコンバータ間の配線抵抗Rlの影響により
微妙にずれた場合であっても、各電流源群21Aへのバイ
アス電流ib1,ib2,…ibnが、従来例に係るバイアス電流
の関係がib1≠ib2…≠ibnとなるのに対して、本発明に
よればib1＝ib2＝４…ibnとすることができる。
このことで、各D/Aコンバータから出力する電流i1,i2,
…in間のばらつきを極力抑制することができる。
…in間のばらつきを極力抑制することができる。
これにより、従来例に比べて多チャンネルD/Aコンバー
タの信頼度の向上を図ることが可能となる。
タの信頼度の向上を図ることが可能となる。
以上説明したように、本発明によれば複数の電流選択出
力手段の各電流源群の動作設定用トランジスタが電流バ
イアス発生回路に集中して設けられ、それにバイアス電
流が供給されている。
力手段の各電流源群の動作設定用トランジスタが電流バ
イアス発生回路に集中して設けられ、それにバイアス電
流が供給されている。
このため、各電流選択出力手段の電源供給点の電源電圧
が微妙にずれた場合であっても、動作設定用トランジス
タ間では電源電圧の影響を受けないこととなるので、各
電流選択出力手段に同一のバイアス電流を供給すること
ができる。このことで、各電流選択出力手段間の電流選
択出力動作を誤差なく行うことが可能となる。
が微妙にずれた場合であっても、動作設定用トランジス
タ間では電源電圧の影響を受けないこととなるので、各
電流選択出力手段に同一のバイアス電流を供給すること
ができる。このことで、各電流選択出力手段間の電流選
択出力動作を誤差なく行うことが可能となる。
また、本発明によれば、チャンネル間の誤差が極力抑制
された電流出力型の多チャンネルD/Aコンバータを構成
することができる。
された電流出力型の多チャンネルD/Aコンバータを構成
することができる。
これにより、従来例に比べて多チャンネルD/Aコンバー
タの信頼度の向上を図ることが可能となる。
タの信頼度の向上を図ることが可能となる。
第１図は、本発明に係る第１の半導体集積回路装置の原
理図、 第２図は、本発明に係る第２の半導体集積回路装置の原
理図、 第３図は、本発明の第１の実施例に係るｎチャンネル電
流出力回路装置の１チャネルの構成図、 第４図は、本発明の第１の実施例に係るｎチャンネル電
流出力回路装置の集積回路図、 第５図は、本発明の第２の実施例に係る電流出力型D/A
コンバータの１チャンネルの構成図、 第６図は、本発明の第２の実施例に係るｎチャンネルD/
Aコンバータの配置図、 第７図は、本発明の第２の実施例に係るｎチャンネルD/
Aコンバータの集積回路図、 第８図は、従来例に係る電流出力型D/Aコンバータの１
チャネルのブロック図、 第９図は、従来例に係る電流選択出力回路の１チャンネ
ルの構成図、 第10図は、従来例に係る問題点を説明する半導体集積回
路図である。 （符号の説明） 11……電流源群、 12……複数のスイッチング回路、 13……電流バイアス発生手段、 13A……バイアス電圧発生手段、 14……データ変換手段、 R1〜Rn……負荷素子、 T1〜Tn……動作設定用トランジスタ、 A1〜An……電流選択出力手段、 ib……バイアス電流、 S1〜Sm……選択信号、 ｖ……バイアス電圧、 SC……外部制御信号、 I1〜In……電流、 v1〜vn……アナログ電圧。
理図、 第２図は、本発明に係る第２の半導体集積回路装置の原
理図、 第３図は、本発明の第１の実施例に係るｎチャンネル電
流出力回路装置の１チャネルの構成図、 第４図は、本発明の第１の実施例に係るｎチャンネル電
流出力回路装置の集積回路図、 第５図は、本発明の第２の実施例に係る電流出力型D/A
コンバータの１チャンネルの構成図、 第６図は、本発明の第２の実施例に係るｎチャンネルD/
Aコンバータの配置図、 第７図は、本発明の第２の実施例に係るｎチャンネルD/
Aコンバータの集積回路図、 第８図は、従来例に係る電流出力型D/Aコンバータの１
チャネルのブロック図、 第９図は、従来例に係る電流選択出力回路の１チャンネ
ルの構成図、 第10図は、従来例に係る問題点を説明する半導体集積回
路図である。 （符号の説明） 11……電流源群、 12……複数のスイッチング回路、 13……電流バイアス発生手段、 13A……バイアス電圧発生手段、 14……データ変換手段、 R1〜Rn……負荷素子、 T1〜Tn……動作設定用トランジスタ、 A1〜An……電流選択出力手段、 ib……バイアス電流、 S1〜Sm……選択信号、 ｖ……バイアス電圧、 SC……外部制御信号、 I1〜In……電流、 v1〜vn……アナログ電圧。
Claims (2)
- 【請求項１】ｍ個の電流（ｍ・i,m＝1,2,3,…）を流出
する電流源群（11）及び選択信号（S1〜Sm）に基づいて
前記電流（ｉ）を選択出力するｍ個のスイッチング手段
（12）から成るｎ個の電流を選択出力手段（A1〜An,n＝
1,2,3,…）と、前記電流選択出力手段（A1〜An）にそれ
ぞれバイアス電流（ib）を供給する電流バイアス発生手
段（13）とを具備し、 前記電流選択出力手段（A1〜An）が一つの半導体チップ
に２以上設けられ、 前記電流バイアス発生手段（13）が外部制御信号（SC）
に基づいてバイアス電圧（ｖ）を発生するバイアス電圧
発生手段（13A）と、前記バイアス電圧（ｖ）に基づい
て前記バイアス電流（ib）を出力する動作設定用トラン
ジスタ（T1,T2…Tn）から成ることを特徴とする半導体
集積回路装置。 - 【請求項２】請求項１記載の半導体集積回路装置におい
て、デジタルデータ（ＤIN）を入力して前記選択信号
（S1〜Sm）を出力するデータ変換手段（14）と、前記各
電流選択出力手段（A1〜An）の電流出力点に接続された
複数の負荷素子（R1〜Rn）とが設けられ、前記デジタル
データ（ＤIN）に基づいてアナログ電圧（v1〜vn）を出
力することを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043648A JPH0775322B2 (ja) | 1990-02-22 | 1990-02-22 | 半導体集積回路装置 |
| US07/658,592 US5155385A (en) | 1990-02-22 | 1991-02-21 | Semiconductor integrated circuit device having a bias supply current |
| EP91400494A EP0458659B1 (en) | 1990-02-22 | 1991-02-22 | Semiconductor integrated circuit device for supplying a bias current to DA converters |
| KR1019910002914A KR940009253B1 (ko) | 1990-02-22 | 1991-02-22 | 바이어스 공급전류를 가진 반도체 집적회로장치 |
| DE69128047T DE69128047D1 (de) | 1990-02-22 | 1991-02-22 | Halbleiterintegriertes Schaltungsgerät zur Versorgung eines Bias-Stroms für Digital-Analogwandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043648A JPH0775322B2 (ja) | 1990-02-22 | 1990-02-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JPH0775322B2 true JPH0775322B2 (ja) | 1995-08-09 |
Family
ID=12669686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2043648A Expired - Fee Related JPH0775322B2 (ja) | 1990-02-22 | 1990-02-22 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0458659B1 (ja) |
| JP (1) | JPH0775322B2 (ja) |
| KR (1) | KR940009253B1 (ja) |
| DE (1) | DE69128047D1 (ja) |
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| US5444446A (en) * | 1993-07-01 | 1995-08-22 | Texas Instruments Incorporated | Apparatus and method for duplicating currents |
| US5363061A (en) * | 1993-11-10 | 1994-11-08 | Motorola, Inc. | Operational transconductance amplifier with matched outputs |
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| JP4500439B2 (ja) * | 2000-12-22 | 2010-07-14 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置 |
| JP2002314355A (ja) * | 2001-04-16 | 2002-10-25 | Niigata Seimitsu Kk | 多段増幅回路 |
| US6531975B1 (en) * | 2001-05-24 | 2003-03-11 | Cirrus Logic, Incorporated | Apparatus and method for multi-channel digital to analog conversion of signals with different sample rates |
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| KR100615708B1 (ko) * | 2005-02-04 | 2006-08-25 | 삼성전자주식회사 | 동일한 동작특성을 가지는 복수개의 트랜지스터를이용하는 디지털/아날로그 컨버터 |
| TWI338457B (en) * | 2007-04-12 | 2011-03-01 | Novatek Microelectronics Corp | Reference voltage generator for analog-to-digital converter circuit |
| US8531213B2 (en) * | 2009-05-21 | 2013-09-10 | Panasonic Corporation | CMOS-inverter-type frequency divider circuit, and mobile phone including the CMOS-inverter-type frequency divider circuit |
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| JPH0810832B2 (ja) * | 1987-03-04 | 1996-01-31 | 株式会社東芝 | デイジタル―アナログ変換器 |
| US4864215A (en) * | 1988-02-16 | 1989-09-05 | U.S. Philips Corp. | Current source arrangement |
| US4814688A (en) * | 1988-03-03 | 1989-03-21 | Brooktree Corporation | Reference generator |
| JP2748400B2 (ja) * | 1988-04-27 | 1998-05-06 | 株式会社日立製作所 | 半導体集積回路 |
| JPH01277027A (ja) * | 1988-04-28 | 1989-11-07 | Toshiba Corp | デジタル・アナログ変換回路 |
-
1990
- 1990-02-22 JP JP2043648A patent/JPH0775322B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-21 US US07/658,592 patent/US5155385A/en not_active Expired - Lifetime
- 1991-02-22 DE DE69128047T patent/DE69128047D1/de not_active Expired - Lifetime
- 1991-02-22 KR KR1019910002914A patent/KR940009253B1/ko not_active IP Right Cessation
- 1991-02-22 EP EP91400494A patent/EP0458659B1/en not_active Expired - Lifetime
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| US5155385A (en) | 1992-10-13 |
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| EP0458659A3 (en) | 1993-08-11 |
| DE69128047D1 (de) | 1997-12-04 |
| KR920000177A (ko) | 1992-01-10 |
| KR940009253B1 (ko) | 1994-10-01 |
| JPH03245613A (ja) | 1991-11-01 |
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