JPH03245613A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03245613A JPH03245613A JP2043648A JP4364890A JPH03245613A JP H03245613 A JPH03245613 A JP H03245613A JP 2043648 A JP2043648 A JP 2043648A JP 4364890 A JP4364890 A JP 4364890A JP H03245613 A JPH03245613 A JP H03245613A
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- 230000000694 effects Effects 0.000 abstract description 3
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- 238000006243 chemical reaction Methods 0.000 description 5
- 101100493897 Arabidopsis thaliana BGLU30 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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- H03M1/74—Simultaneous conversion
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術（第８．第９図）
発明が解決しようとする課８（第１０図）課題を解決す
るための手段（第１、第２図）作用 実施例 （ｉ）第１の実施例の説明（第３．第４ｒｙＪ）（ｊ）
第２の実施例の説明（第５〜第７図）発明の効果 〔概 要〕 半導体集積回路装置、特に一つの半導体チップに集積配
置される複数のＤ／Ａコンバータ素子及びオペアンプ素
子等のバイアス供給の改良に関し、該Ｄ／Ａコンバータ
素子に電圧バイアス供給をすることなく、その回路構成
を工夫してそれに電流バイアス供給をし、配線抵抗など
により電源電圧が微妙にずれた場合であっても、Ｄ／Ａ
コンバータ出力のチャネル間の誤差を極力抑制すること
を目的とし、 第１の装置は、ｍ個の電流を流出する電流源群及び選択
信号に基づいて前記電流を選択出力するｍ個のスイッチ
ング手段から成るｎ個の電流選択出力手段と、前記電流
選択出力手段にそれぞれバイアス電流を供給する電流バ
イアス発生手段とを具備し、前記電流選択出力手段が一
つの半導体チップに２以上設けられ、前記電流バイアス
発生手段が外部制御信号に基づいてバイアス電圧を発生
するバイアス電圧発生手段と、前記バイアス電圧に基づ
いて前記バイアス電流を出力する動作設定用トランジス
タから成ることを特徴とし、第２の装置は第１の装置に
おいて、デジタルデータを入力して前記選択信号を出力
するデータ変換手段と、前記各電流選択出力手段の電流
出力点に接続された複数の負荷素子とが設けられ、前記
デジタルデータに基づいてアナログ電圧を出力すること
を含み構成する。
るための手段（第１、第２図）作用 実施例 （ｉ）第１の実施例の説明（第３．第４ｒｙＪ）（ｊ）
第２の実施例の説明（第５〜第７図）発明の効果 〔概 要〕 半導体集積回路装置、特に一つの半導体チップに集積配
置される複数のＤ／Ａコンバータ素子及びオペアンプ素
子等のバイアス供給の改良に関し、該Ｄ／Ａコンバータ
素子に電圧バイアス供給をすることなく、その回路構成
を工夫してそれに電流バイアス供給をし、配線抵抗など
により電源電圧が微妙にずれた場合であっても、Ｄ／Ａ
コンバータ出力のチャネル間の誤差を極力抑制すること
を目的とし、 第１の装置は、ｍ個の電流を流出する電流源群及び選択
信号に基づいて前記電流を選択出力するｍ個のスイッチ
ング手段から成るｎ個の電流選択出力手段と、前記電流
選択出力手段にそれぞれバイアス電流を供給する電流バ
イアス発生手段とを具備し、前記電流選択出力手段が一
つの半導体チップに２以上設けられ、前記電流バイアス
発生手段が外部制御信号に基づいてバイアス電圧を発生
するバイアス電圧発生手段と、前記バイアス電圧に基づ
いて前記バイアス電流を出力する動作設定用トランジス
タから成ることを特徴とし、第２の装置は第１の装置に
おいて、デジタルデータを入力して前記選択信号を出力
するデータ変換手段と、前記各電流選択出力手段の電流
出力点に接続された複数の負荷素子とが設けられ、前記
デジタルデータに基づいてアナログ電圧を出力すること
を含み構成する。
本発明は、半導体集積回路装置に関するものであり、更
に詳しく言えば、一つの半導体チップに集積配置される
複数のＤ／Ａコンバータ素子及びオペアンプ素子等のバ
イアス供給の改良に関するものである。
に詳しく言えば、一つの半導体チップに集積配置される
複数のＤ／Ａコンバータ素子及びオペアンプ素子等のバ
イアス供給の改良に関するものである。
近年、テレビジラン装置、ステレオ装置等の各種電子機
器の復調分野において、信号処理の高効率化を図るため
Ｄ／Ａコンバータ素子の多チャンネル化の要求がされて
いる。これにより、該Ｄ／Ａコンバータ素子を一つの半
導体チップに複数配置された半導体集積回路装置が製造
されている。
器の復調分野において、信号処理の高効率化を図るため
Ｄ／Ａコンバータ素子の多チャンネル化の要求がされて
いる。これにより、該Ｄ／Ａコンバータ素子を一つの半
導体チップに複数配置された半導体集積回路装置が製造
されている。
ところで、Ｄ／Ａコンバータ素子間の出力のばらつきを
小さくするためバイアス回路によりバイアス電圧が供給
されている。
小さくするためバイアス回路によりバイアス電圧が供給
されている。
これによれば、一つの半導体チップにＤ／Ａコンバータ
が結果的に分散して配置されることから、電源電圧の微
小変化により、各Ｄ／Ａコンバータ内の電流が異なって
くる。これにより、該コンバータの出力電流にばらつき
を生じ、チャンネル間に誤差を生ずることがある。
が結果的に分散して配置されることから、電源電圧の微
小変化により、各Ｄ／Ａコンバータ内の電流が異なって
くる。これにより、該コンバータの出力電流にばらつき
を生じ、チャンネル間に誤差を生ずることがある。
そこで、電源電圧が微妙にずれた場合であっても、Ｄ／
Ａコンバータ出力のチャンネル間の誤差を極力低減する
ことができる装置が望まれている。
Ａコンバータ出力のチャンネル間の誤差を極力低減する
ことができる装置が望まれている。
第８〜１０図は、従来例に係る半導体集積回路装置の説
明図である。
明図である。
第８図は、従来例に係る電流出力型Ｄ／Ａコンバータの
構成図を示している。
構成図を示している。
図において、電流出力型Ｄ／Ａコンバータは、デコーダ
回路、ラッチ回路２．電流選択出力回路３及び負荷抵抗
ＲＬから成る。を流選択出力回路３は、バイアス電圧発
生回路３Ａ、電流源群３Ｂ及びスイッチング回路３Ｃか
ら成る。
回路、ラッチ回路２．電流選択出力回路３及び負荷抵抗
ＲＬから成る。を流選択出力回路３は、バイアス電圧発
生回路３Ａ、電流源群３Ｂ及びスイッチング回路３Ｃか
ら成る。
当該装置の機能は、例えば、４ビツトのデジタルデータ
ＤＩＮがデコーダ回路１に入力されると、１５通りの選
択信号Ｓがラッチ回路２を介して電流選択出力回路３に
出力される。これにより、負荷抵抗ＲＬの一端子にアナ
ログ電圧ｖｏが出力される。
ＤＩＮがデコーダ回路１に入力されると、１５通りの選
択信号Ｓがラッチ回路２を介して電流選択出力回路３に
出力される。これにより、負荷抵抗ＲＬの一端子にアナ
ログ電圧ｖｏが出力される。
第９図は、従来例に係る電流選択出力回路３の１チヤン
ネルの構成図を示している。
ネルの構成図を示している。
図において、バイアス電圧発生回路３Ａは、オペアンプ
ＯＰ、バイアス発生用トランジスタＴ１及びバイアス抵
抗ＲＢから成る。また、電流源群３Ｂは、動作設定用ト
ランジスタＴ２．Ｔ５と、トランジスタＴ３．Ｔ４から
なるカレントミラー回路と、１５個の電流源トランジス
タ７６１〜Ｔ６１５で構成されている。
ＯＰ、バイアス発生用トランジスタＴ１及びバイアス抵
抗ＲＢから成る。また、電流源群３Ｂは、動作設定用ト
ランジスタＴ２．Ｔ５と、トランジスタＴ３．Ｔ４から
なるカレントミラー回路と、１５個の電流源トランジス
タ７６１〜Ｔ６１５で構成されている。
当該回路の機能は、バイアス電圧発生回路３Ａノオヘア
ン７’ＯＰ、バイアス発生用トランジスタＴ１及びバイ
アス抵抗ＲＢによって発生したバイアス電圧Ｖが電流源
群３Ｂの動作設定用トランジスタＴ２に入力されると、
トランジスタＴ２にバイアス電流ｉｂ流れ、それに応じ
てトランジスタＴ５のゲート電圧がＶａとなる。この電
圧Ｖａが１５個の電流源トランジスタＴ６１−Ｔ６１５
のバイアス電圧となる。
ン７’ＯＰ、バイアス発生用トランジスタＴ１及びバイ
アス抵抗ＲＢによって発生したバイアス電圧Ｖが電流源
群３Ｂの動作設定用トランジスタＴ２に入力されると、
トランジスタＴ２にバイアス電流ｉｂ流れ、それに応じ
てトランジスタＴ５のゲート電圧がＶａとなる。この電
圧Ｖａが１５個の電流源トランジスタＴ６１−Ｔ６１５
のバイアス電圧となる。
また、スイッチング回路３Ｃの選択トランジスタにより
電流源トランジスタＴ６１〜Ｔ ６１５が選択され、電
流量が出力される。
電流源トランジスタＴ６１〜Ｔ ６１５が選択され、電
流量が出力される。
これにより、ラッチ回路２からの選択信号に基づいて負
荷抵抗ＲＬの一端子にアナログ電圧ｖ。
荷抵抗ＲＬの一端子にアナログ電圧ｖ。
が出力される。
ところで、従来例によればＤ／Ａコンバータの多チャン
ネル化をする場合、第１０図の問題点を説明する回路図
ようにバイアス電圧発生回路３Ａで発生したバイアス電
圧Ｖがカレントミラー回路の動作設定用トランジスタＴ
２に分配供給されている。
ネル化をする場合、第１０図の問題点を説明する回路図
ようにバイアス電圧発生回路３Ａで発生したバイアス電
圧Ｖがカレントミラー回路の動作設定用トランジスタＴ
２に分配供給されている。
このため、バイアス電圧発生回路３Ａ及び各Ｄ／Ａコン
バータの電源供給点ｐＯ，ｐｉ、ｐ２゜…ｐｎ等の電圧
が、該Ｄ／Ａコンバータ間の配線抵抗Ｒｆｆｉの影響に
より微妙にずれた場合、各電流源群３Ｂのバイアス電流
ｉ ｂｌ、 ｉ ｂ２． ｉ ｂｎがこれに比例し
て微妙にずれ、電流の関係がｉｂｌ≠ｔｂ２φｉｂｎに
なることがある。このことで、Ｄ／Ａコンバータ間の電
流ｉｆ、ｉ２．ｉｎの出力にばらつきを生じ、その結果
、Ｄ／Ａコンバータのチャンネル間の誤差を生じる。
バータの電源供給点ｐＯ，ｐｉ、ｐ２゜…ｐｎ等の電圧
が、該Ｄ／Ａコンバータ間の配線抵抗Ｒｆｆｉの影響に
より微妙にずれた場合、各電流源群３Ｂのバイアス電流
ｉ ｂｌ、 ｉ ｂ２． ｉ ｂｎがこれに比例し
て微妙にずれ、電流の関係がｉｂｌ≠ｔｂ２φｉｂｎに
なることがある。このことで、Ｄ／Ａコンバータ間の電
流ｉｆ、ｉ２．ｉｎの出力にばらつきを生じ、その結果
、Ｄ／Ａコンバータのチャンネル間の誤差を生じる。
これにより、複数のＤ／Ａコンバータを共通バイアス回
路で動作させる多チャンネル型り／Ａコンバータの信頼
度が低下するという問題がある。
路で動作させる多チャンネル型り／Ａコンバータの信頼
度が低下するという問題がある。
本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、Ｄ／Ａコンバータ素子に電圧バイアス供給をす
ることなく、その回路構成を工夫してそれに電流バイア
ス供給をし、配線抵抗などにより電源電圧が微妙にずれ
た場合であっても、Ｄ／Ａコンバータ出力のチャンネル
間の誤差を極力抑制することを可能とする半導体集積回
路装置の提供を目的とする。
であり、Ｄ／Ａコンバータ素子に電圧バイアス供給をす
ることなく、その回路構成を工夫してそれに電流バイア
ス供給をし、配線抵抗などにより電源電圧が微妙にずれ
た場合であっても、Ｄ／Ａコンバータ出力のチャンネル
間の誤差を極力抑制することを可能とする半導体集積回
路装置の提供を目的とする。
〔課題を解決するための手段］
第１図は、本発明に係る第１の半導体集積回路装置の原
理図であり、第２図は、本発明に係る第２の半導体集積
回路装置の原理図を示している。
理図であり、第２図は、本発明に係る第２の半導体集積
回路装置の原理図を示している。
その第１の装置は、ｍ個の電流ｍ−ｔ、ｍ−１゜２．３
．…を流出する電流源群１１及び選択信号Ｓ１〜Ｓｍに
基づいて前記電流ｉを選択出力するｍ個のスイッチング
手段１２から成るｎ個の電流選択出力手段Ａｌ 〜Ａｎ
、ｎ−、２．３．−と、前記電流選択出力手段Ａ１〜Ａ
ｎにそれぞれバイアス電流ｉｂを供給する電流バイアス
発生手段１３とを具備し、前記電流選択出力手段Ａ１〜
Ａｎが一つの半導体チップに２以上設けられ、前記電流
バイアス発生手段１３が外部制御信号ｓｃに基づいてバ
イアス電圧Ｖを発生するバイアス電圧発生手段１３Ａと
、前記バイアス電圧Ｖに基づいて前記バイアス電流ｉｂ
を出力する動作設定用トランジスタＴＩ、Ｔ２…Ｔｎか
ら成ることを特徴とし、その第２の装置は、第１の装置
において、デジタルデータＤＩＮを入力して前記選択信
号Ｓ１−３ｍを出力するデータ変換手段１４と、前記各
電流選択出力手段Ａ１〜Ａｎの電流出力点に接続された
複数の負荷素子Ｒ１〜Ｒｎとが設けられ、前記デジタル
データＤＩＮに基づいてアナログ電圧ｖ１〜ｖｎを出力
することを特徴とし、上記目的を達成する。
．…を流出する電流源群１１及び選択信号Ｓ１〜Ｓｍに
基づいて前記電流ｉを選択出力するｍ個のスイッチング
手段１２から成るｎ個の電流選択出力手段Ａｌ 〜Ａｎ
、ｎ−、２．３．−と、前記電流選択出力手段Ａ１〜Ａ
ｎにそれぞれバイアス電流ｉｂを供給する電流バイアス
発生手段１３とを具備し、前記電流選択出力手段Ａ１〜
Ａｎが一つの半導体チップに２以上設けられ、前記電流
バイアス発生手段１３が外部制御信号ｓｃに基づいてバ
イアス電圧Ｖを発生するバイアス電圧発生手段１３Ａと
、前記バイアス電圧Ｖに基づいて前記バイアス電流ｉｂ
を出力する動作設定用トランジスタＴＩ、Ｔ２…Ｔｎか
ら成ることを特徴とし、その第２の装置は、第１の装置
において、デジタルデータＤＩＮを入力して前記選択信
号Ｓ１−３ｍを出力するデータ変換手段１４と、前記各
電流選択出力手段Ａ１〜Ａｎの電流出力点に接続された
複数の負荷素子Ｒ１〜Ｒｎとが設けられ、前記デジタル
データＤＩＮに基づいてアナログ電圧ｖ１〜ｖｎを出力
することを特徴とし、上記目的を達成する。
本発明の第１の装置によれば、バイアス電圧発生手段１
３Ａと、動作設定用トランジスタＴ１〜Ｔｎから成る電
流バイアス発生手段１３が設けられ、電流選択出力手段
Ａ１〜Ａｎにバイアス電流ｔｂを供給している。
３Ａと、動作設定用トランジスタＴ１〜Ｔｎから成る電
流バイアス発生手段１３が設けられ、電流選択出力手段
Ａ１〜Ａｎにバイアス電流ｔｂを供給している。
このため、複数の電流選択出力手段Ａ１〜Ａｎが一つの
半導体チップに分散して配置され、各電流選択出力手段
Ａ１〜Ａｎの電源供給点の電源電圧が微妙にずれた場合
であっても、動作設定用トランジスタＴ１〜Ｔｎが電流
バイアス発生手段１３に集中して設けられていることか
ら、該動作設定用トランジスタＴ１〜Ｔｎ間では電ｉｉ
ｔ圧の影響を受けないこととなるので、各電流選択出力
手段Ａ１〜Ａｎに同一のバイアス電流ｔｂを供給するこ
とができる。
半導体チップに分散して配置され、各電流選択出力手段
Ａ１〜Ａｎの電源供給点の電源電圧が微妙にずれた場合
であっても、動作設定用トランジスタＴ１〜Ｔｎが電流
バイアス発生手段１３に集中して設けられていることか
ら、該動作設定用トランジスタＴ１〜Ｔｎ間では電ｉｉ
ｔ圧の影響を受けないこととなるので、各電流選択出力
手段Ａ１〜Ａｎに同一のバイアス電流ｔｂを供給するこ
とができる。
これにより、各電流選択出力手段Ａ１〜Ａｎ間の電流選
択出力動作を誤差なく行うことが可能となる。
択出力動作を誤差なく行うことが可能となる。
また、本発明の第２の装置によれば、第１の装置にデー
タ変換手段１４と、負荷素子Ｒ１〜Ｒｎとが設けられ、
デジタルデータＤＩＮに基づいてアナログ電圧ｖｌ−ｖ
ｎが出力される。
タ変換手段１４と、負荷素子Ｒ１〜Ｒｎとが設けられ、
デジタルデータＤＩＮに基づいてアナログ電圧ｖｌ−ｖ
ｎが出力される。
このため、第１の装置を応用してチャンネル間の誤差が
極力低減された電流出力型の多チャンネルＤ／Ａコンバ
ータを構成することができる。
極力低減された電流出力型の多チャンネルＤ／Ａコンバ
ータを構成することができる。
これにより、従来例に比べて多チャンネルＤ／Ａコンバ
ータの信頼度の向上を図ることが可能となる。
ータの信頼度の向上を図ることが可能となる。
次に図を参照しながら本発明の実施例について説明をす
る。
る。
第３〜７図は、本発明の実施例に係る半導体集積回路装
置の説明図である。
置の説明図である。
（ｉ）第１の実施例の説明
第３．第４図は、本発明の第１の実施例に係る多チヤン
ネル電流出力回路装置の構成図であり、第３図は、その
１チヤンネルの構成図を示している。
ネル電流出力回路装置の構成図であり、第３図は、その
１チヤンネルの構成図を示している。
図において、Ａ１は電流選択出力手段の一実施例となる
電流選択出力回路である。該出力回路Ａ１は電流源群２
１Ａと、複数のスイッチング回路１２の一実施例となる
電流選択スイッチング回路２２Ａから成る。また、該電
流源群２１ＡはｎチャンネルＭＯ３）ランジスタＴ２０
． Ｔ３０から成るカレントミラー回路２ＩＣ及びｐチ
ャンネルＭＯ３）ランジスタＴ４０． Ｔ５１…Ｔ５−
等から成る電流源用トランジスタにより構成されている
。を流源群２ＬＡの機能は、バイアス電流ｉｂに基づい
て例えば、４ピツ）（ｍ−１５）の場合には、電流１＝
１５ｉ発生するものである。
電流選択出力回路である。該出力回路Ａ１は電流源群２
１Ａと、複数のスイッチング回路１２の一実施例となる
電流選択スイッチング回路２２Ａから成る。また、該電
流源群２１ＡはｎチャンネルＭＯ３）ランジスタＴ２０
． Ｔ３０から成るカレントミラー回路２ＩＣ及びｐチ
ャンネルＭＯ３）ランジスタＴ４０． Ｔ５１…Ｔ５−
等から成る電流源用トランジスタにより構成されている
。を流源群２ＬＡの機能は、バイアス電流ｉｂに基づい
て例えば、４ピツ）（ｍ−１５）の場合には、電流１＝
１５ｉ発生するものである。
スイッチング回路２２Ａは、選択信号Ｓ１〜Ｓｍ基づい
て電流ｉを選択出力するものである。また、該回路２２
Ａは、ｎチャンネルＭＯＳトランジスタＴ６Ｌ、 Ｔ６
２…７６ｗ等から成る。
て電流ｉを選択出力するものである。また、該回路２２
Ａは、ｎチャンネルＭＯＳトランジスタＴ６Ｌ、 Ｔ６
２…７６ｗ等から成る。
２３は電流バイアス発生手段１３の一実施例となる電流
バイアス発生回路であり、外部制御信号ＳＣの一実施例
となる外部設定電圧■ＳＣに基づいてバイアス電流ｉｂ
を出力するものである。電流バイアス発生回路２３は、
バイアス電圧発生回路２３Ａ及び動作設定用トランジス
タＴＩＯから成る。
バイアス発生回路であり、外部制御信号ＳＣの一実施例
となる外部設定電圧■ＳＣに基づいてバイアス電流ｉｂ
を出力するものである。電流バイアス発生回路２３は、
バイアス電圧発生回路２３Ａ及び動作設定用トランジス
タＴＩＯから成る。
また、バイアス電圧発生回路２３Ａは、オペアンプＯＰ
、バイアス発生用トランジスタＴ１及びバイアス抵抗Ｒ
Ｂから成る。ここで、外部設定電圧■ＳＣがオペアンプ
ＯＰに入力されると、仮想接地によりバイアス抵抗ＲＢ
の他端に電圧が決定される。この電圧により、バイアス
発生用トランジスタＴＩに流れる電流が決まり、該トラ
ンジスタＴｌのゲート電圧が決定する。この電圧がバイ
アス電圧Ｖである。この電圧Ｖを動作設定用トランジス
タＴＩＯに出力するものである。
、バイアス発生用トランジスタＴ１及びバイアス抵抗Ｒ
Ｂから成る。ここで、外部設定電圧■ＳＣがオペアンプ
ＯＰに入力されると、仮想接地によりバイアス抵抗ＲＢ
の他端に電圧が決定される。この電圧により、バイアス
発生用トランジスタＴＩに流れる電流が決まり、該トラ
ンジスタＴｌのゲート電圧が決定する。この電圧がバイ
アス電圧Ｖである。この電圧Ｖを動作設定用トランジス
タＴＩＯに出力するものである。
なお、動作設定用トランジスタＴＩＯは、従来例に係る
電流出力型Ｄ／Ａコンバータにおいては、電流源群２１
Ａ内に設けられている。これに対して、本発明では電流
バイアス発生回路２３内に設けられものである。
電流出力型Ｄ／Ａコンバータにおいては、電流源群２１
Ａ内に設けられている。これに対して、本発明では電流
バイアス発生回路２３内に設けられものである。
これは、トランジスタ７、０と電流源群２１Ａのトラン
ジスタＴ２０の間の配線が長く引き延ばされた場合であ
っても、トランジスタＴＩＯを流れる電流ｉｂと同じ電
ｉｉｂがトランジスタＴ２０にも流れるため、電源電圧
の影響を受けず正確にバイアスされる。
ジスタＴ２０の間の配線が長く引き延ばされた場合であ
っても、トランジスタＴＩＯを流れる電流ｉｂと同じ電
ｉｉｂがトランジスタＴ２０にも流れるため、電源電圧
の影響を受けず正確にバイアスされる。
これにより、第５〜７図に示すような一つの半導体チッ
プに電流出力型Ｄ／Ａコンバータを複数設けて、テレビ
ジョン装置やステレオ装置等のマルチ信号を復調処理す
る多チャンネルＤ／Ａコンバークの電流出力回路を構成
することが可能となる。
プに電流出力型Ｄ／Ａコンバータを複数設けて、テレビ
ジョン装置やステレオ装置等のマルチ信号を復調処理す
る多チャンネルＤ／Ａコンバークの電流出力回路を構成
することが可能となる。
第４図は、本発明の第１の実施例に係るｎチャンネル電
流出力回路装置の集積回路図を示している。
流出力回路装置の集積回路図を示している。
図において、ｎチャンネル電流出力回路装置は、一つの
半導体チップに電流バイアス発生回路２３を一つ設け、
それを共通にして複数の電流選択出力回路Ａ ｌ−Ａ
ｎを駆動し、ｎチャンネルの電流を出力するものである
。
半導体チップに電流バイアス発生回路２３を一つ設け、
それを共通にして複数の電流選択出力回路Ａ ｌ−Ａ
ｎを駆動し、ｎチャンネルの電流を出力するものである
。
ここで、電流バイアス発生回路２３は第３図で説明した
回路２３を用い、また、従来例と同様に電流選択出力回
路Ａ１〜Ａｎが、半導体チップに分散して配置されるも
のとする。このことから該回路間の配線抵抗Ｒｊ！の影
響により各電源供給点ｐｏ、ｐｉ、ｐ２．ｐ３の電圧が
微妙に異なっている。 また、各電流選択出力回路Ａ１
〜Ａｎには、電流バイアス発生回路２３からのバイアス
電流ｉｂが個別に供給されている。この点で、従来例の
バイアス電圧Ｖを各電流選択出力回路Ａ１〜Ａｎに分配
供給する方法と異なっている。
回路２３を用い、また、従来例と同様に電流選択出力回
路Ａ１〜Ａｎが、半導体チップに分散して配置されるも
のとする。このことから該回路間の配線抵抗Ｒｊ！の影
響により各電源供給点ｐｏ、ｐｉ、ｐ２．ｐ３の電圧が
微妙に異なっている。 また、各電流選択出力回路Ａ１
〜Ａｎには、電流バイアス発生回路２３からのバイアス
電流ｉｂが個別に供給されている。この点で、従来例の
バイアス電圧Ｖを各電流選択出力回路Ａ１〜Ａｎに分配
供給する方法と異なっている。
このようにして、本発明の第１の実施例によれば、バイ
アス電圧発生回路２３Ａと、動作設定用トランジスタＴ
１〜Ｔｎから成る電流バイアス発生回路２３が設けられ
、電流選択出力回路Ａ１〜Ａｎにバイアス電流ｉｂを供
給している。
アス電圧発生回路２３Ａと、動作設定用トランジスタＴ
１〜Ｔｎから成る電流バイアス発生回路２３が設けられ
、電流選択出力回路Ａ１〜Ａｎにバイアス電流ｉｂを供
給している。
このため、複数の電流選択出力回路Ａ１〜Ａｎが一つの
半導体チップに分散して配置され、バイアス電圧発生回
路２３Ａと各電流選択出力回路Ａ１〜Ａｎの電源供給点
ｐｏ、ｐｌ、ｐ２．−ｐｎの電源電圧が微妙にずれた場
合であっても、動作設定用トランジスタＴ１〜Ｔｎが電
流バイアス発生回路２３に集中して設けられていること
から、該動作設定用トランジスタＴ１〜Ｔｎ間では電源
電圧の影響を受けない、このことで、動作設定用トラン
ジスタＴ１〜Ｔｎが従来例のように各電流選択出力回路
ＡｌｘＡｎに設けられていた場合に比べて、電源供給点
ｐｏ、ｐｉ、ｐ２．…ｐｎの電源電圧に無関係に電流選
択出力回路Ａ１〜Ａｎに同一のバイアス電流ｉｂを供給
することができる。
半導体チップに分散して配置され、バイアス電圧発生回
路２３Ａと各電流選択出力回路Ａ１〜Ａｎの電源供給点
ｐｏ、ｐｌ、ｐ２．−ｐｎの電源電圧が微妙にずれた場
合であっても、動作設定用トランジスタＴ１〜Ｔｎが電
流バイアス発生回路２３に集中して設けられていること
から、該動作設定用トランジスタＴ１〜Ｔｎ間では電源
電圧の影響を受けない、このことで、動作設定用トラン
ジスタＴ１〜Ｔｎが従来例のように各電流選択出力回路
ＡｌｘＡｎに設けられていた場合に比べて、電源供給点
ｐｏ、ｐｉ、ｐ２．…ｐｎの電源電圧に無関係に電流選
択出力回路Ａ１〜Ａｎに同一のバイアス電流ｉｂを供給
することができる。
これにより、各電流選択出力回路Ａ１〜Ａｎ間の電流選
択出力動作を誤差なく行うことが可能となる。
択出力動作を誤差なく行うことが可能となる。
次に、第１のｎチャンネル電流出力回路装置を応用して
ｎチャンネルＤ／Ａコンバータを構成する場合について
説明をする。
ｎチャンネルＤ／Ａコンバータを構成する場合について
説明をする。
（ｉｉ ）第２の実施例の説明
第５．第６図は、本発明の第２の実施例に係るｎチャン
ネルＤ／Ａコンバータの構成図であり、第５図は、その
１チヤンネルの構成図を示している。
ネルＤ／Ａコンバータの構成図であり、第５図は、その
１チヤンネルの構成図を示している。
図において、第１の実施例と異なるのは第２の実施例で
は、第４図に示したｎチャンネル電流出力装置に、デジ
タルデータＤＩＮを入力して選択信号８１〜Ｓｎを出力
するデータ変換手段１４と、各電流選択出力回路Ａ１の
電流出力点に負荷素子ＲＬとが設けられ１、デジタルデ
ータＤＩＮに基づいてアナログ電圧ＶＱを出力するもの
である。
は、第４図に示したｎチャンネル電流出力装置に、デジ
タルデータＤＩＮを入力して選択信号８１〜Ｓｎを出力
するデータ変換手段１４と、各電流選択出力回路Ａ１の
電流出力点に負荷素子ＲＬとが設けられ１、デジタルデ
ータＤＩＮに基づいてアナログ電圧ＶＱを出力するもの
である。
すなわち、２４Ａ、２５Ａはデータ変換手段１４の一実
施例を構成するデコーダ回路及びラッチ回路である。デ
コーダ回路２４Ａは、例えば、４ビツトのデジタル入力
データＤＩＮを入力して１５通りのデータを出力するも
のである。
施例を構成するデコーダ回路及びラッチ回路である。デ
コーダ回路２４Ａは、例えば、４ビツトのデジタル入力
データＤＩＮを入力して１５通りのデータを出力するも
のである。
また、ラッチ回路２５Ａはクロック信号ＣＬにに基づい
て１５通りのデータをラッチ処理をし、それを選択信号
５ｌ−３ｎの一実施例となるゲート選択データＤｇＬ
０ｇ２…０ｇ１５としてスイッチング回路２２Ａに出力
するものである。
て１５通りのデータをラッチ処理をし、それを選択信号
５ｌ−３ｎの一実施例となるゲート選択データＤｇＬ
０ｇ２…０ｇ１５としてスイッチング回路２２Ａに出力
するものである。
負荷素子ＲＬには抵抗を用い、それがスイッチング回路
２２Ａの出力点に接続され、電流源群２１Ａから選択出
力された電流ｉに基づいて電圧を発生するものである。
２２Ａの出力点に接続され、電流源群２１Ａから選択出
力された電流ｉに基づいて電圧を発生するものである。
なお、第１の実施例と同じ符号のものは同じ機能を有す
るので説明を省略する。
るので説明を省略する。
第６図は、本発明の第２の実施例に係るｎチャンネルＤ
／Ａコンバータの配置図である。
／Ａコンバータの配置図である。
図において、ｎチャンネルＤ／Ａコンバータは、一つの
半導体チップ２７に先の電流バイアス発生回路２３を一
つ配置し、電流出力Ｄ／Ａコンパータ２６Ａをｎ個配置
することにより構成する。
半導体チップ２７に先の電流バイアス発生回路２３を一
つ配置し、電流出力Ｄ／Ａコンパータ２６Ａをｎ個配置
することにより構成する。
また、電流バイアス発生回路２３と各電流出力Ｄ／Ａコ
ンバータ２６Ａとはバイアス電流ｊｂを供給する配線ｆ
ｆ１ｌ、！２…により接続されている。
ンバータ２６Ａとはバイアス電流ｊｂを供給する配線ｆ
ｆ１ｌ、！２…により接続されている。
第７図は、本発明の第２の実施例に係るｎチャンネルＤ
／Ａコンバータの集積回路図である。
／Ａコンバータの集積回路図である。
図において、ｎチャンネルＤ／Ａコンバータは、先の電
流バイアス発生回路２３が一つとｎ個の電流選択出力回
路Ａ１〜Ａｎが一つの半導体チップに設けられている。
流バイアス発生回路２３が一つとｎ個の電流選択出力回
路Ａ１〜Ａｎが一つの半導体チップに設けられている。
その構成の詳細については、第３〜第６図に示したので
説明を省略する。
説明を省略する。
ここでは、当該コンバータの動作について説明をする。
まず、バイアス電流ｉｂを設定するため外部設定電圧■
ＳＣを入力する。これにより、オペアンプＯＰ、バイア
ス発生トランジスタＴ１及びバイアス抵抗ＲＢを介して
バイアス電圧発生回路２３Ａがら動作設定用トランジス
タＴ１１＝Ｔ１ｎにバイアス電圧Ｖが出力される。この
バイアス電圧Ｖにより、動作設定用トランジスタＴｌｌ
〜ＴｉｎがＯＮして、各トランジスタＴｌｌ〜Ｔｉｎに
バイアス電流ｉｂが流れる。バイアス電流ｉｂは各電流
選択出力回路Ａ１〜Ａｎのｎ個の電流源群２１Ａに個別
に入力される。
ＳＣを入力する。これにより、オペアンプＯＰ、バイア
ス発生トランジスタＴ１及びバイアス抵抗ＲＢを介して
バイアス電圧発生回路２３Ａがら動作設定用トランジス
タＴ１１＝Ｔ１ｎにバイアス電圧Ｖが出力される。この
バイアス電圧Ｖにより、動作設定用トランジスタＴｌｌ
〜ＴｉｎがＯＮして、各トランジスタＴｌｌ〜Ｔｉｎに
バイアス電流ｉｂが流れる。バイアス電流ｉｂは各電流
選択出力回路Ａ１〜Ａｎのｎ個の電流源群２１Ａに個別
に入力される。
これにより、各電流源群２１Ａにはバイアス電流ｉｂに
決定される電流が流れ、スイッチング回路２２Ａの選択
により目的の電流が流出可能となる。
決定される電流が流れ、スイッチング回路２２Ａの選択
により目的の電流が流出可能となる。
一方、各デコーダ２４Ａに入力された４ビツトの入力デ
ータＤＩＮＩ、ＤＩＮ２及びＤＩＮｎに基づいてスイッ
チング回路２２ＡのトランジスタＴ６、 Ｔ６２…Ｔ
６１５が選択され、各電流源群２１Ａから電流１１、ｉ
２．…ｉｎがそれぞれ流出する。
ータＤＩＮＩ、ＤＩＮ２及びＤＩＮｎに基づいてスイッ
チング回路２２ＡのトランジスタＴ６、 Ｔ６２…Ｔ
６１５が選択され、各電流源群２１Ａから電流１１、ｉ
２．…ｉｎがそれぞれ流出する。
これにより、負荷抵抗ＲＬＩ、 ＲＬ２及びＲＬｎによ
って電圧降下が生じ、各出力点１チヤンネル、２チ＋ン
ネル及びｎチャンネルに、それぞれアナログ電圧ｖｌ−
ｖｎを出力することができる。
って電圧降下が生じ、各出力点１チヤンネル、２チ＋ン
ネル及びｎチャンネルに、それぞれアナログ電圧ｖｌ−
ｖｎを出力することができる。
このようにして、本発明の第２の実施例によれば、第１
のｎチャンネル電流出力回路装置にデコーダ２４Ａ、ラ
ツチ回路２５Ａと、負荷抵抗ＲＬＩ〜ＲＬｎとが設けら
れ、デジタルデータＤＩＮＩ〜ＤＩＮｎに基づいてアナ
ログ電圧ｖｌ−ｖｎがそれぞれ出力される。
のｎチャンネル電流出力回路装置にデコーダ２４Ａ、ラ
ツチ回路２５Ａと、負荷抵抗ＲＬＩ〜ＲＬｎとが設けら
れ、デジタルデータＤＩＮＩ〜ＤＩＮｎに基づいてアナ
ログ電圧ｖｌ−ｖｎがそれぞれ出力される。
このため、各Ｄ／Ａコンバータの電源供給点ｐ１、Ｐ２
．Ｐ３等の電圧が、該Ｄ／Ａコンバータ間の配線抵抗Ｒ
１の影響により微妙にずれた場合であっても、各電流源
群２１Ａへのバイアス電流ｉｂｌ、 ｉｂ２．…ｉｂ
ｎが、従来例に係るバイアス電流の関係がｉｂｌ≠ｉｂ
２…≠ｉｂｎとなるのに対して、本発明によればｉ ｂ
ｌ＝ ｉ ｂ２−４…ｉｂｎとすることができる。
．Ｐ３等の電圧が、該Ｄ／Ａコンバータ間の配線抵抗Ｒ
１の影響により微妙にずれた場合であっても、各電流源
群２１Ａへのバイアス電流ｉｂｌ、 ｉｂ２．…ｉｂ
ｎが、従来例に係るバイアス電流の関係がｉｂｌ≠ｉｂ
２…≠ｉｂｎとなるのに対して、本発明によればｉ ｂ
ｌ＝ ｉ ｂ２−４…ｉｂｎとすることができる。
このことで、各Ｄ／Ａコンバータから出力する電流ｉ、
ｉ２．…ｉｎ間のばらつきを極力抑制することができる
。
ｉ２．…ｉｎ間のばらつきを極力抑制することができる
。
これにより、従来例に比べて多チャンネルＤ／Ａコンバ
ータの信鯨度の向上を図ることが可能となる。
ータの信鯨度の向上を図ることが可能となる。
以上説明したように、本発明によれば複数の電流選択出
力手段の各電流源群の動作設定用トランジスタが電流バ
イアス発生回路に集中して設けられ、それにバイアス電
流が供給されている。
力手段の各電流源群の動作設定用トランジスタが電流バ
イアス発生回路に集中して設けられ、それにバイアス電
流が供給されている。
このため、各電流選択出力手段の電源供給点の電源電圧
が微妙にずれた場合であっても、動作設定用トランジス
タ間では電源電圧の影響を受けないこととなるので、各
電流選択出力手段に同一のバイアス電流を供給すること
ができる。このことで、各電流選択出力手段間の電流選
択出力動作を誤差なく行うことが可能となる。
が微妙にずれた場合であっても、動作設定用トランジス
タ間では電源電圧の影響を受けないこととなるので、各
電流選択出力手段に同一のバイアス電流を供給すること
ができる。このことで、各電流選択出力手段間の電流選
択出力動作を誤差なく行うことが可能となる。
また、本発明のによれば、チャンネル間の誤差が極力抑
制された電流出力型の多チャンネルＤ／Ａコンバータを
構成することができる。
制された電流出力型の多チャンネルＤ／Ａコンバータを
構成することができる。
これにより、従来例に比べて多チャンネルＤ／Ａコンバ
ータの信鯨度の向上を図ることが可能となる。
ータの信鯨度の向上を図ることが可能となる。
第１図は、本発明に係る第１の半導体集積回路装置の原
理図、 第２図は、本発明に係る第２の半導体集積回路装置の原
理図、 第３図は、本発明の第１の実施例に係るｎチャンネル電
流出力回路装置の１チヤンネルの構成図、第４図は、本
発明の第１の実施例に係るｎチャンネル電流出力回路装
置の集積回路図、第５図は、本発明の第２の実施例に係
る電流出力型Ｄ／Ａコンバータの１チヤンネルの構成図
、第６図は、本発明の第２の実施例に係るｎチャンネル
Ｄ／Ａコンバータの配置図、 第７図は、本発明の第２の実施例に係るｎチャンネルＤ
／Ａコンバータの集積回路図、第８図は、従来例に係る
電流出力型Ｄ／Ａコンバータの１チヤンネルのブロック
図、 第９図は、従来例に係る電流選択出力回路の１チヤンネ
ルの構成図、 第１０図は、従来例に係る問題点を説明する半導体集積
回路図である。 （符号の説明） １１…電流源群、 １２…複数のスイッチング回路、 １３…電流バイアス発生手段、 １３Ａ…バイアス電圧発生手段、 １４…データ変換手段、 Ｒ１〜Ｒｎ…負荷素子、 Ｔ１〜Ｔｎ…動作設定用トランジスタ、Ａ１〜Ａｎ…電
流選択出力手段、 ｔｂ…バイアス電流、 ３１〜Ｓｍ…選択信号、 ■…バイアス電圧、 ＳＣ…外部制御信号、 Ｉｆ−Ｉｎ…電流、 ｖｌ〜ｖｎ−・・アナログ電圧。
理図、 第２図は、本発明に係る第２の半導体集積回路装置の原
理図、 第３図は、本発明の第１の実施例に係るｎチャンネル電
流出力回路装置の１チヤンネルの構成図、第４図は、本
発明の第１の実施例に係るｎチャンネル電流出力回路装
置の集積回路図、第５図は、本発明の第２の実施例に係
る電流出力型Ｄ／Ａコンバータの１チヤンネルの構成図
、第６図は、本発明の第２の実施例に係るｎチャンネル
Ｄ／Ａコンバータの配置図、 第７図は、本発明の第２の実施例に係るｎチャンネルＤ
／Ａコンバータの集積回路図、第８図は、従来例に係る
電流出力型Ｄ／Ａコンバータの１チヤンネルのブロック
図、 第９図は、従来例に係る電流選択出力回路の１チヤンネ
ルの構成図、 第１０図は、従来例に係る問題点を説明する半導体集積
回路図である。 （符号の説明） １１…電流源群、 １２…複数のスイッチング回路、 １３…電流バイアス発生手段、 １３Ａ…バイアス電圧発生手段、 １４…データ変換手段、 Ｒ１〜Ｒｎ…負荷素子、 Ｔ１〜Ｔｎ…動作設定用トランジスタ、Ａ１〜Ａｎ…電
流選択出力手段、 ｔｂ…バイアス電流、 ３１〜Ｓｍ…選択信号、 ■…バイアス電圧、 ＳＣ…外部制御信号、 Ｉｆ−Ｉｎ…電流、 ｖｌ〜ｖｎ−・・アナログ電圧。
Claims (2)
- （１）ｍ個の電流（ｍ・ｉ、ｍ＝１、２、３、…）を流
出する電流源群（１１）及び選択信号（Ｓ１〜Ｓｍ）に
基づいて前記電流（ｉ）を選択出力するｍ個のスイッチ
ング手段（１２）から成るｎ個の電流選択出力手段（Ａ
１〜Ａｎ、ｎ＝１、２、３、…）と、前記電流選択出力
手段（Ａ１〜Ａｎ）にそれぞれバイアス電流（ｉｂ）を
供給する電流バイアス発生手段（１３）とを具備し、 前記電流選択出力手段（Ａ１〜Ａｎ）が一つの半導体チ
ップに２以上設けられ、 前記電流バイアス発生手段（１３）が外部制御信号（Ｓ
Ｃ）に基づいてバイアス電圧（ｖ）を発生するバイアス
電圧発生手段（１３Ａ）と、前記バイアス電圧（ｖ）に
基づいて前記バイアス電流（ｉｂ）を出力する動作設定
用トランジスタ（Ｔ１、Ｔ２…Ｔｎ）から成ることを特
徴とする半導体集積回路装置。 - （２）請求項１記載の半導体集積回路装置において、デ
ジタルデータ（ＤＩＮ）を入力して前記選択信号（Ｓ１
〜Ｓｍ）を出力するデータ変換手段（１４）と、前記各
電流選択出力手段（Ａ１〜Ａｎ）の電流出力点に接続さ
れた複数の負荷素子（Ｒ１〜Ｒｎ）とが設けられ、前記
デジタルデータ（ＤＩＮ）に基づいてアナログ電圧（ｖ
１〜ｖｎ）を出力することを特徴とする半導体集積回路
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043648A JPH0775322B2 (ja) | 1990-02-22 | 1990-02-22 | 半導体集積回路装置 |
| US07/658,592 US5155385A (en) | 1990-02-22 | 1991-02-21 | Semiconductor integrated circuit device having a bias supply current |
| KR1019910002914A KR940009253B1 (ko) | 1990-02-22 | 1991-02-22 | 바이어스 공급전류를 가진 반도체 집적회로장치 |
| DE69128047T DE69128047D1 (de) | 1990-02-22 | 1991-02-22 | Halbleiterintegriertes Schaltungsgerät zur Versorgung eines Bias-Stroms für Digital-Analogwandler |
| EP91400494A EP0458659B1 (en) | 1990-02-22 | 1991-02-22 | Semiconductor integrated circuit device for supplying a bias current to DA converters |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043648A JPH0775322B2 (ja) | 1990-02-22 | 1990-02-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03245613A true JPH03245613A (ja) | 1991-11-01 |
| JPH0775322B2 JPH0775322B2 (ja) | 1995-08-09 |
Family
ID=12669686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2043648A Expired - Fee Related JPH0775322B2 (ja) | 1990-02-22 | 1990-02-22 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5155385A (ja) |
| EP (1) | EP0458659B1 (ja) |
| JP (1) | JPH0775322B2 (ja) |
| KR (1) | KR940009253B1 (ja) |
| DE (1) | DE69128047D1 (ja) |
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| KR100615708B1 (ko) * | 2005-02-04 | 2006-08-25 | 삼성전자주식회사 | 동일한 동작특성을 가지는 복수개의 트랜지스터를이용하는 디지털/아날로그 컨버터 |
| TWI338457B (en) * | 2007-04-12 | 2011-03-01 | Novatek Microelectronics Corp | Reference voltage generator for analog-to-digital converter circuit |
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| JPH0810832B2 (ja) * | 1987-03-04 | 1996-01-31 | 株式会社東芝 | デイジタル―アナログ変換器 |
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| JP2748400B2 (ja) * | 1988-04-27 | 1998-05-06 | 株式会社日立製作所 | 半導体集積回路 |
| JPH01277027A (ja) * | 1988-04-28 | 1989-11-07 | Toshiba Corp | デジタル・アナログ変換回路 |
-
1990
- 1990-02-22 JP JP2043648A patent/JPH0775322B2/ja not_active Expired - Fee Related
-
1991
- 1991-02-21 US US07/658,592 patent/US5155385A/en not_active Expired - Lifetime
- 1991-02-22 DE DE69128047T patent/DE69128047D1/de not_active Expired - Lifetime
- 1991-02-22 KR KR1019910002914A patent/KR940009253B1/ko not_active IP Right Cessation
- 1991-02-22 EP EP91400494A patent/EP0458659B1/en not_active Expired - Lifetime
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