JPS63105516A - マルチプレクサ - Google Patents
マルチプレクサInfo
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- JPS63105516A JPS63105516A JP62258176A JP25817687A JPS63105516A JP S63105516 A JPS63105516 A JP S63105516A JP 62258176 A JP62258176 A JP 62258176A JP 25817687 A JP25817687 A JP 25817687A JP S63105516 A JPS63105516 A JP S63105516A
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- transistors
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- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチプライヤ、特に１以上のアナログ信号を
出力端子に選択的に出力する回路に関する。
出力端子に選択的に出力する回路に関する。
〔従来の技術及び発明が解決しようとする問題点〕アナ
ログ信号マルチプレクサは１以上の入力信号路からの入
力信号を共通出力信号路に選択的に伝達する回路である
。これら信号は多くの場合電流であり、出力信号路で加
算したり別々にスイッチングしたりする。例えば、アナ
ログ信号マルチプレクサは３つの入力信号を入力して、
これら電流を夫々独立して出力端子へ出力したり又は合
成して出力信号とする。
ログ信号マルチプレクサは１以上の入力信号路からの入
力信号を共通出力信号路に選択的に伝達する回路である
。これら信号は多くの場合電流であり、出力信号路で加
算したり別々にスイッチングしたりする。例えば、アナ
ログ信号マルチプレクサは３つの入力信号を入力して、
これら電流を夫々独立して出力端子へ出力したり又は合
成して出力信号とする。
アナログ信号マルチプレクサの性能は主にその精度、信
号帯域幅及びスイッチング速度により判断される。精度
又は直線性は別の入力信号として出力信号路にスイッチ
ングするとき電流の変化として直接影響を受け、またス
イッチング過程で同相モードの電圧「バンブ」又はスパ
イクを生じる。
号帯域幅及びスイッチング速度により判断される。精度
又は直線性は別の入力信号として出力信号路にスイッチ
ングするとき電流の変化として直接影響を受け、またス
イッチング過程で同相モードの電圧「バンブ」又はスパ
イクを生じる。
従って、入力信号路間でスイッチングするとき、直線性
及び信号帯域幅を維持することにより、これら欠点を克
服する必要があった。
及び信号帯域幅を維持することにより、これら欠点を克
服する必要があった。
従って、本発明の目的の１つは帯域＋ｐｉｉｉ制限を最
小にし、出力信号が入力信号に線形的に比例し、且つ既
存のマルチプレクサよりもスイッチング速度の早い改良
したマルチプレクサを提供することである。
小にし、出力信号が入力信号に線形的に比例し、且つ既
存のマルチプレクサよりもスイッチング速度の早い改良
したマルチプレクサを提供することである。
本発明の他の目的は設計が容易である複数のチャンネル
のマルチプレクサを提供することである。
のマルチプレクサを提供することである。
本発明の別の目的はチャンネルの入力信号を反転した出
力信号を得ることのできるマルチプレクサを提供するこ
とである。
力信号を得ることのできるマルチプレクサを提供するこ
とである。
本発明の史に他の目的はマルチプレクサから切り離すべ
きナヤンネルの信号路をオフとすることのできるマルチ
プレクサを提供することである。
きナヤンネルの信号路をオフとすることのできるマルチ
プレクサを提供することである。
〔発明の概要」
本発明に依るマルチプレクサは複数チャンネルより構成
される。各チャンネルは１対の差動増幅器を含み、差動
入力信号を受け、史に各増幅器への負帰還を与える１対
の出力トランジスタを含んでいる。各出力トランジスタ
は差動出力信号をなす出力信号を生じる。各出力信号の
電流利得は各トランジスタのエミッタの利得設定抵抗等
により設定してもよい。各差動増幅器は１対のエミッタ
結合トランジスタを有し、各トランジスタは付加エミッ
タを有し、他のエミッタ結合対の反対側のトランジスタ
の付加エミッタに交差接続する。エミッタ結合エミッタ
交差結合対をバイアスするため、夫々別のエミッタ対を
バイアスする複数の電流源を使用する。
される。各チャンネルは１対の差動増幅器を含み、差動
入力信号を受け、史に各増幅器への負帰還を与える１対
の出力トランジスタを含んでいる。各出力トランジスタ
は差動出力信号をなす出力信号を生じる。各出力信号の
電流利得は各トランジスタのエミッタの利得設定抵抗等
により設定してもよい。各差動増幅器は１対のエミッタ
結合トランジスタを有し、各トランジスタは付加エミッ
タを有し、他のエミッタ結合対の反対側のトランジスタ
の付加エミッタに交差接続する。エミッタ結合エミッタ
交差結合対をバイアスするため、夫々別のエミッタ対を
バイアスする複数の電流源を使用する。
マルチプレクサの各チャンネルは異なる多くのモードで
動作できる。ＮＯＲＭＡＬモードでは電流源は各差動増
幅器のエミッタ結合対をバイアスし、差動入力信号をな
す２つの入力信号を出力トランジスタに印加して差動入
力信号と同じ極性の差動出力信号を生じるようにする。
動作できる。ＮＯＲＭＡＬモードでは電流源は各差動増
幅器のエミッタ結合対をバイアスし、差動入力信号をな
す２つの入力信号を出力トランジスタに印加して差動入
力信号と同じ極性の差動出力信号を生じるようにする。
ＩＮＶＥＲＴモードでは別の電流源を差動（イネーブル
）して、エミッタ交差接続トランジスタ対を作動させ、
入力信号を反対の出力トランジスタに印加することによ
り反転極性の差動出力信号を生じるようにする。ＯＦＦ
モードでは、あらゆる電流藺をイネーブルしてエミッタ
結合トランジスタ対とエミッタ交差結合トランジスタ対
との双方をイネーブルする。略純粋の差動信号の場合に
は、差動入力信号の再入力信号が合成されて差動出力信
号は現れず車にバイアス電流のみが出力される。
）して、エミッタ交差接続トランジスタ対を作動させ、
入力信号を反対の出力トランジスタに印加することによ
り反転極性の差動出力信号を生じるようにする。ＯＦＦ
モードでは、あらゆる電流藺をイネーブルしてエミッタ
結合トランジスタ対とエミッタ交差結合トランジスタ対
との双方をイネーブルする。略純粋の差動信号の場合に
は、差動入力信号の再入力信号が合成されて差動出力信
号は現れず車にバイアス電流のみが出力される。
第１図は本発明によるマルチプレクサ（１０）の１チヤ
ンネルを示す。この回路は１対の差動増幅器（１２）
−（１４）より成る入力段を含む。差動増幅器（１２）
−（１４）は差動入力信号＋ＶＩＮ及び−ＶＩＮを受
ける。差動増幅器（１２）は１対のエミッタ結合トラン
ジスタＱｌ−Ｑ２を含み、＋ＶＩＮを入力段のトランジ
スタＱ１のベースに受ける。同様に、差動増幅器（１４
）は１対のエミッタ結合トランジスタＱ４ Ｑ５を含
み、−ＶＩＮがＱ４のベースに入力される。これらトラ
ンジスタＱ１＊ Ｑ２ ＋Ｑ４及びＱ５はいずれも付加
エミッタを含むダブルエミッタ型トランジスタであり、
各トランジスタの付加エミッタを他の差動増幅器の他方
のトランジスタの付加エミッタに交差接続する。例えば
、トランジスタＱ１のエミッタはトランジスタＱ２のエ
ミッタに接続すると共に付加エミッタをトランジスタＱ
５の付加エミッタに交差接続してトランジスタＱ１−Ｑ
ｓが第１エミツタ交羞接続トランジスタ対を構成する。
ンネルを示す。この回路は１対の差動増幅器（１２）
−（１４）より成る入力段を含む。差動増幅器（１２）
−（１４）は差動入力信号＋ＶＩＮ及び−ＶＩＮを受
ける。差動増幅器（１２）は１対のエミッタ結合トラン
ジスタＱｌ−Ｑ２を含み、＋ＶＩＮを入力段のトランジ
スタＱ１のベースに受ける。同様に、差動増幅器（１４
）は１対のエミッタ結合トランジスタＱ４ Ｑ５を含
み、−ＶＩＮがＱ４のベースに入力される。これらトラ
ンジスタＱ１＊ Ｑ２ ＋Ｑ４及びＱ５はいずれも付加
エミッタを含むダブルエミッタ型トランジスタであり、
各トランジスタの付加エミッタを他の差動増幅器の他方
のトランジスタの付加エミッタに交差接続する。例えば
、トランジスタＱ１のエミッタはトランジスタＱ２のエ
ミッタに接続すると共に付加エミッタをトランジスタＱ
５の付加エミッタに交差接続してトランジスタＱ１−Ｑ
ｓが第１エミツタ交羞接続トランジスタ対を構成する。
同様にトランジスタＱ２の付加エミッタはトランジスタ
Ｑ４の付加エミッタと交差接続して第２エミツタ交差結
合トランジスタ対を構成する。
Ｑ４の付加エミッタと交差接続して第２エミツタ交差結
合トランジスタ対を構成する。
トランジスタＱＩ Ｑ２は第１選択電流源１１及びＩ
２を接続して第１エミツタ結合トランジスタ対としてバ
イアスする。１１及び１２を選択的に作動できる独立し
た電流源として示すが、これは単一電流源で構成して第
ルベルが第２レベルの半分の大きさを有する２レベル電
流源としてもよい。
２を接続して第１エミツタ結合トランジスタ対としてバ
イアスする。１１及び１２を選択的に作動できる独立し
た電流源として示すが、これは単一電流源で構成して第
ルベルが第２レベルの半分の大きさを有する２レベル電
流源としてもよい。
トランジスタＱ４−ＱＳも同様に１３及び１４より成る
第２選択電流源によりバイアスされる第２エミツタ結合
トランジスタ対を構成する。１３及びＩ４は独立した電
流源でもよく、またオン又はイネーブルすることにより
２つのレベルの電流を出力する単一の第２電流源として
もよい。
第２選択電流源によりバイアスされる第２エミツタ結合
トランジスタ対を構成する。１３及びＩ４は独立した電
流源でもよく、またオン又はイネーブルすることにより
２つのレベルの電流を出力する単一の第２電流源として
もよい。
各エミッタ交差結合トランジスタ対はそれ１珪のバイア
ス用選択電流源を有する。トランジスタＱＩ Ｑ５で
構成される第１エミツタ交差結合トランジスタ対は独立
した電流源１５及び１１１で示す第３選択電流源でバイ
アスされる。第２エミツタ交差結合トランジスタ対Ｑ２
Ｑ４は独立した電流源１６及びＩ７で表わす第４電
流源でバイアスされる。これら第３及び第４電流源は前
述した電流源の場合と同様にオンオフすることにより２
つの選択電流レベルを出力する単一電流源としてもよい
。
ス用選択電流源を有する。トランジスタＱＩ Ｑ５で
構成される第１エミツタ交差結合トランジスタ対は独立
した電流源１５及び１１１で示す第３選択電流源でバイ
アスされる。第２エミツタ交差結合トランジスタ対Ｑ２
Ｑ４は独立した電流源１６及びＩ７で表わす第４電
流源でバイアスされる。これら第３及び第４電流源は前
述した電流源の場合と同様にオンオフすることにより２
つの選択電流レベルを出力する単一電流源としてもよい
。
第１エミツタ結合トランジスタＱＩ Ｑ２より成る差
動増幅器は電流源ＩＢでバイアスされた出力トランジス
タＱ３に結合される。トランジスタＱ３のベースはトラ
ンジスタＱ２のコレクタに接続すると共に抵抗Ｒ１を介
して電源＋Ｖｓに接続する。トランジスタＱ３のエミッ
タはトランジスタＱ２のベースに接続して負帰還を与え
、トランジスタＱ２への入力信号に対してトランジスタ
Ｑ３のエミッタに１の電圧利ｆ４ｆ（ｍ位相（！ｊ ）
の出力電圧＋Ｖｏを生じる。この電圧→−Ｖｏはトラン
ジスタＱ３のコレクタにおける出力電流＋ＩＯの′上流
利得を定める抵抗を有する利ｉＵ設定用抵抗１＜２に印
加する。負帰還により、＋ｌｏはトランジスタＱ２に印
加した入力信号に直線的に比例する。
動増幅器は電流源ＩＢでバイアスされた出力トランジス
タＱ３に結合される。トランジスタＱ３のベースはトラ
ンジスタＱ２のコレクタに接続すると共に抵抗Ｒ１を介
して電源＋Ｖｓに接続する。トランジスタＱ３のエミッ
タはトランジスタＱ２のベースに接続して負帰還を与え
、トランジスタＱ２への入力信号に対してトランジスタ
Ｑ３のエミッタに１の電圧利ｆ４ｆ（ｍ位相（！ｊ ）
の出力電圧＋Ｖｏを生じる。この電圧→−Ｖｏはトラン
ジスタＱ３のコレクタにおける出力電流＋ＩＯの′上流
利得を定める抵抗を有する利ｉＵ設定用抵抗１＜２に印
加する。負帰還により、＋ｌｏはトランジスタＱ２に印
加した入力信号に直線的に比例する。
同様に、第２エミフタ結合トランジスタ文・Ｉ ＧＪ
４Ｑｓより成る差動増幅器は利得設定用抵抗尺５を介し
て電流源１８によりバイ°？スされる出力トランジスタ
（ユ６に接続される。即ち、トランジスタＱｃのベース
はトランジスタＱ５のコレクタに結合すると共に抵抗Ｒ
→を介してコレクタ電源十Ｖｓに接続する。 トランジ
スタ（れの工之ツタはトランジスタＱ５のベースに結合
゛して負帰還を与え、トランジスタＱ５への入力信号に
対して単位電圧利得の出力電圧−ＶｏをトランジスタＱ
４．のエミッタに生じる。出力電圧−Ｖｏは抵抗Ｒ−，
に印加してトランジスタＱ５への入力信号に直線的に比
例する出力信号電流−１ｏを生じる。
４Ｑｓより成る差動増幅器は利得設定用抵抗尺５を介し
て電流源１８によりバイ°？スされる出力トランジスタ
（ユ６に接続される。即ち、トランジスタＱｃのベース
はトランジスタＱ５のコレクタに結合すると共に抵抗Ｒ
→を介してコレクタ電源十Ｖｓに接続する。 トランジ
スタ（れの工之ツタはトランジスタＱ５のベースに結合
゛して負帰還を与え、トランジスタＱ５への入力信号に
対して単位電圧利得の出力電圧−ＶｏをトランジスタＱ
４．のエミッタに生じる。出力電圧−Ｖｏは抵抗Ｒ−，
に印加してトランジスタＱ５への入力信号に直線的に比
例する出力信号電流−１ｏを生じる。
上述したマルチプレクサ（１０）の各チャンネルはＮＯ
ＲＭＡＬ、 ＩＮＶＥＲＴ及びＯＦＦ （７） ３ ツ
のモードでり１作する。これらモードの選択により出力
信号が異なる。後述する如く、Ｎｏ）ＩＭＡＬモードの
差動入力信号はｌ・ランジスタＱＩ Ｑ４のベースから
トランジスタＱ３−Ｑｅのコレクタへ通過して入力信号
と同じ極性の出力信号電流を生じる。ＩＮＶＥＲＴＨＤ
モードでは、→−ＶＩＮがトランジスタＱｅ側に、−Ｖ
ＩＮがトランジスタＱ３側に現れて出力信号電流を入
力信号と位相反転させる。叶Ｆモードでは、＋ＶＩＮと
−ＶＩＮの両成分がトランジスタＱ２ Ｑ５の双方に
印加されて、入力信号がトランジスタＱ３とＱ６に通過
するのを阻止するので、出力信号は生しない。
ＲＭＡＬ、 ＩＮＶＥＲＴ及びＯＦＦ （７） ３ ツ
のモードでり１作する。これらモードの選択により出力
信号が異なる。後述する如く、Ｎｏ）ＩＭＡＬモードの
差動入力信号はｌ・ランジスタＱＩ Ｑ４のベースから
トランジスタＱ３−Ｑｅのコレクタへ通過して入力信号
と同じ極性の出力信号電流を生じる。ＩＮＶＥＲＴＨＤ
モードでは、→−ＶＩＮがトランジスタＱｅ側に、−Ｖ
ＩＮがトランジスタＱ３側に現れて出力信号電流を入
力信号と位相反転させる。叶Ｆモードでは、＋ＶＩＮと
−ＶＩＮの両成分がトランジスタＱ２ Ｑ５の双方に
印加されて、入力信号がトランジスタＱ３とＱ６に通過
するのを阻止するので、出力信号は生しない。
表−１は本発明のマルチプレクサの動作モードと各電流
源の動作（選択）を示す。
源の動作（選択）を示す。
１ ＮＯＲＭ ＩＮＶ
０ＦＦ５ ０ Ｑ表
−■ Ｎｏｔ（ＭＡＬ （ＮＯＲＭ） ％−Ｆでは、入力信号
電圧＋ＶＩＮ及び−ＶＩＮが夫々抵抗Ｒ２及びＲ５の両
端に現れる。表−１中○印で示す如く電流源１１乃主Ｉ
４がイネーブルされてバイアスされ、第１及び第２エミ
ツタ結合トランジスタ対ＱＬ （ｅ１２とＱ４−Ｑ５
が動作する。Ｉ５乃至Ｉ８はディスエーブルされる。ト
ランジスタＱＩ Ｑ２及びＱ→−Ｑ５が平衡していると
仮定すると、トランジスタＱ１とＱ→のベース電圧が等
しいとき各トランジスタのコレクタに等しい電流が流れ
る＊ ＋’Ｖ ＩＮと−ＶＩＮが変化すると、トランジ
スタＱ１及びＱ→のエミッタ電圧もこれに応じて変化し
てトランジスタＱ２−Ｑｓを流れるコレクタ電流に影響
を及ぼす。例えば＋ＶＩＮが上昇すると、トランジスタ
Ｑ２のベース・エミッタ結合電圧は一時的に低下するの
で、トランジスタＱ２のコレクタ電流が減少しトランジ
スタＱ３のベース電工が上昇する。その結果、トランジ
スタＱ］のエミッタ電圧が上昇し、これがトランジスタ
Ｑ２のベースに帰還されるので、トランジスタＱ２のコ
レクタ電流は増加してそのコレクタ電圧を低下する。よ
って、トランジスタＱ２のベース電圧、即ち＋Ｖｏがト
ランジスタＱ１のベース入力端子、即ち＋ＶＩＮと等し
くなる点で回路は安定状態となる。
０ＦＦ５ ０ Ｑ表
−■ Ｎｏｔ（ＭＡＬ （ＮＯＲＭ） ％−Ｆでは、入力信号
電圧＋ＶＩＮ及び−ＶＩＮが夫々抵抗Ｒ２及びＲ５の両
端に現れる。表−１中○印で示す如く電流源１１乃主Ｉ
４がイネーブルされてバイアスされ、第１及び第２エミ
ツタ結合トランジスタ対ＱＬ （ｅ１２とＱ４−Ｑ５
が動作する。Ｉ５乃至Ｉ８はディスエーブルされる。ト
ランジスタＱＩ Ｑ２及びＱ→−Ｑ５が平衡していると
仮定すると、トランジスタＱ１とＱ→のベース電圧が等
しいとき各トランジスタのコレクタに等しい電流が流れ
る＊ ＋’Ｖ ＩＮと−ＶＩＮが変化すると、トランジ
スタＱ１及びＱ→のエミッタ電圧もこれに応じて変化し
てトランジスタＱ２−Ｑｓを流れるコレクタ電流に影響
を及ぼす。例えば＋ＶＩＮが上昇すると、トランジスタ
Ｑ２のベース・エミッタ結合電圧は一時的に低下するの
で、トランジスタＱ２のコレクタ電流が減少しトランジ
スタＱ３のベース電工が上昇する。その結果、トランジ
スタＱ］のエミッタ電圧が上昇し、これがトランジスタ
Ｑ２のベースに帰還されるので、トランジスタＱ２のコ
レクタ電流は増加してそのコレクタ電圧を低下する。よ
って、トランジスタＱ２のベース電圧、即ち＋Ｖｏがト
ランジスタＱ１のベース入力端子、即ち＋ＶＩＮと等し
くなる点で回路は安定状態となる。
他方、＋ＶＩＮが降下すると、トランジスタＱ２のベー
ス・エミッタ接合電圧が一時的に上昇し、トランジスタ
Ｑ２のコレクタ電流を増加し、トランジスタＱ２のコレ
クタ、よってトランジスタＱ３のベース及びエミッタ電
圧が降下する。よって、＋Ｖｏが−ＶＩＮと等しくなっ
た点で回路動作が安定ないし平衡状態になること前述の
とおりである。
ス・エミッタ接合電圧が一時的に上昇し、トランジスタ
Ｑ２のコレクタ電流を増加し、トランジスタＱ２のコレ
クタ、よってトランジスタＱ３のベース及びエミッタ電
圧が降下する。よって、＋Ｖｏが−ＶＩＮと等しくなっ
た点で回路動作が安定ないし平衡状態になること前述の
とおりである。
これらの関係はトランジスタＱｓ−Ｑｅについても同様
である。よって、＋ＶＩＮ−（−ＶＩＮ）に相当する差
動入力信号が抵抗Ｒ２とＲ５の両端に印加され、＋ｉｏ
は＋ＶＩＮに比例し、−１ｏは−ＶＩＮに比例する。
である。よって、＋ＶＩＮ−（−ＶＩＮ）に相当する差
動入力信号が抵抗Ｒ２とＲ５の両端に印加され、＋ｉｏ
は＋ＶＩＮに比例し、−１ｏは−ＶＩＮに比例する。
１ＮＶＩＥＲＴｈＤ％−ドでは、電流源１５乃至Ｉ８を
イネーブルし、１１乃至Ｉ４をディスエーブルすること
により、第１エミツタ交差結合トランジスタ対ＱＩ
Ｑｓと第２エミツタ交差結合トランジスタ対Ｑ４−Ｑ２
がバイアスされる。この場合には、入力電圧＋ＶＩＮは
トランジスタＱ５に現れて出力トランジスタＱ６に影響
し、−ＶＩＮはトランジスタＱ２と出力トランジスタＱ
３に影響する。各出力トランジスタＱ３及びＱｅは前述
のとおり応答するが、この動作モードでは出力信号電流
＋ｉ。
イネーブルし、１１乃至Ｉ４をディスエーブルすること
により、第１エミツタ交差結合トランジスタ対ＱＩ
Ｑｓと第２エミツタ交差結合トランジスタ対Ｑ４−Ｑ２
がバイアスされる。この場合には、入力電圧＋ＶＩＮは
トランジスタＱ５に現れて出力トランジスタＱ６に影響
し、−ＶＩＮはトランジスタＱ２と出力トランジスタＱ
３に影響する。各出力トランジスタＱ３及びＱｅは前述
のとおり応答するが、この動作モードでは出力信号電流
＋ｉ。
及び−１ｏは夫々−ＶＩＮ及び＋ＶＩＮに応答するので
ＮＯＲＭＡＬモードの場合と逆極性になることに注目さ
れたい。
ＮＯＲＭＡＬモードの場合と逆極性になることに注目さ
れたい。
０１’Ｆモードでは、エミッタ結合トランジスタ対とエ
ミッタ交差結合トランジスタ対との双方がバイアスされ
るよう奇数番の電流源がイネーブルされ、偶数番の電流
源はディスエーブルされる（又はその逆にする）。この
交差バイアスにより、＋ＶＩＮと−ＶＩＮの双方をトラ
ンジスタＱ２と０５の両方に印加する。
ミッタ交差結合トランジスタ対との双方がバイアスされ
るよう奇数番の電流源がイネーブルされ、偶数番の電流
源はディスエーブルされる（又はその逆にする）。この
交差バイアスにより、＋ＶＩＮと−ＶＩＮの双方をトラ
ンジスタＱ２と０５の両方に印加する。
＋ＶＩＮを第１エミツタ結合トランジスタ対Ｑ１−Ｑ２
と第１エミフタ交差結合トランジスタ対Ｑ１−Ｑｓに印
加すると共に、−ＶＩＮ４を第２工くツタ結合トランジ
スタ対Ｑ４ Ｑｓと第２エミツタ交差結合トランジスタ
対Ｑ２−Ｑ４に印加する場合の動作は次の例により十分
理解できよう。まずトランジスタＱＩ Ｑ４のベース
に入力信号が印加されず、その値が０ボルトであると仮
定する。すると、トランジスタＱ１のエミッタ電圧は約
−０，７ボルトである。トランジスタＱ２のベースはト
ランジスタＱ３の負帰還信号に応答して０ボルトになろ
うとする。しかし、トランジスタＱ２のベース電圧であ
る十Ｖｏは付加エミッタによる第２エミツタ交差結合ト
ランジスタ対Ｑ２ Ｑ４を介して−ＶＩＮの影響をも
受ける。この場合、付加トランジスタＱ４のエミッタも
約−０６７ボルトであるので、並列エミッタには電圧差
がなく、トランジスタＱ２のベース電圧もＯボルトにな
る。トランジスタＱ５のベースについても同様に動作し
て−Ｖｏは０ボルトになる。
と第１エミフタ交差結合トランジスタ対Ｑ１−Ｑｓに印
加すると共に、−ＶＩＮ４を第２工くツタ結合トランジ
スタ対Ｑ４ Ｑｓと第２エミツタ交差結合トランジスタ
対Ｑ２−Ｑ４に印加する場合の動作は次の例により十分
理解できよう。まずトランジスタＱＩ Ｑ４のベース
に入力信号が印加されず、その値が０ボルトであると仮
定する。すると、トランジスタＱ１のエミッタ電圧は約
−０，７ボルトである。トランジスタＱ２のベースはト
ランジスタＱ３の負帰還信号に応答して０ボルトになろ
うとする。しかし、トランジスタＱ２のベース電圧であ
る十Ｖｏは付加エミッタによる第２エミツタ交差結合ト
ランジスタ対Ｑ２ Ｑ４を介して−ＶＩＮの影響をも
受ける。この場合、付加トランジスタＱ４のエミッタも
約−０６７ボルトであるので、並列エミッタには電圧差
がなく、トランジスタＱ２のベース電圧もＯボルトにな
る。トランジスタＱ５のベースについても同様に動作し
て−Ｖｏは０ボルトになる。
次に、小さな差動電圧がトランジスタＱＩ Ｑ４のベ
ースに印加されたと仮定する。例えばトランジスタＱ１
に＋０．１ボルト、トランジスタＱ４に−０，１ボルト
である。トランジスタの電流はベース電圧差に応じて変
化する＠ ＶｆＮは＋Ｖｏより正であるので、Ｉ１の
大部分がトランジスタＱ１を流れる。一方、−ＶＩＮは
＋Ｖｏより負であるので、１１の大部分はトランジスタ
Ｑ２を流れる。
ースに印加されたと仮定する。例えばトランジスタＱ１
に＋０．１ボルト、トランジスタＱ４に−０，１ボルト
である。トランジスタの電流はベース電圧差に応じて変
化する＠ ＶｆＮは＋Ｖｏより正であるので、Ｉ１の
大部分がトランジスタＱ１を流れる。一方、−ＶＩＮは
＋Ｖｏより負であるので、１１の大部分はトランジスタ
Ｑ２を流れる。
同様にして、１３の大部分はトランジスタＱ５を流れ、
Ｉ５の大部分はＱｌを流れる。その結果、ｌの電流が夫
々トランジスタＱ２とＱｓを流れ、略２の電流がトラン
ジスタＱ１を流れ、トランジスタＱ４を流れる電流は殆
んどない、トランジスタＱ２及びＱｓを流れる電流は入
力信号＋ＶＩＮ及び−ＶＩＮが変化しても不変であるの
で、出力電圧＋Ｖｏ及び−Ｖｏも不変である。
Ｉ５の大部分はＱｌを流れる。その結果、ｌの電流が夫
々トランジスタＱ２とＱｓを流れ、略２の電流がトラン
ジスタＱ１を流れ、トランジスタＱ４を流れる電流は殆
んどない、トランジスタＱ２及びＱｓを流れる電流は入
力信号＋ＶＩＮ及び−ＶＩＮが変化しても不変であるの
で、出力電圧＋Ｖｏ及び−Ｖｏも不変である。
もし入力信号電圧が史に大きく変化した場合、例えば＋
Ｖ ＩＮ ｈ＜１ボルトで一■τＮが一１ボルト変化し
ても＋Ｖｏ及び−ＶｏはＯポルトのままである。即ち、
＋ＶＩＮが１ボルト上昇すると、トランジスタＱ２のエ
ミッタ電圧は約０．３ボルトになる。
Ｖ ＩＮ ｈ＜１ボルトで一■τＮが一１ボルト変化し
ても＋Ｖｏ及び−ＶｏはＯポルトのままである。即ち、
＋ＶＩＮが１ボルト上昇すると、トランジスタＱ２のエ
ミッタ電圧は約０．３ボルトになる。
一方、−ＶＩＮが一１ボルトになると付加エミッタ電圧
は−１，７ボルトになり得るが、実際には＋■０のＯボ
ルトで制限されて、それ程低下し得ない。
は−１，７ボルトになり得るが、実際には＋■０のＯボ
ルトで制限されて、それ程低下し得ない。
この電圧はトランジスタＱ４及びＱ２のエミッタ電圧を
−０，７ボルトに制限し、トランジスタＱ２に接続され
たトランジスタＱ４のエミッタをオフとし、トランジス
タＱ１に接続されたトランジスタＱ２のエミッタをオフ
にする。同様に−ＶＯも０ボルト以＝ドには低下しない
ので、トランジスタＱ１に結合されたトランジスタＱ５
のエミッタ及びトランジスタＱ５に結合されたトランジ
スタＱ４のエミッタをオフにする。トランジスタＱ５と
Ｑ２の他のエミッタは能動状態にとどまる。従って、ト
ランジスタＱ２及びＱｓを流れるコレクタ電流は十ＶＩ
Ｎ及び−ＶＩＮがトランジスタＱ２及びＱｓの両方に印
加される場合には一定にとどまる。
−０，７ボルトに制限し、トランジスタＱ２に接続され
たトランジスタＱ４のエミッタをオフとし、トランジス
タＱ１に接続されたトランジスタＱ２のエミッタをオフ
にする。同様に−ＶＯも０ボルト以＝ドには低下しない
ので、トランジスタＱ１に結合されたトランジスタＱ５
のエミッタ及びトランジスタＱ５に結合されたトランジ
スタＱ４のエミッタをオフにする。トランジスタＱ５と
Ｑ２の他のエミッタは能動状態にとどまる。従って、ト
ランジスタＱ２及びＱｓを流れるコレクタ電流は十ＶＩ
Ｎ及び−ＶＩＮがトランジスタＱ２及びＱｓの両方に印
加される場合には一定にとどまる。
第２図はマルチプレクサの２チヤンネルを合体する部分
の回路図を示す。出力電流＋ｌｏｔと＋１０２はマルチ
プレクサの出力ノード１６で加算される。
の回路図を示す。出力電流＋ｌｏｔと＋１０２はマルチ
プレクサの出力ノード１６で加算される。
両チャンネルがＮＯＲＭ＾Ｌモードの場合、負両抵抗Ｒ
Ｌを流れる出力電流１０７は両電流の和となる。いずれ
かのチャンネルがＩＮＶＨＩ？ＴＥＤモードの場合には
、１０Ｔは両信号電流の差になる。いずれかのチャンネ
ルがＯＦＦモードであると、ＩＯＴはイネーブルされた
チャンネルの信号電流のみとなる。同様に、−１ｏｒも
出力ノート１８で−１０１と−１０２の合成値になる。
Ｌを流れる出力電流１０７は両電流の和となる。いずれ
かのチャンネルがＩＮＶＨＩ？ＴＥＤモードの場合には
、１０Ｔは両信号電流の差になる。いずれかのチャンネ
ルがＯＦＦモードであると、ＩＯＴはイネーブルされた
チャンネルの信号電流のみとなる。同様に、−１ｏｒも
出力ノート１８で−１０１と−１０２の合成値になる。
第３図は３チヤンネルのアナログマルチプレクサのブロ
ック図を示し、これらの信号がどのようにマルチプレク
サされるかを示す。各チャンネルは独立した入力信号路
を有するが、出力信号電流は共通出力信号路で合成され
る。即ち、ＣＩ−Ｉｔ。
ック図を示し、これらの信号がどのようにマルチプレク
サされるかを示す。各チャンネルは独立した入力信号路
を有するが、出力信号電流は共通出力信号路で合成され
る。即ち、ＣＩ−Ｉｔ。
ＣＨ２及びＣＨ３の３つの信号チャンネルへの入力信号
は夫々単独で、又は選択された２信号の和又は差信号が
共通出力端子に出力される。
は夫々単独で、又は選択された２信号の和又は差信号が
共通出力端子に出力される。
以上、本発明を好適実施例に基づき説明したが、本発明
は斯る実施例のみに限定すべきではなく、必要に応じて
棟々の変形庇上が可能であること当業者には理解されよ
う。例えばトランジスタＱ１乃至Ｑ８は各単−バイボー
ラトランジスタであるが、ダーリンｊ・ン、ＦＥＴ、
これらの組合せ等の他のデバイスで構成してもよい。
は斯る実施例のみに限定すべきではなく、必要に応じて
棟々の変形庇上が可能であること当業者には理解されよ
う。例えばトランジスタＱ１乃至Ｑ８は各単−バイボー
ラトランジスタであるが、ダーリンｊ・ン、ＦＥＴ、
これらの組合せ等の他のデバイスで構成してもよい。
また、ダブルエミッタトランジスタの代りに並列接続さ
れた２（固のトランジスタを使用してもよい。
れた２（固のトランジスタを使用してもよい。
本発明の従来技術に対する効果は車に入力後の電流源の
選択作動のみによりＮＯＲＭＡＬ、 ＩＮＶＥＲＴＨＩ
）又は叶Ｆモードが選択できるので、チャン皐ル切換又
は選択が極めて容易であり、信号路に何らスイッチング
素子が直列に挿入されないので広帯域信号のスイッチン
グに好適である。またスイッチングΩ」作は橿めて１ｆ
１１速である。
選択作動のみによりＮＯＲＭＡＬ、 ＩＮＶＥＲＴＨＩ
）又は叶Ｆモードが選択できるので、チャン皐ル切換又
は選択が極めて容易であり、信号路に何らスイッチング
素子が直列に挿入されないので広帯域信号のスイッチン
グに好適である。またスイッチングΩ」作は橿めて１ｆ
１１速である。
【図面の簡単な説明】
第１図は本発明による１チヤンネルのマルチプレクサの
一実施例の回路図、第２図は２チヤンネル型マルチプレ
クサの要部接続図、第３図は３チヤンネル型マルチプレ
クサのブロック図を示ず。 Ｑｌ、Ｑ２ ＋ Ｑ４ 、Ｑｓは入力段トランジスタ
、Ｑ３．Ｑ６は出力段トランジスタ、■１乃至■８は電
流源である。
一実施例の回路図、第２図は２チヤンネル型マルチプレ
クサの要部接続図、第３図は３チヤンネル型マルチプレ
クサのブロック図を示ず。 Ｑｌ、Ｑ２ ＋ Ｑ４ 、Ｑｓは入力段トランジスタ
、Ｑ３．Ｑ６は出力段トランジスタ、■１乃至■８は電
流源である。
Claims (1)
- 【特許請求の範囲】 １、夫々一方の制御電極に差動入力が印加され共通電極
を差動的に接続すると共に付加共通電極を交差接続した
２対の入力段トランジスタと、該入力段トランジスタの
各出力側トランジスタの出力及び制御電極間に帰還関係
で接続した出力段トランジスタと、上記入力段トランジ
スタの各共通電極接続点にバイアス電流を供給する制御
可能な電流源とを具え、該電流源の制御により上記入力
信号を上記出力段トランジスタに選択的に伝達するよう
にしたマルチプレクサ。 ２、上記入力段トランジスタ、出力段トランジスタ及び
電流源を含む回路を複数個用い、出力信号を共通出力端
子に伝達するようにした特許請求の範囲第１項のマルチ
プレクサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US917,868 | 1986-10-14 | ||
| US06/917,868 US4767945A (en) | 1986-10-14 | 1986-10-14 | Analog signal multiplexer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63105516A true JPS63105516A (ja) | 1988-05-10 |
| JPH0575291B2 JPH0575291B2 (ja) | 1993-10-20 |
Family
ID=25439442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62258176A Granted JPS63105516A (ja) | 1986-10-14 | 1987-10-13 | マルチプレクサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4767945A (ja) |
| EP (1) | EP0265029B1 (ja) |
| JP (1) | JPS63105516A (ja) |
| DE (1) | DE3768904D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317208A (en) * | 1992-05-12 | 1994-05-31 | International Business Machines Corporation | Integrated circuit employing inverse transistors |
| US5469104A (en) * | 1994-03-28 | 1995-11-21 | Elantec, Inc. | Active folded cascode |
| DE69431796D1 (de) * | 1994-07-29 | 2003-01-09 | St Microelectronics Srl | Schaltung und Verfahren für wahlweises Steuern von elektrischer Lasten mit niedriger Impedanz |
| US5952853A (en) * | 1997-12-23 | 1999-09-14 | Hewlett-Packard Company | Method for extending the output range of pulse-width based phase detectors |
| TWI232025B (en) | 2001-10-25 | 2005-05-01 | Koninkl Philips Electronics Nv | Switching device provided with polarity-inverting means |
| KR100558601B1 (ko) * | 2004-12-06 | 2006-03-13 | 삼성전자주식회사 | 신호 드라이버의 레이아웃 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115930A (ja) * | 1981-12-29 | 1983-07-09 | Matsushita Electric Ind Co Ltd | 電子切換増幅回路 |
| JPS58213512A (ja) * | 1982-06-04 | 1983-12-12 | Sanyo Electric Co Ltd | シヨツク音防止回路 |
| JPS59215104A (ja) * | 1983-05-20 | 1984-12-05 | Matsushita Electric Ind Co Ltd | 低周波増幅器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3851187A (en) * | 1971-03-05 | 1974-11-26 | H Pao | High speed shift register with t-t-l compatibility |
| US3783307A (en) * | 1972-01-03 | 1974-01-01 | Trw Inc | Analog transmission gate |
| US3868586A (en) * | 1973-11-23 | 1975-02-25 | Bell Telephone Labor Inc | Differential amplifier having a short response time |
| US4193007A (en) * | 1978-06-12 | 1980-03-11 | National Semiconductor Corporation | Emitter coupled logic master-slave flip-flop with emitter-follower clock entry |
| DE3204900C2 (de) * | 1982-02-12 | 1983-12-15 | Siemens AG, 1000 Berlin und 8000 München | Koppelanordnung |
-
1986
- 1986-10-14 US US06/917,868 patent/US4767945A/en not_active Expired - Lifetime
-
1987
- 1987-02-19 DE DE8787301445T patent/DE3768904D1/de not_active Expired - Fee Related
- 1987-02-19 EP EP87301445A patent/EP0265029B1/en not_active Expired - Lifetime
- 1987-10-13 JP JP62258176A patent/JPS63105516A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115930A (ja) * | 1981-12-29 | 1983-07-09 | Matsushita Electric Ind Co Ltd | 電子切換増幅回路 |
| JPS58213512A (ja) * | 1982-06-04 | 1983-12-12 | Sanyo Electric Co Ltd | シヨツク音防止回路 |
| JPS59215104A (ja) * | 1983-05-20 | 1984-12-05 | Matsushita Electric Ind Co Ltd | 低周波増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575291B2 (ja) | 1993-10-20 |
| US4767945A (en) | 1988-08-30 |
| EP0265029A1 (en) | 1988-04-27 |
| EP0265029B1 (en) | 1991-03-27 |
| DE3768904D1 (de) | 1991-05-02 |
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