JP2728907B2 - セミフラッシュａｄコンバータ - Google Patents
セミフラッシュａｄコンバータInfo
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- JP2728907B2 JP2728907B2 JP30624888A JP30624888A JP2728907B2 JP 2728907 B2 JP2728907 B2 JP 2728907B2 JP 30624888 A JP30624888 A JP 30624888A JP 30624888 A JP30624888 A JP 30624888A JP 2728907 B2 JP2728907 B2 JP 2728907B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はセミフラッシュADコンバータに関する。
［従来の技術］ 従来ビデオ帯域のADコンバータ（以下ADC）としては
フラッシュADが用いられている。これは例えば8bitの場
合255ケの抵抗器を用いて256レベルの基準電圧を作り、
この基準電圧と入力電圧とを256ケのコンバータで比較
し、その結果を8bitにエンコードして出力するものであ
る。この方式の利点としては（１）高速化が容易、
（２）入力信号の帯域制限が正しく行なわれていればサ
ンプル＆ホールド（以下S/H）回路が不要、（３）255ケ
の抵抗器の重み付けを変えれば線形AD変換だけでなく、
非線形AD変換が可能という点が有る一方、欠点として、
基準電圧を作り出すラダー抵抗の抵抗器が、2n−１ケ
（n:ADCのビット数）、コンパレータが2nケ必要となる
ため回路規模が大きく、消費電力も大きくなってしま
い、また2n−１ケの抵抗器や2nケのコンパレータをバラ
ツキが発生しないように作らなければならないので歩留
りも悪くなりやすいという２点があった。そこで、近年
セミフラッシュADが用いられるようになっている。第５
図はセミフラッシュADCのブロック図であり、図に於い
て１はS/H回路、２は第１の4bitフラッシュADC（以下第
１のADC）、３は4bitDAC、５は第２の4bitフラッシュAD
C（以下第２のADC）、４は差動増幅器、６はエンコー
ダ、12はフィードバック抵抗である。図に従って動作を
説明すると、入力信号はS/H回路１でサンプル＆ホール
ドされ、そのホールド期間に第一のADC2でディジタイズ
され、エンコーダ６に入力されるとともに4bitDAC3でア
ナログ信号に戻される。S/H回路１の出力と4bitDAC3の
出力は差動増幅器４で差し引かれ、差動増幅器４の出力
として、第１のADC2に於ける量子化誤差が得られる。差
動増幅４の利得はフィードバック抵抗12で設定されてい
る。第２のADC5ではこの量子化誤差分をディジタルタイ
ズしこのディジタル信号もエンコーダ６に入力される。
エンコーダ６では第１のADC2と第２のADC5の出力から8b
itのディジタル信号を得る。
フラッシュADが用いられている。これは例えば8bitの場
合255ケの抵抗器を用いて256レベルの基準電圧を作り、
この基準電圧と入力電圧とを256ケのコンバータで比較
し、その結果を8bitにエンコードして出力するものであ
る。この方式の利点としては（１）高速化が容易、
（２）入力信号の帯域制限が正しく行なわれていればサ
ンプル＆ホールド（以下S/H）回路が不要、（３）255ケ
の抵抗器の重み付けを変えれば線形AD変換だけでなく、
非線形AD変換が可能という点が有る一方、欠点として、
基準電圧を作り出すラダー抵抗の抵抗器が、2n−１ケ
（n:ADCのビット数）、コンパレータが2nケ必要となる
ため回路規模が大きく、消費電力も大きくなってしま
い、また2n−１ケの抵抗器や2nケのコンパレータをバラ
ツキが発生しないように作らなければならないので歩留
りも悪くなりやすいという２点があった。そこで、近年
セミフラッシュADが用いられるようになっている。第５
図はセミフラッシュADCのブロック図であり、図に於い
て１はS/H回路、２は第１の4bitフラッシュADC（以下第
１のADC）、３は4bitDAC、５は第２の4bitフラッシュAD
C（以下第２のADC）、４は差動増幅器、６はエンコー
ダ、12はフィードバック抵抗である。図に従って動作を
説明すると、入力信号はS/H回路１でサンプル＆ホール
ドされ、そのホールド期間に第一のADC2でディジタイズ
され、エンコーダ６に入力されるとともに4bitDAC3でア
ナログ信号に戻される。S/H回路１の出力と4bitDAC3の
出力は差動増幅器４で差し引かれ、差動増幅器４の出力
として、第１のADC2に於ける量子化誤差が得られる。差
動増幅４の利得はフィードバック抵抗12で設定されてい
る。第２のADC5ではこの量子化誤差分をディジタルタイ
ズしこのディジタル信号もエンコーダ６に入力される。
エンコーダ６では第１のADC2と第２のADC5の出力から8b
itのディジタル信号を得る。
以上がセミフラッシュADCの構成及び動作であるが、
この構成に於いては第１、第２のADC2,5は各々4bitなの
で、ラダー抵抗の抵抗器は各々15ケの計30ケ、コンパレ
ータも各々16ケの計32ケで済むので同じ8bitディジタル
信号を得るのにフラッシュADCと比して、ラダー抵抗
器、コンパレータがI/8で済むため回路規模を大幅に縮
小でき、また消費電力も削減できるという利点が有っ
た。
この構成に於いては第１、第２のADC2,5は各々4bitなの
で、ラダー抵抗の抵抗器は各々15ケの計30ケ、コンパレ
ータも各々16ケの計32ケで済むので同じ8bitディジタル
信号を得るのにフラッシュADCと比して、ラダー抵抗
器、コンパレータがI/8で済むため回路規模を大幅に縮
小でき、また消費電力も削減できるという利点が有っ
た。
［従来技術の問題点］ しかしながら上述従来のセミフラッシュADCでは、第
１のADCが線形でなくなると、そこで発生する量子化誤
差と第２のADCの入力レンジとの関係が狂ってしまうた
め線形なAD変換しか行なえないとうい欠点が有った。
１のADCが線形でなくなると、そこで発生する量子化誤
差と第２のADCの入力レンジとの関係が狂ってしまうた
め線形なAD変換しか行なえないとうい欠点が有った。
［問題点を解決するための手段］ 本発明は上述の問題点に鑑みてなされたものであり、
本発明によれば、第１のADC及び4bitDACを非線形なもの
とし、また入力信号の振幅に応じて第２のADCの入力レ
ンジを可変することによってセミフラッシュADCに於け
る非線形AD変換を行なえるようにしたものである。
本発明によれば、第１のADC及び4bitDACを非線形なもの
とし、また入力信号の振幅に応じて第２のADCの入力レ
ンジを可変することによってセミフラッシュADCに於け
る非線形AD変換を行なえるようにしたものである。
［実施例］ 第１図は本発明−実施例であり、従来例と同一機能に
は同一符号を付し説明は省略する。また図に於いて７は
非線形4bitフラッシュADC（以下非線形ADC）、８は非線
形4bitDAC（以下非線形DAC）、９は基準電圧発生回路、
である。非線形ADC7は入力信号の0.45乗に比例したディ
ジタル信号を出力し、非線形DAC8は入力ディジタル信号
の2.2乗に比例したアナログ信号を出力するので非線形A
DC7の入力信号に比例した信号が非線形DAC8から出力さ
れる。基準電圧発生回路９は非線形ADC7の出力信号に応
じて第２のADC5の基準電位VREFを第２図の如く変化させ
る。これによって非線形ADC7で発生する量子化誤差と第
２のADC5の入力レンジとの関係を一定に保ち、入力信号
の大小によらず適切にAD変換できるので、16折線近似に
よる非線形AD変換がセミフラッシュADCで可能となっ
た。
は同一符号を付し説明は省略する。また図に於いて７は
非線形4bitフラッシュADC（以下非線形ADC）、８は非線
形4bitDAC（以下非線形DAC）、９は基準電圧発生回路、
である。非線形ADC7は入力信号の0.45乗に比例したディ
ジタル信号を出力し、非線形DAC8は入力ディジタル信号
の2.2乗に比例したアナログ信号を出力するので非線形A
DC7の入力信号に比例した信号が非線形DAC8から出力さ
れる。基準電圧発生回路９は非線形ADC7の出力信号に応
じて第２のADC5の基準電位VREFを第２図の如く変化させ
る。これによって非線形ADC7で発生する量子化誤差と第
２のADC5の入力レンジとの関係を一定に保ち、入力信号
の大小によらず適切にAD変換できるので、16折線近似に
よる非線形AD変換がセミフラッシュADCで可能となっ
た。
第３図は本発明の第２実施例であり、図に於いて４−
１〜４−16は各々異なる利得を有する作動増幅器、12−
１〜12-16はフィードバック抵抗、10は16intolアナログ
マルチプレクサである。本実施例に於いては第２のADC5
のVREFは一定であり、差動増幅器４−１〜４−16に於い
て入力信号の異なる範囲で非線ADC7で発生する量子化誤
差と、第２のADC5の入力レンジとの関係が適切になるよ
うにフィードバック抵抗12−１〜12-16によって利得が
設定されている。そこでアナログマルチプレクサ10によ
って、非線形ADC7の出力に応じて差動増幅器４−１〜４
−16の出力を切り換えて第２のADC5に入力することによ
って16折線近似による非線形AD変換を行なう。第４図は
本発明の第３の実施例であり、図において11は切り換え
スイッチである。本実施例に於いては非線形ADC7の出力
に応じて切り換え、スイッチ11によってフィードバック
抵抗12−１〜16を切り換えることによって差動増幅器４
の利得を変化して、非線形ADC7で発生する量子化誤差
と、第２のADC5の入力レンジの関係が適切になるように
することによって16折線近似による非線形AD変換を行な
う。
１〜４−16は各々異なる利得を有する作動増幅器、12−
１〜12-16はフィードバック抵抗、10は16intolアナログ
マルチプレクサである。本実施例に於いては第２のADC5
のVREFは一定であり、差動増幅器４−１〜４−16に於い
て入力信号の異なる範囲で非線ADC7で発生する量子化誤
差と、第２のADC5の入力レンジとの関係が適切になるよ
うにフィードバック抵抗12−１〜12-16によって利得が
設定されている。そこでアナログマルチプレクサ10によ
って、非線形ADC7の出力に応じて差動増幅器４−１〜４
−16の出力を切り換えて第２のADC5に入力することによ
って16折線近似による非線形AD変換を行なう。第４図は
本発明の第３の実施例であり、図において11は切り換え
スイッチである。本実施例に於いては非線形ADC7の出力
に応じて切り換え、スイッチ11によってフィードバック
抵抗12−１〜16を切り換えることによって差動増幅器４
の利得を変化して、非線形ADC7で発生する量子化誤差
と、第２のADC5の入力レンジの関係が適切になるように
することによって16折線近似による非線形AD変換を行な
う。
以上、入力信号の0.45乗に比例した非線形AD変換を16
折線近似によって行なう場合について述べたが、本発明
の適用は入力信号の0.45乗に限らず、例えば対数変換を
行なうAD変換であってかまわないし、また16折線近似で
なく、例えばビデオ信号のガンマ補正の場合などは３折
線近似であってもさしつかえない。
折線近似によって行なう場合について述べたが、本発明
の適用は入力信号の0.45乗に限らず、例えば対数変換を
行なうAD変換であってかまわないし、また16折線近似で
なく、例えばビデオ信号のガンマ補正の場合などは３折
線近似であってもさしつかえない。
また、ここでは、nbitのAD変換を行なうのにn/2bitの
ADCを２ケ用いる場合について述べたが、これ以外の組
合せであっても一向にさしつかえない。
ADCを２ケ用いる場合について述べたが、これ以外の組
合せであっても一向にさしつかえない。
［効果］ 以上述べた様に、非線形ADCと非線形DACを用い、また
非線形ADCで生じた量子化誤差と第２のADCの入力エンジ
の関係を補正する手段を設けることによって、セミフラ
ッシュADCに於いて折線近似による非線形AD変換を行な
うことが可能となった。
非線形ADCで生じた量子化誤差と第２のADCの入力エンジ
の関係を補正する手段を設けることによって、セミフラ
ッシュADCに於いて折線近似による非線形AD変換を行な
うことが可能となった。
【図面の簡単な説明】 第１図は本発明の第１の実施例図、第２図は基準電圧発
生回路の特性例図、第３図は第２の実施例図、第４図は
第３の実施例図、第５図は従来例図である。 １はサンプル＆ホールド回路、２は第１の4bitADC、３
は4bitDAC、４、４−１〜16は差動増幅器、５は第２の4
bitADC、６はエンコーダ、７は非線形4bitADC、８は非
線形4bitDAC、９は基準電圧発生回路、10は16INTO1アナ
ログマルチプレクサ、11は切り換えスイッチ、12、12−
１〜12-16はフィードバック抵抗。
生回路の特性例図、第３図は第２の実施例図、第４図は
第３の実施例図、第５図は従来例図である。 １はサンプル＆ホールド回路、２は第１の4bitADC、３
は4bitDAC、４、４−１〜16は差動増幅器、５は第２の4
bitADC、６はエンコーダ、７は非線形4bitADC、８は非
線形4bitDAC、９は基準電圧発生回路、10は16INTO1アナ
ログマルチプレクサ、11は切り換えスイッチ、12、12−
１〜12-16はフィードバック抵抗。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−57824（ＪＰ，Ａ) 特開 昭52−60054（ＪＰ，Ａ) 特開 昭61−84122（ＪＰ，Ａ)
Claims (5)
- 【請求項１】アナログ信号を入力し、ｎビットのディジ
タル信号を出力するADコンバータであって、入力信号を
AD変換するｍビット（ｍ＜ｎ）の第１のADコンバータ
と、前記第１のADコンバータの出力信号をDA変換するｍ
ビットのDAコンバータと、前記入力アナログ信号と、前
記DAコンバータの出力アナログ信号との差分をとる差動
増幅器と、前記差動増幅器の出力信号をAD変換する（ｎ
−ｍ）ビットの第２のADコンバータとを用いるｎビット
セミフラッシュADコンバータにおいて、 前記第１のADコンバータを非線形特性とし、かつ前記DA
コンバータを前記第１のADコンバータと逆特性の非線形
特性とし、かつ前記入力アナログ信号の振幅によって前
記第１のADコンバータで発生する量子化誤差の振幅と、
前記第２のADコンバータの入力レンジとが対応するよう
に制御する制御手段を設けたことを特徴とする、セミフ
ラッシュADコンバータ。 - 【請求項２】前記制御手段は、前記第２のADコンバータ
の基準電圧を変化する手段であることを特徴とする請求
項１に記載のセミフラッシュADコンバータ。 - 【請求項３】前記制御手段は、前記差動増幅器として利
得の異なる2nケの差動増幅器を備え、その出力を切り換
えるものであることを特徴とする請求項１に記載のセミ
フラッシュADコンバータ。 - 【請求項４】前記制御手段は、前記差動増幅器の利得を
制御する手段であることを特徴とする請求項１に記載の
セミフラッシュADコンバータ。 - 【請求項５】前記差動増幅器の利得制御手段は、前記差
動増幅器のフィードバック抵抗を切り換えるものである
ことを特徴とする請求項１又は請求項２に記載のセミフ
ラッシュADコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30624888A JP2728907B2 (ja) | 1988-12-02 | 1988-12-02 | セミフラッシュａｄコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30624888A JP2728907B2 (ja) | 1988-12-02 | 1988-12-02 | セミフラッシュａｄコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02152325A JPH02152325A (ja) | 1990-06-12 |
| JP2728907B2 true JP2728907B2 (ja) | 1998-03-18 |
Family
ID=17954786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30624888A Expired - Fee Related JP2728907B2 (ja) | 1988-12-02 | 1988-12-02 | セミフラッシュａｄコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728907B2 (ja) |
-
1988
- 1988-12-02 JP JP30624888A patent/JP2728907B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02152325A (ja) | 1990-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |