JPH05122077A - Ａｄコンバータ回路 - Google Patents
Ａｄコンバータ回路Info
- Publication number
- JPH05122077A JPH05122077A JP27995091A JP27995091A JPH05122077A JP H05122077 A JPH05122077 A JP H05122077A JP 27995091 A JP27995091 A JP 27995091A JP 27995091 A JP27995091 A JP 27995091A JP H05122077 A JPH05122077 A JP H05122077A
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Abstract
(57)【要約】
【目的】 ＡＤコンバータの入出力特性の制御を加減算
アンプとサンプルホールド回路を用いて実現する。 【構成】 ＤＡコンバータ１の第１の出力端子６は加減
算アンプ３の入力の１つと接続し、第２の出力端子７は
サンプルホールド回路２の入力の１つと接続している。
加減算アンプ３のもう一方の入力はサンプルホールド回
路２の出力の１つと接続している。加減算アンプ３の出
力はコンパレータ５の入力に接続し、コンパレータ５の
もう一方の入力はサンプルホールド回路２の出力の１つ
と接続している。入出力特性を制御するために１／２Ｌ
ＳＢに相当する電圧がサンプルホールド回路２に保持さ
れ、加減算アンプ３において、参照電圧と演算されてコ
ンパレータ５に入力される。 【効果】 ＡＤコンバータの入出力特性の制御が容易に
得られる。
アンプとサンプルホールド回路を用いて実現する。 【構成】 ＤＡコンバータ１の第１の出力端子６は加減
算アンプ３の入力の１つと接続し、第２の出力端子７は
サンプルホールド回路２の入力の１つと接続している。
加減算アンプ３のもう一方の入力はサンプルホールド回
路２の出力の１つと接続している。加減算アンプ３の出
力はコンパレータ５の入力に接続し、コンパレータ５の
もう一方の入力はサンプルホールド回路２の出力の１つ
と接続している。入出力特性を制御するために１／２Ｌ
ＳＢに相当する電圧がサンプルホールド回路２に保持さ
れ、加減算アンプ３において、参照電圧と演算されてコ
ンパレータ５に入力される。 【効果】 ＡＤコンバータの入出力特性の制御が容易に
得られる。
Description
【０００１】
【産業上の利用分野】この発明は、逐次比較方式のＡＤ
コンバータ回路に関する。
コンバータ回路に関する。
【０００２】
【従来の技術】従来のＡＤコンバータの例を図２に示
す。コントロール回路４からＤＡコンバータ１に送られ
たデジタル信号は、アナログ信号に変換される。その際
に、ＤＡコンバータ１の出力から、デジタル信号から変
換されたアナログ信号よりも１／２ＬＳＢだけ小さいア
ナログ信号を、コンパレータ５に入力することにより、
コンパレータ５及びＡＤコンバータの入出力特性が１／
２ＬＳＢだけずれるように制御させていた。ここで、１
ＬＳＢはＡＤコンバータの出力の最下位ビットの電圧に
相当する。
す。コントロール回路４からＤＡコンバータ１に送られ
たデジタル信号は、アナログ信号に変換される。その際
に、ＤＡコンバータ１の出力から、デジタル信号から変
換されたアナログ信号よりも１／２ＬＳＢだけ小さいア
ナログ信号を、コンパレータ５に入力することにより、
コンパレータ５及びＡＤコンバータの入出力特性が１／
２ＬＳＢだけずれるように制御させていた。ここで、１
ＬＳＢはＡＤコンバータの出力の最下位ビットの電圧に
相当する。
【０００３】
【発明が解決しようとする課題】しかし、従来のＡＤコ
ンバータでは、入出力特性で１／２ＬＳＢのずれを作る
のに、ＤＡコンバータ１の出力が１／２ＬＳＢだけずれ
るようにしなければならず、ＡＤコンバータの入出力特
性で１／２ＬＳＢだけずらすように制御するのが困難で
あるという課題があった。
ンバータでは、入出力特性で１／２ＬＳＢのずれを作る
のに、ＤＡコンバータ１の出力が１／２ＬＳＢだけずれ
るようにしなければならず、ＡＤコンバータの入出力特
性で１／２ＬＳＢだけずらすように制御するのが困難で
あるという課題があった。
【０００４】そこで、この発明の目的は従来のこのよう
な課題を解決するため、サンプルホールド回路２と加減
算アンプ３を用いて入出力特性の制御をすることであ
る。
な課題を解決するため、サンプルホールド回路２と加減
算アンプ３を用いて入出力特性の制御をすることであ
る。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、この発明はＡＤコンバータの１／２ＬＳＢだけずら
した入出力特性を、ＤＡコンバータ１の出力電圧をもと
に、サンプルホールド回路２と加減算アンプ３を用いて
作るようにした。
に、この発明はＡＤコンバータの１／２ＬＳＢだけずら
した入出力特性を、ＤＡコンバータ１の出力電圧をもと
に、サンプルホールド回路２と加減算アンプ３を用いて
作るようにした。
【０００６】
【作用】上記のように構成されたＡＤコンバータにおい
ては、ＡＤ変換開始前にＤＡコンバータ１の入力として
最上位のビットに１を、他のビットに０を入力し、ＤＡ
コンバータ１の複数の出力端子の１つから１／２ＬＳＢ
に相当する電圧を出力してサンプルホールド回路２に保
持する。ここで、ＤＡコンバータ１から１／２ＬＳＢに
相当する電圧を出力する方法として、ＮビットのＤＡコ
ンバータ１の常に接地している抵抗を１／２に分割した
端子から出力する方法や（Ｎ＋１）ビットのＤＡコンバ
ータ１の常に接地している抵抗の接地していない方の端
子から出力する方法が考えられる。その際、同時にアナ
ログ入力電圧Ｖinもサンプルホールド回路２に保持す
る。
ては、ＡＤ変換開始前にＤＡコンバータ１の入力として
最上位のビットに１を、他のビットに０を入力し、ＤＡ
コンバータ１の複数の出力端子の１つから１／２ＬＳＢ
に相当する電圧を出力してサンプルホールド回路２に保
持する。ここで、ＤＡコンバータ１から１／２ＬＳＢに
相当する電圧を出力する方法として、ＮビットのＤＡコ
ンバータ１の常に接地している抵抗を１／２に分割した
端子から出力する方法や（Ｎ＋１）ビットのＤＡコンバ
ータ１の常に接地している抵抗の接地していない方の端
子から出力する方法が考えられる。その際、同時にアナ
ログ入力電圧Ｖinもサンプルホールド回路２に保持す
る。
【０００７】次に、ＤＡコンバータ１から出力された参
照電圧が加減算アンプ３を介して、コンパレータ５に入
力される。１つの比較が終わる度に、参照電圧は変化す
るがその都度サンプルホールド回路２に取り込まれてい
た入力電圧と１／２ＬＳＢに相当する電圧との和が参照
電圧と比較されて、コンパレータ５の出力が得られる。
このようにＤＡコンバータ１から１／２ＬＳＢに相当す
る電圧を出力しサンプルホールド回路２と加減算アンプ
３を用いてアナログ入力電圧を１／２ＬＳＢオフセット
すると、ＡＤコンバータの入出力特性を１／２ＬＳＢだ
けずらすことができる。
照電圧が加減算アンプ３を介して、コンパレータ５に入
力される。１つの比較が終わる度に、参照電圧は変化す
るがその都度サンプルホールド回路２に取り込まれてい
た入力電圧と１／２ＬＳＢに相当する電圧との和が参照
電圧と比較されて、コンパレータ５の出力が得られる。
このようにＤＡコンバータ１から１／２ＬＳＢに相当す
る電圧を出力しサンプルホールド回路２と加減算アンプ
３を用いてアナログ入力電圧を１／２ＬＳＢオフセット
すると、ＡＤコンバータの入出力特性を１／２ＬＳＢだ
けずらすことができる。
【０００８】
【実施例】以下にこの発明の実施例を図面に基づいて説
明する。図１は、この発明によるＡＤコンバータ回路の
構成図である。ここで一例としてＤＡコンバータ１は図
３に示すようなＲ−２Ｒ型で構成されているＮビットの
ＤＡコンバータとする。図３において、ＤＡコンバータ
の各スイッチは入力されたデジタルデータに応じて、参
照電圧Ｖref またはグラウンドに接続される。ＡＤ変換
開始前にＤＡコンバータ１の入力として最上位ビットに
１を他のビットに０を入力すると、はじめのクロックタ
イミングで、ＤＡコンバータ１の複数の出力端子の１つ
である出力端子７から１／２ＬＳＢの電圧がサンプルホ
ールド回路２の入力に送られて保持される。そのとき同
時に、アナログ入力電圧Ｖinもサンプルホールド回路２
に取り込まれて保持される。コントロール回路４の出力
はＤＡコンバータ１の入力と接続しており、２つめのク
ロックでＮビットのデジタルデータが送られる。Ｎビッ
トのデジタルデータは、ＤＡコンバータ１でアナログ電
圧に変換されて、ＤＡコンバータの出力端子６から加減
算アンプ３に入力され、サンプルホールド回路２で保持
されていた１／２ＬＳＢの電圧だけ減算されて、コンパ
レータ５の複数の入力端子の１つに入力される。このと
きサンプルホールド回路２で保持されていたアナログ入
力電圧Ｖinもコンパレータ５の複数の入力端子の他の１
つに入力される。そして、コンパレータ５の複数の入力
の比較の結果が、コンパレータ５の出力から得られ、最
上位のビットに相当するデジタルデータが決定される。
コンパレータ５の出力はコントロール回路４の入力と接
続しており、コンパレータ５の出力信号に応じて、次の
クロックタイミングでＤＡコンバータ１に送るデジタル
信号を決定する。以降２つめのクロックタイミングでの
手順をＮ回繰り返すことにより、アナログ入力信号をＡ
Ｄ変換したＮビットのデジタル出力が得られる。
明する。図１は、この発明によるＡＤコンバータ回路の
構成図である。ここで一例としてＤＡコンバータ１は図
３に示すようなＲ−２Ｒ型で構成されているＮビットの
ＤＡコンバータとする。図３において、ＤＡコンバータ
の各スイッチは入力されたデジタルデータに応じて、参
照電圧Ｖref またはグラウンドに接続される。ＡＤ変換
開始前にＤＡコンバータ１の入力として最上位ビットに
１を他のビットに０を入力すると、はじめのクロックタ
イミングで、ＤＡコンバータ１の複数の出力端子の１つ
である出力端子７から１／２ＬＳＢの電圧がサンプルホ
ールド回路２の入力に送られて保持される。そのとき同
時に、アナログ入力電圧Ｖinもサンプルホールド回路２
に取り込まれて保持される。コントロール回路４の出力
はＤＡコンバータ１の入力と接続しており、２つめのク
ロックでＮビットのデジタルデータが送られる。Ｎビッ
トのデジタルデータは、ＤＡコンバータ１でアナログ電
圧に変換されて、ＤＡコンバータの出力端子６から加減
算アンプ３に入力され、サンプルホールド回路２で保持
されていた１／２ＬＳＢの電圧だけ減算されて、コンパ
レータ５の複数の入力端子の１つに入力される。このと
きサンプルホールド回路２で保持されていたアナログ入
力電圧Ｖinもコンパレータ５の複数の入力端子の他の１
つに入力される。そして、コンパレータ５の複数の入力
の比較の結果が、コンパレータ５の出力から得られ、最
上位のビットに相当するデジタルデータが決定される。
コンパレータ５の出力はコントロール回路４の入力と接
続しており、コンパレータ５の出力信号に応じて、次の
クロックタイミングでＤＡコンバータ１に送るデジタル
信号を決定する。以降２つめのクロックタイミングでの
手順をＮ回繰り返すことにより、アナログ入力信号をＡ
Ｄ変換したＮビットのデジタル出力が得られる。
【０００９】
【発明の効果】この発明は、以上説明したようにＡＤコ
ンバータ回路において、ＤＡコンバータ出力から１／２
ＬＳＢに相当する電圧を出力し、加減算アンプとサンプ
ルホールド回路を用いて入力電圧に１／２ＬＳＢだけ加
えたのと同じ効果を有する構成としたので、ＡＤコンバ
ータの入出力特性を１／２ＬＳＢだけずらすことが容易
にできるという効果がある。
ンバータ回路において、ＤＡコンバータ出力から１／２
ＬＳＢに相当する電圧を出力し、加減算アンプとサンプ
ルホールド回路を用いて入力電圧に１／２ＬＳＢだけ加
えたのと同じ効果を有する構成としたので、ＡＤコンバ
ータの入出力特性を１／２ＬＳＢだけずらすことが容易
にできるという効果がある。
【図１】本発明のＡＤコンバータ回路の構成図である。
【図２】従来のＡＤコンバータ回路の構成図である。
【図３】本発明で用いられるＲ−２Ｒ方式のＮビットの
ＤＡコンバータの構成図である。
ＤＡコンバータの構成図である。
１ ＤＡコンバータ ２ サンプルホールド回路 ３ 加減算アンプ ４ コントロール回路 ５ コンパレータ ６ 第１のＤＡコンバータ出力端子 ７ 第２のＤＡコンバータ出力端子
Claims (1)
- 【請求項１】 第１及び第２の出力端子を有するＲ−２
Ｒ型のＤＡコンバータと、前記ＤＡコンバータの第１の
出力端子からの信号を入力するサンプルホールド回路
と、前記ＤＡコンバータの第２の出力端子からの信号と
前記サンプルホールド回路からの出力信号とを第１と第
２の入力端子にそれぞれ入力する加減算アンプと、前記
加減算アンプの出力信号を入力するコンパレータと、前
記コンパレータの出力信号を受けて前記ＤＡコンバータ
を制御するコントロール回路とからなるＡＤコンバータ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27995091A JPH05122077A (ja) | 1991-10-25 | 1991-10-25 | Ａｄコンバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27995091A JPH05122077A (ja) | 1991-10-25 | 1991-10-25 | Ａｄコンバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122077A true JPH05122077A (ja) | 1993-05-18 |
Family
ID=17618186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27995091A Pending JPH05122077A (ja) | 1991-10-25 | 1991-10-25 | Ａｄコンバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122077A (ja) |
-
1991
- 1991-10-25 JP JP27995091A patent/JPH05122077A/ja active Pending
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