JPH02501102A - Ｎビットａ／ｄ変換器によるｎ＋１ビット分解能 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＮビットＡ／Ｄ変換器によるＮ＋１ビット分解能発明の分野 本発明は一般にはディジタル計算装置に関し、特に、マイクロプロセッサによっ て使用されるＮビットＡ／Ｄ変換器からＮ＋１ビット分解能を発生する装置に関 する。

発明の背景 エンジン運転の制御及びエンジン自体の制御のために自動車にて使用されている マイクロプロセッサ制御装置において、使用センサの多くはアナログ出力信号で ある。はとん゛どのマイクロプロセッサはディジタル装置であるので、アナログ 信号はディジタル信号に変換しなければならない。このような変換を行う装置は アナログ／ディジタル、Ａ／Ｄ変換器である。

このようなマイクロプロセッサ制御装置の１つは米国特許第４，５５６，９４３ 号明細書「内燃機関のための多重処理マイクロプロセッサベースのエンジン制御 装置」において述べられている。この装置では、各種センナはＡ／Ｄ変換器に接 続され、その出力はそのマイクロプロセッサの１つに接続されている。この装置 で、センナの信号はマイクロプロセッサによって使用するための８ビツトのディ ジタルワードに変換され、生じる分解能は８ビツトだけである。

最下位ビーｔ　）　（ＬＳＢ）情報の付加ビットを発生させることによってディ ジタルワードの分解能を上げることは現在の装置の第１の利点である。マイクロ プロセッサの要求に従って最下位ビット（ＬＳＢ）分解能の付加ビットを発生さ せることは更なる利点である。

発明の要約 入力アナログ信号の変換器への範囲を設定する少なくとも２つの電圧レベル基準 入力を有するＡ／Ｄ変換器を作動させるために第１制御信号と変換信号とを発生 する制御手段を有しているＮビットＡ／Ｄ変換器からＮ＋ｌビット分解能を発生 する装置。Ａ／Ｄ変換器は変換信号を受けて入力アナログ信号をＮビットディジ タルワードに変換するようにされている。回路網手段はＡ／Ｄ変換器の２つの電 圧レベル基準入力に電圧値を与え、各電圧値を同一値のオフセット電圧ずつシフ トする上う動作させることができる。論理制御手段は制御信号に応答して回路網 手段に各電圧値を同一値のオフセット電圧ずつシフトさせる。Ａ／Ｄ変換器から のＮビットのディジタルワードはマイクロプロセッサに供給され、制御信号に応 答して一緒に加えられ、Ｎ＋１ビット分解能の新しいディジタルワードを得る。

本発明の他の多くの目的及び趣旨は図面を参照して述べる以下の詳細な記載から 明らかとなろう。

図面の簡単な説明 図面において、 第１図はＮビットディジタルワードＡ／Ｄ変換器からＮ＋１ビット分解能にする 装置の概要図である。

第２図はＡ／Ｄ変換器をオフセットする前の装置動作のグラフ例である。

第３図はＡ／Ｄ変換器をオフセットした後の装置動作のグラフ例である。

好適な実施例の詳細な説明 第１図を参照すると、ＮビットディジタルワードのＮ＋１ビット分解能を発生す る装置が示されている。

このような装置は、米国特許第４，５５６，９４３号明細書「内燃機関のための 多重処理マイクロプロセッサベースのエンジン制御装置」に述べられているよう なマイクロプロセッサベースの制御装置において使用することができる。

このような装置において、好適な実施例の分解能装置２を使用することができる 。Ａ／Ｄ変換器４は各種センサ５から制御手段又はマイクロプロセッサへの情報 のディジタルワードを供給する。ここにおいて、装置２は制御手段又はマイクロ プロセッサ６から制御信号を受ける制御信号人力８、論理制御手段１２、回路網 手段１４、及びＡ／Ｄ変換器４を 含んでいる。

Ａ／Ｄ変換器４は、高圧基準ボートｖＲＥＦ及び低圧基準ボートＶ　として扱わ れる２つの基準ボートを存するＣ ＭＯＴＯＲＯＬＡ社１４４４２のような変換器とすることができる。これらボー トの機能は変換しようとする入力信号の範囲を決定するためのものである。Ａ／ Ｄ変換器４の出力Ｄｏ−ＤＮはマイクロプロセッサ６に接続されている。

２つの基準ボート■ＲＥＦ及び”ＡＧに接続されているのは、適当な電圧値の範 囲及び後述するオフセット値をＡ／Ｄ変換器４に与えるよう構成された２つの値 の抵抗Ｒ１及びＲ２を有する抵抗回路網１４である。特に図示の実施例において は、抵抗回路網１４は電源の間に直列に接続された３つの抵抗１６，１８．２０ を有している。第１の抵抗１６はＶ＋に接続され、第３の抵抗２０は接地されて いる。これらの抵抗１６．２０はＲ２の値を有し、第２の、すなわち中間の抵抗 １８はＲ１の値を有する。第２の抵抗１８の端子２２．２４に接続されているの はＲ１の値を有する第４及び第５の抵抗２６．２８である。これらの抵抗２６゜ ２８の他端は一緒になって論理回路網１２の出力３０に接続される。第２の抵抗 １８と並列にコンデンサ３２を接続して、Ａ／Ｄ変換器４に見られるような抵抗 回路網１４のテブナンインピーダンスを下げることができる。これは単に、抵抗 回路網１４として使用することができる多くの異なるタイプの回路網の１つであ る。他のこのような回路網はおそらく複数の増幅器となろう。抵抗回路網１４の 基準はアナログ信号入力の上下の電圧レベルを与え、命令により正確に同一の電 圧値ずつ各レベルをシフトすることである。この回路網はＡ／Ｄ変換器の各基準 入力に対称形のオフセット電圧を与えるよう動作しなければならない。

第１図に示されるように、論理回路網１２は接地された１つの入力３４とマイク ロプロセッサ６の制御出力に接続された制御信号人力８とを有する２人力ＯＲゲ ートである。制御信号ｌＯの目的は、マイクロプロセッサ６がＡ／Ｄ変換器に対 しアナログ入力信号の１ビット多い分解能を要求した時だけ、Ａ／Ｄ変換器の入 力レベルをシフトするにある。好適な実施例において、制御信号人力８は電源の Ｖ十に接続されたプルアップ抵抗３８を有している。

好適な実施例の動作において、Ａ／Ｄ変換器４の出力は８ビツトデイジタルワー ドである。Ａ／Ｄ変換器４は変換が行われるたびにマイクロプロセッサからの変 換信号によってアドレス指定される。一度変換が要求されると、Ａ／Ｄ変換器４ の出力はマイクロプロセッサ６に供給され、更なる処理のためにバイトサイズレ ジスタに格納される。

マイクロプロセッサ６が９ビツト分解能を欲する時、Ａ／Ｄ変換器４は２回アド レス指定され、各変換はバイトサイズレジスタに供給される。このとき、マイク ロプロセッサ６は各レジスタのものを一緒に加え、加えた和は９ビツトデイジタ ルワードとなる。Ａ／Ｄ変換器４の２回目のアドレス指定の時、変換の結果は同 一かｌビットだけ異なる。これは第２図及び第３図に図式的に示されている。第 ２図には、Ａ／Ｄ変換器４の１回目のアドレス指定が示されている。第２図及び 第３図の水平のライン４２はセンサ５からのアナログ電圧を表しており、Ａ／Ｄ 変換器の入力に供給される。この電圧はＡ／Ｄ変換器４のｖＲＥＦ入力レベルと ｖＡ６入カシカレベル間にある。階段４４は変換をなす時のＡ／Ｄ変換器４の動 作を示すための適当な手段である。

第３図において、ｖＲＥＦ及びｖＡＧ入力への電圧は同じ量のＶ　だけオフセッ トされている。階段４４はＤＩＴ）ＩＥＲ 本質的にシフトされており、水平の電圧ライン４２は今、階段４４の異なる立上 がり部分と交差している。階段４４がシフトされた時、水平電圧ライン４２は、 ディジタル出力ワードが同じ場合には、今までどおり同じ立上り部分と交差でき ることが実現されなければならない。

これは基準電圧に電圧ｖＤＩＴＨＥＲが加えられる例である。

電圧Ｖ　は基準電圧から差し引かれるようにしてＩＴＨＥＲ もよいことは明らかである。

分解能の９番目のビットを得るためには、重み１／２卜するように与えられる。

これを行うために、論理回路網１２の出力３０は電源のＶ＋とアースとの間で切 り換わる。論理ゲートの制御信号人力８に与えられたマイクロプロセッサ制御信 号１０は＾／Ｄ基準電圧レベル入力の高ディザ又は低ディザによるオフセットを 行うためのゲートの切換えを制御する。ディザ電圧は加算又は減算の一方向のみ であることを理解すべきである。その方向は装置設計者及び論理制御器１２によ って選択され、それに従って抵抗回路網１４が設計される。

本実施例において、抵抗値Ｒ１及びＲ２の比はＡ／Ｄ変換器４の入力Ｖ　、■　 において電圧変化を与えるよＲＥＦ　ＡＧ う選択され、ここに であり、ＮはＡ／Ｄ変換器の正規の分解能のビット数である。ここで、■＋＝５ ボルト、Ａ／Ｄ変換器が８ビツトの変換器であるとすれば、 ＝　９．７７ミリボルト となる。

制御信号１０は２つの変換を命令するもので、基本的には定常状態が第１の、又 は正規の単一変換であるので第２の変換を命令することになる。第２の変換は加 算又は減算されるディザ電圧によってオフセットされた電圧レベルを有している 。マイクロプロセッサ６の制御下でのマイクロプロセッサ６の２つの変換を加算 することにより、ＬＳＢ位置においてビットの増加された分解能を有するディジ タルワード値となる。この方法で、マイクロプロセッサ６の制御の下で８ビツト Ａ／Ｄ変換器４はマイクロプロセッサ６での処理のための分解能の９ビツトを与 えることになる。

装置２はしかし、ＮビットＡ／Ｄ変換器からＮ＋１ビット分解能を得る方法を実 施するための１つの装置である。この方法はＡ／Ｄ変換器によってＮビットディ ジタルワードの変換を開始するため制御手段又はマイクロプロセッサから変換信 号を発生するステップを含んでいる。次いで、制御手段はＮ＋１ビツトデイジタ ルワ一ド分解能が中で発生されるべきことを表す制御信号を発生する。この制御 信号に応答して、回路網手段は次式 ＮはＡ／Ｄ変換器の正規の分解能のビット数に従って電気信号を発生し、この電 気信号を、アナログ信号の入力範囲をシフトするためにＡ／Ｄ変換器へ供給する 。制御手段からの制御信号及び変換信号に応答１５シて、Ａ／Ｄ変換器はＡ／Ｄ 変換器のアナログ信号から第２のＮビットディジタルワードを発生する。次のス テップはマイクロプロセッサで第１及び第２のＮビットディジタルワードを加算 してＮ＋１ビツトデイジタルワードを得ることである。

もちろん、本発明の上述の実施例においてその範囲から逸脱することなく多くの 変化変更を実施することができる。したがって、その範囲は添付した請求の範囲 によってのみ制限されるべきである。

国際調査報告 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １　第１の制御信号（１０）及び変換信号を発生する制御手段（６）と、 変換器への入力アナログ信号の範囲を設定する少なくとも２つの電圧レベル基準 入力（ＶＲＥＦ，ＶＡＧ）を有し、前記変換信号を受けて入力アナログ信号をデ ィジタルワードに変換するＡ／Ｄ変換器（４）と、前記少なくとも２つの電圧レ ベル基準入力に電圧値を与えて各電圧値を同一値のオフセット電圧ずつシフトす る回路網手段（１４）と、 前記制御信号に応答して前記回路網手段に各電圧値を同一値のオフセット電圧ず つシフトさせる論理制御手段（１２）と を備えた、ＮビットＡ／Ｄ変換器からＮ＋１ビット分解能を発生する装置。 ２　請求項１記載の装置において、制御手段はマイクロプロセッサである、Ｎビ ットム／Ｄ変換器からＮ＋１ビット分解能を発生する装置。 ３　請求項１記載の装置において、回路網手段は対称形の抵抗回路網である、Ｎ ビットＡ／Ｄ変換器からＮ＋１ビット分解能を発生する装置。 ４　請求項１記載の装置において、オフセット電圧はＶＤＩＴＨＥＲ＝（Ｖ＋） ／２（Ｎ＋１）ＮはＡ／Ｄ変換器の正規の分解能のビット数である、ＮビットＡ ／Ｄ変換器からＮ＋１ビット分解能を発生する装置。 ５　請求項２記載の装置において、制御信号の発生に応答してマイクロプロセッ サはＡ／Ｄ変換器から２つの連続ディジタルワードを受げ、それらのディジタル ワードを加算して最下位ビット位置に特別の１ビットを有する和のディジタルワ ードを得る、ＮビットＡ／Ｄ変換器からＮ＋１ビット分解能を発生する装置。 ６　Ａ／Ｄ変換器によるディジタルワードの変換を開始させる変換信号をマイク ロプロセッサより発生し、Ａ／Ｄ変換器内のアナログ信号から第１のＮビットデ ィジタルワードを発生し、 Ｎ＋１ビットディジタルワード分解能が発生されるべきことを表す制御信号をマ イクロプロセッサより発生し、 前記制御信号に応答して次式 ＶＤＩＴＨＥＲ＝（Ｖ＋）／２（Ｎ＋１）ＮはＡ／Ｄ変換器の正規の分解能のビ ット数による電気信号を発生し、 前記電気信号をＡ／Ｄ変換器に与えてアナログ信号の入力範囲をシフトし、 Ａ／Ｄ変換器内のアナログ信号から第２のＮビットディジタルワードを発生し、 マイクロプロセッサにて第１及び第２のＮビットディジタルワードを加算してＮ ＋１ビットディジタルワードを得る、 ステップを包含する、ＮビットＡ／Ｄ変換器からＮ＋１ビット分解能を得る方法 。 ７　制御信号を発生する制御手段と、 ２つの値の複数の抵抗を有し、前記制御信号に応答して少なくとも２つの電圧及 びこの少なくとも２つの電圧に加えられる２つの等しいオフセット電圧を発生す る抵抗回路手段を含む論理回路手段と、Ｎビットの第１のディジタルワードに変 換しようとするアナログ信号の範囲を決定する前記少なくとも２つの電圧を受け ると共に、前記制御信号に応答してＮビットの第２のディジタルワードに変換し ようとするアナログ信号の第２の範囲を決定するために前記少なくとも２つの電 圧を加えられる、前記２つの等しいオフセット電圧を受けるようにされたＡ／Ｄ 変換器と、このＡ／Ｄ変換器の信号に応答し前記第１及び第２のディジタルワー ドを加算してＮ＋１のディジタルワードにするマイクロプロセッサ手段と、 を備えた、ＮビットＡ／Ｄ変換器からＮ＋１ビット分解能を発生する装置。