JPS5934190Y2 - Ｄ↓−ａ変換器 - Google Patents
Ｄ↓−ａ変換器Info
- Publication number
- JPS5934190Y2 JPS5934190Y2 JP8037978U JP8037978U JPS5934190Y2 JP S5934190 Y2 JPS5934190 Y2 JP S5934190Y2 JP 8037978 U JP8037978 U JP 8037978U JP 8037978 U JP8037978 U JP 8037978U JP S5934190 Y2 JPS5934190 Y2 JP S5934190Y2
- Authority
- JP
- Japan
- Prior art keywords
- level
- variable resistor
- setting
- converter
- analog signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案はアナログ信号出力の最大及び最小レベルを調整
できるＤ−Ａ変換器に関するものである。
できるＤ−Ａ変換器に関するものである。
従来の４ビツトのＤ−Ａ変換器は第１図に示すような横
取になっている。
取になっている。
第１図において、ディジタル信号の各ビット信号入力端
子Ｄ１ 、Ｄ２・・・Ｄ４に抵抗ｒ、ｔｒ２・・・ｒ４
が接続されこれらの抵抗ｒｌｙｒ２・・・ｒ４の他端は
接地されている。
子Ｄ１ 、Ｄ２・・・Ｄ４に抵抗ｒ、ｔｒ２・・・ｒ４
が接続されこれらの抵抗ｒｌｙｒ２・・・ｒ４の他端は
接地されている。
このビット信号の入力端子ＤＩ 、Ｄ２・・・Ｄ４には
抵抗Ｒ１、Ｒ２・・・Ｒ４かもなるネットワーク回路１
が接続されアナログ信号を出力するようになっている。
抵抗Ｒ１、Ｒ２・・・Ｒ４かもなるネットワーク回路１
が接続されアナログ信号を出力するようになっている。
このような従来のＤ−Ａ変換器の場合、アナログ信号出
力Ｖａは各人力ビット信号がすべて０のとき零レベルと
なり各人力ビット信号がすべて１のとき最大レベルであ
る電源電圧の＠ＶＤ Ｄとなる。
力Ｖａは各人力ビット信号がすべて０のとき零レベルと
なり各人力ビット信号がすべて１のとき最大レベルであ
る電源電圧の＠ＶＤ Ｄとなる。
ここで、Ｄ−Ａ変換器のアナログ信号出力Ｖａを比較基
準信号として比較回路などに使用する場合被比較信号の
電圧レベルに合わせ比較基準信号のレベルを決定する必
要がある。
準信号として比較回路などに使用する場合被比較信号の
電圧レベルに合わせ比較基準信号のレベルを決定する必
要がある。
この方法として、一般に入力のディジタル信号をあらか
じめ被比較信号の電圧レベルに合わせたり、抵抗Ｒ１、
Ｒ２・・・Ｒ４からなるネットワーク回路において調整
されてＬ・る。
じめ被比較信号の電圧レベルに合わせたり、抵抗Ｒ１、
Ｒ２・・・Ｒ４からなるネットワーク回路において調整
されてＬ・る。
しかしながら、従来のＤ −Ａ変換器においては零電位
より高い電位にアナログ信号出力Ｖａの最小レベルを設
定できなく、また最大レベルである電源電圧の値ＶＤＤ
より低い電位にアナログ信号出力Ｖａの最大レベルを
設定することもできなかった。
より高い電位にアナログ信号出力Ｖａの最小レベルを設
定できなく、また最大レベルである電源電圧の値ＶＤＤ
より低い電位にアナログ信号出力Ｖａの最大レベルを
設定することもできなかった。
そのため、被比較信号に応じて比較基準信号であるアナ
ログ信号の最大及び最小レベルを調整できず、被比較信
号レベルと同等のレベルのアナログ信号の電圧ステップ
のみしか比較基準信号として使用されず、ディジタル信
号のビット数にむだがあった。
ログ信号の最大及び最小レベルを調整できず、被比較信
号レベルと同等のレベルのアナログ信号の電圧ステップ
のみしか比較基準信号として使用されず、ディジタル信
号のビット数にむだがあった。
また、電圧ステップ間の電位差は一定なので精確な比較
がなされなかった。
がなされなかった。
本考案は以上の点をかんがみてなされたもので、アナロ
グ信号出力の最大及び最小レベルを電源電位と零電位の
間の範囲内において任意に調整できるＤ−Ａ変換器を提
供することを目的とするものである。
グ信号出力の最大及び最小レベルを電源電位と零電位の
間の範囲内において任意に調整できるＤ−Ａ変換器を提
供することを目的とするものである。
以下、本考案の一実施例を図面の簡単な説明する。
第２図において、Ｄｌ 、Ｄ２・・・Ｄ４は４ビットデ
ィジタル信号の各ビット入力端子であり、この各入力端
子Ｄ１ 、Ｄ２・・・Ｄ４に各々、抵抗ｒ１ｒ２・・・
ｒ４を接続する。
ィジタル信号の各ビット入力端子であり、この各入力端
子Ｄ１ 、Ｄ２・・・Ｄ４に各々、抵抗ｒ１ｒ２・・・
ｒ４を接続する。
各抵抗ｒｌｓｒ２・・・ｒ４の他端は可変抵抗ＶＲ１の
一端に接続し、この可変抵抗ＶＲ１の他端を接地する。
一端に接続し、この可変抵抗ＶＲ１の他端を接地する。
前記各入力端子Ｄ１ 、Ｄ２・・・Ｄ４と抵抗Ｒ１，Ｒ
２・・・Ｒ４からなるネットワーク回路１との間にバッ
ファ回路２を設け、このバッファ回路２を通して各入力
端子Ｄ 、Ｄ２・・・Ｄ４の各ディジタルビット信号を
それぞれ前記ネットワーク回路１の抵抗Ｒ１，Ｒ，。
２・・・Ｒ４からなるネットワーク回路１との間にバッ
ファ回路２を設け、このバッファ回路２を通して各入力
端子Ｄ 、Ｄ２・・・Ｄ４の各ディジタルビット信号を
それぞれ前記ネットワーク回路１の抵抗Ｒ１，Ｒ，。
・・・Ｒ４に伝達するように構成する。
バッファ回路の電源端子は電源電位ＶＤＤに接続し、グ
ランド端子は前記可変抵抗ＶＲ１の一端に接続する。
ランド端子は前記可変抵抗ＶＲ１の一端に接続する。
また、前記ネットワーク回路１の出力端子に可変抵抗Ｖ
Ｒ２を接続し、この可変抵抗ｖＲ２の他端を前記可変抵
抗ＶＲ１の一端に接続している。
Ｒ２を接続し、この可変抵抗ｖＲ２の他端を前記可変抵
抗ＶＲ１の一端に接続している。
本考案の一実施例は以上のような構成であり、次にその
作用について説明する。
作用について説明する。
入力端子Ｄ１ 、Ｄ２・・・Ｄ４にディジタル信号が加
えられるとその信号はバッファ回路２により任意のレベ
ルに変更されてそれぞれ抵抗Ｒ１，Ｒ２・・・Ｒ４に伝
達される。
えられるとその信号はバッファ回路２により任意のレベ
ルに変更されてそれぞれ抵抗Ｒ１，Ｒ２・・・Ｒ４に伝
達される。
そして、これらの抵抗Ｒ１Ｒ２・・・Ｒ４に伝達された
ディジタル信号電圧はアナログ量に変換されて出力され
る。
ディジタル信号電圧はアナログ量に変換されて出力され
る。
ディジタル信号は４ビツトであるから、ビット信号がＯ
”か１”かの組合せによりアナログ信号出力Ｖａは第３
図に示すように１６通うの電圧ステップを持つ。
”か１”かの組合せによりアナログ信号出力Ｖａは第３
図に示すように１６通うの電圧ステップを持つ。
つ１す、ビット信号がすべて０゛のときアナログ信号出
力Ｖａは最小レベルになり、すべて”１”のときアナロ
グ信号出力Ｖａは最大レベルになる。
力Ｖａは最小レベルになり、すべて”１”のときアナロ
グ信号出力Ｖａは最大レベルになる。
ここで、バッファ回路の動作電圧の最低値を可変抵抗Ｖ
Ｒ１によって任意に選定すると、アナログ信号出力Ｖａ
の最小レベルＶ１を任意に設定できる。
Ｒ１によって任意に選定すると、アナログ信号出力Ｖａ
の最小レベルＶ１を任意に設定できる。
寸た、可変抵抗ＶＲ２によってアナログ信号出力Ｖａの
最大レベルを電源電圧ＶＤＤよりＶ２だげ小さい任意の
レベルに設定できる。
最大レベルを電源電圧ＶＤＤよりＶ２だげ小さい任意の
レベルに設定できる。
結局、アナログ信号出力Ｖａを比較基準信号として比較
回路などに使用する場合、アナログ信号出力Ｖａの最大
及び最小レベルを被比較信号の最大及び最小レベルに調
整することにより、アナログ信号出力Ｖａの１６個の電
圧ステップをすべて比較基準信号として使用することが
できる。
回路などに使用する場合、アナログ信号出力Ｖａの最大
及び最小レベルを被比較信号の最大及び最小レベルに調
整することにより、アナログ信号出力Ｖａの１６個の電
圧ステップをすべて比較基準信号として使用することが
できる。
第４図は本考案の他実施例であり、可変抵抗ＶＲ１の代
わりにオペアンプ３と可変抵抗ＶＲ３と抵抗Ｖ、からな
るボルテイジフオロワー回路４で構成したもので、作用
は第２図の一実施例と同様である。
わりにオペアンプ３と可変抵抗ＶＲ３と抵抗Ｖ、からな
るボルテイジフオロワー回路４で構成したもので、作用
は第２図の一実施例と同様である。
ただし、アナログ信号出力Ｖａの最小レベルｖ１の調整
は可変抵抗ＶＲ３により行う。
は可変抵抗ＶＲ３により行う。
第２図の一実施例においては可変抵抗ＶＲ，に流れる電
流の変動によりアナログ信号出力Ｖａの最小レベルＶ１
が変動することがあるけれども、第４図の他実施例にお
いてはアナログ信号出力Ｖａノ最小レベルの設定はオペ
アンプ３の入力部の可変抵抗ＶＲ３によって行うため可
変抵抗ｖＲ３を流れる電流が変動してもアナログ信号出
力Ｖａの最小レベルＶ１に影響しないようにしたもので
ある。
流の変動によりアナログ信号出力Ｖａの最小レベルＶ１
が変動することがあるけれども、第４図の他実施例にお
いてはアナログ信号出力Ｖａノ最小レベルの設定はオペ
アンプ３の入力部の可変抵抗ＶＲ３によって行うため可
変抵抗ｖＲ３を流れる電流が変動してもアナログ信号出
力Ｖａの最小レベルＶ１に影響しないようにしたもので
ある。
以上詳述したように、本考案はアナログ信号出力の最大
及び最小レベルを調整できるＤ−Ａ変換器を提供するも
のである。
及び最小レベルを調整できるＤ−Ａ変換器を提供するも
のである。
このＤ−Ａ変換器の出力を比較基準信号として比較回路
などに用いる場合被比較信号のレベルに調整すると、ア
ナログ信号出力のすべての電圧ステップを比較基準信号
として使用できる。
などに用いる場合被比較信号のレベルに調整すると、ア
ナログ信号出力のすべての電圧ステップを比較基準信号
として使用できる。
そのため、電圧ステップ間の電位差は小さくなり被比較
信号との精確な比較がなされる。
信号との精確な比較がなされる。
捷た、ディジタル信号のビット数に対してむだがなくな
る。
る。
本考案は４ビツトのディジタル信号を入力するＤ−Ａ変
換器について説明したが４ビツト以外のディジタル信号
を入力するＤ−Ａ変換器についても言えることはもちろ
んである。
換器について説明したが４ビツト以外のディジタル信号
を入力するＤ−Ａ変換器についても言えることはもちろ
んである。
第１図は従来のＤ−Ａ変換器の電気回路図、第２図は本
考案の一実施例の電気回路図、第３図は同実施例の出力
信号図、第４図は本考案の他実施例の電気回路図である
。 １・・・ネットワーク回路、２・・・バッファ回路、３
・・・オペアンプ、４・・・ボルテイジフオロワー回路
、Ｄｌ 、Ｄ２ 、Ｄ３ 、Ｄ４・・・ビット信号入力
端子、ｒｌ 、ｒ２ 、ｒ３ ｓ ｒ４ ｔ
ｒ５ 、Ｒ１ｔＲ２Ｒ３、Ｒ４−＠抗、ＶＲｏ、ＶＢ
２ 、ＶＨ２−１”Ｔ変抵抗。
考案の一実施例の電気回路図、第３図は同実施例の出力
信号図、第４図は本考案の他実施例の電気回路図である
。 １・・・ネットワーク回路、２・・・バッファ回路、３
・・・オペアンプ、４・・・ボルテイジフオロワー回路
、Ｄｌ 、Ｄ２ 、Ｄ３ 、Ｄ４・・・ビット信号入力
端子、ｒｌ 、ｒ２ 、ｒ３ ｓ ｒ４ ｔ
ｒ５ 、Ｒ１ｔＲ２Ｒ３、Ｒ４−＠抗、ＶＲｏ、ＶＢ
２ 、ＶＨ２−１”Ｔ変抵抗。
Claims (2)
- （１）複数ビットのディジタル信号を抵抗群からなるネ
ットワーク回路の各抵抗の一端にそれぞれバッファ回路
を介して入力し、これら抵抗の他端を連結したネットワ
ーク回路の出力端子からアナログ信号を発生するＤ−Ａ
変換器において、ディジタル信号の各入力端子にそれぞ
れ一端を接続する抵抗群と、これら抵抗群の他端を連結
しこの連結点と接地点との間に設ける第ルベル設定用の
可変抵抗と、この第ルベル設定用の可変抵抗の上記連結
点側と上記ネットワーク回路の出力端子との間に設ける
第２レベル設定用の可変抵抗とを具備し、上記第ルベル
設定用と第２レベル設定用の可変抵抗の接続点を上記バ
ッファ回路のグランド端子と接続することを特徴とする
Ｄ−Ａ変換器。 - （２）第ルベル設定用の可変抵抗の代わりに入力側に可
変抵抗を接続したボルテイジフオロワー回路を接続する
ことを特徴とする実用新案登録請求の範囲第１項記載の
Ｄ−Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8037978U JPS5934190Y2 (ja) | 1978-06-14 | 1978-06-14 | Ｄ↓−ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8037978U JPS5934190Y2 (ja) | 1978-06-14 | 1978-06-14 | Ｄ↓−ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54181857U JPS54181857U (ja) | 1979-12-22 |
| JPS5934190Y2 true JPS5934190Y2 (ja) | 1984-09-21 |
Family
ID=28999219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8037978U Expired JPS5934190Y2 (ja) | 1978-06-14 | 1978-06-14 | Ｄ↓−ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5934190Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218212A (ja) * | 1982-06-11 | 1983-12-19 | Nec Corp | 可変利得増幅器 |
-
1978
- 1978-06-14 JP JP8037978U patent/JPS5934190Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54181857U (ja) | 1979-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5294927A (en) | Multi-channel digital to analog converter | |
| US6268817B1 (en) | Digital-to-analog converter | |
| JPH11122108A (ja) | デジタル／アナログ変換器 | |
| US5633637A (en) | Digital-to-analog converter circuit | |
| JPH0646709B2 (ja) | デジタル・アナログ変換器 | |
| US4231020A (en) | Digital to analog converter having separate bit converters | |
| US5781141A (en) | Digital-to-analog converter and sensor-characteristic adjustment circuit | |
| JPS5934190Y2 (ja) | Ｄ↓−ａ変換器 | |
| JP2837726B2 (ja) | ディジタル・アナログ変換器 | |
| US5729231A (en) | Digital-to-analog converter having improved resistance to variations in DC current gain | |
| JPH09167965A (ja) | 基準電圧発生回路 | |
| JP3116773B2 (ja) | Ｄ／ａコンバータ回路 | |
| US4494107A (en) | Digital to analog converter | |
| JPS6258571B2 (ja) | ||
| KR100282443B1 (ko) | 디지탈/아날로그 컨버터 | |
| US6529068B1 (en) | Area-efficient reconstruction filters, particularly for current-driven D/A converters | |
| JPH0547006B2 (ja) | ||
| JP2956119B2 (ja) | 並列型ａ／ｄ変換器 | |
| JP3172090B2 (ja) | Ａｄ変換器 | |
| JP2576222B2 (ja) | ディジタルーアナログ変換器 | |
| JP3225729B2 (ja) | Ｄ／ａ変換器のゲイン調整回路 | |
| JP3059263B2 (ja) | アナログーデジタル変換器 | |
| JP2594818Y2 (ja) | 基準電圧発生回路 | |
| JP3043044B2 (ja) | Ｄ／ａ変換回路 | |
| JPH0335857B2 (ja) |