JPS5934190Y2 - D↓−a変換器 - Google Patents
D↓−a変換器Info
- Publication number
- JPS5934190Y2 JPS5934190Y2 JP8037978U JP8037978U JPS5934190Y2 JP S5934190 Y2 JPS5934190 Y2 JP S5934190Y2 JP 8037978 U JP8037978 U JP 8037978U JP 8037978 U JP8037978 U JP 8037978U JP S5934190 Y2 JPS5934190 Y2 JP S5934190Y2
- Authority
- JP
- Japan
- Prior art keywords
- level
- variable resistor
- setting
- converter
- analog signal
- Prior art date
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- Expired
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案はアナログ信号出力の最大及び最小レベルを調整
できるD−A変換器に関するものである。
できるD−A変換器に関するものである。
従来の4ビツトのD−A変換器は第1図に示すような横
取になっている。
取になっている。
第1図において、ディジタル信号の各ビット信号入力端
子D1 、D2・・・D4に抵抗r、tr2・・・r4
が接続されこれらの抵抗rlyr2・・・r4の他端は
接地されている。
子D1 、D2・・・D4に抵抗r、tr2・・・r4
が接続されこれらの抵抗rlyr2・・・r4の他端は
接地されている。
このビット信号の入力端子DI 、D2・・・D4には
抵抗R1、R2・・・R4かもなるネットワーク回路1
が接続されアナログ信号を出力するようになっている。
抵抗R1、R2・・・R4かもなるネットワーク回路1
が接続されアナログ信号を出力するようになっている。
このような従来のD−A変換器の場合、アナログ信号出
力Vaは各人力ビット信号がすべて0のとき零レベルと
なり各人力ビット信号がすべて1のとき最大レベルであ
る電源電圧の@VD Dとなる。
力Vaは各人力ビット信号がすべて0のとき零レベルと
なり各人力ビット信号がすべて1のとき最大レベルであ
る電源電圧の@VD Dとなる。
ここで、D−A変換器のアナログ信号出力Vaを比較基
準信号として比較回路などに使用する場合被比較信号の
電圧レベルに合わせ比較基準信号のレベルを決定する必
要がある。
準信号として比較回路などに使用する場合被比較信号の
電圧レベルに合わせ比較基準信号のレベルを決定する必
要がある。
この方法として、一般に入力のディジタル信号をあらか
じめ被比較信号の電圧レベルに合わせたり、抵抗R1、
R2・・・R4からなるネットワーク回路において調整
されてL・る。
じめ被比較信号の電圧レベルに合わせたり、抵抗R1、
R2・・・R4からなるネットワーク回路において調整
されてL・る。
しかしながら、従来のD −A変換器においては零電位
より高い電位にアナログ信号出力Vaの最小レベルを設
定できなく、また最大レベルである電源電圧の値VDD
より低い電位にアナログ信号出力Vaの最大レベルを
設定することもできなかった。
より高い電位にアナログ信号出力Vaの最小レベルを設
定できなく、また最大レベルである電源電圧の値VDD
より低い電位にアナログ信号出力Vaの最大レベルを
設定することもできなかった。
そのため、被比較信号に応じて比較基準信号であるアナ
ログ信号の最大及び最小レベルを調整できず、被比較信
号レベルと同等のレベルのアナログ信号の電圧ステップ
のみしか比較基準信号として使用されず、ディジタル信
号のビット数にむだがあった。
ログ信号の最大及び最小レベルを調整できず、被比較信
号レベルと同等のレベルのアナログ信号の電圧ステップ
のみしか比較基準信号として使用されず、ディジタル信
号のビット数にむだがあった。
また、電圧ステップ間の電位差は一定なので精確な比較
がなされなかった。
がなされなかった。
本考案は以上の点をかんがみてなされたもので、アナロ
グ信号出力の最大及び最小レベルを電源電位と零電位の
間の範囲内において任意に調整できるD−A変換器を提
供することを目的とするものである。
グ信号出力の最大及び最小レベルを電源電位と零電位の
間の範囲内において任意に調整できるD−A変換器を提
供することを目的とするものである。
以下、本考案の一実施例を図面の簡単な説明する。
第2図において、Dl 、D2・・・D4は4ビットデ
ィジタル信号の各ビット入力端子であり、この各入力端
子D1 、D2・・・D4に各々、抵抗r1r2・・・
r4を接続する。
ィジタル信号の各ビット入力端子であり、この各入力端
子D1 、D2・・・D4に各々、抵抗r1r2・・・
r4を接続する。
各抵抗rlsr2・・・r4の他端は可変抵抗VR1の
一端に接続し、この可変抵抗VR1の他端を接地する。
一端に接続し、この可変抵抗VR1の他端を接地する。
前記各入力端子D1 、D2・・・D4と抵抗R1,R
2・・・R4からなるネットワーク回路1との間にバッ
ファ回路2を設け、このバッファ回路2を通して各入力
端子D 、D2・・・D4の各ディジタルビット信号を
それぞれ前記ネットワーク回路1の抵抗R1,R,。
2・・・R4からなるネットワーク回路1との間にバッ
ファ回路2を設け、このバッファ回路2を通して各入力
端子D 、D2・・・D4の各ディジタルビット信号を
それぞれ前記ネットワーク回路1の抵抗R1,R,。
・・・R4に伝達するように構成する。
バッファ回路の電源端子は電源電位VDDに接続し、グ
ランド端子は前記可変抵抗VR1の一端に接続する。
ランド端子は前記可変抵抗VR1の一端に接続する。
また、前記ネットワーク回路1の出力端子に可変抵抗V
R2を接続し、この可変抵抗vR2の他端を前記可変抵
抗VR1の一端に接続している。
R2を接続し、この可変抵抗vR2の他端を前記可変抵
抗VR1の一端に接続している。
本考案の一実施例は以上のような構成であり、次にその
作用について説明する。
作用について説明する。
入力端子D1 、D2・・・D4にディジタル信号が加
えられるとその信号はバッファ回路2により任意のレベ
ルに変更されてそれぞれ抵抗R1,R2・・・R4に伝
達される。
えられるとその信号はバッファ回路2により任意のレベ
ルに変更されてそれぞれ抵抗R1,R2・・・R4に伝
達される。
そして、これらの抵抗R1R2・・・R4に伝達された
ディジタル信号電圧はアナログ量に変換されて出力され
る。
ディジタル信号電圧はアナログ量に変換されて出力され
る。
ディジタル信号は4ビツトであるから、ビット信号がO
”か1”かの組合せによりアナログ信号出力Vaは第3
図に示すように16通うの電圧ステップを持つ。
”か1”かの組合せによりアナログ信号出力Vaは第3
図に示すように16通うの電圧ステップを持つ。
つ1す、ビット信号がすべて0゛のときアナログ信号出
力Vaは最小レベルになり、すべて”1”のときアナロ
グ信号出力Vaは最大レベルになる。
力Vaは最小レベルになり、すべて”1”のときアナロ
グ信号出力Vaは最大レベルになる。
ここで、バッファ回路の動作電圧の最低値を可変抵抗V
R1によって任意に選定すると、アナログ信号出力Va
の最小レベルV1を任意に設定できる。
R1によって任意に選定すると、アナログ信号出力Va
の最小レベルV1を任意に設定できる。
寸た、可変抵抗VR2によってアナログ信号出力Vaの
最大レベルを電源電圧VDDよりV2だげ小さい任意の
レベルに設定できる。
最大レベルを電源電圧VDDよりV2だげ小さい任意の
レベルに設定できる。
結局、アナログ信号出力Vaを比較基準信号として比較
回路などに使用する場合、アナログ信号出力Vaの最大
及び最小レベルを被比較信号の最大及び最小レベルに調
整することにより、アナログ信号出力Vaの16個の電
圧ステップをすべて比較基準信号として使用することが
できる。
回路などに使用する場合、アナログ信号出力Vaの最大
及び最小レベルを被比較信号の最大及び最小レベルに調
整することにより、アナログ信号出力Vaの16個の電
圧ステップをすべて比較基準信号として使用することが
できる。
第4図は本考案の他実施例であり、可変抵抗VR1の代
わりにオペアンプ3と可変抵抗VR3と抵抗V、からな
るボルテイジフオロワー回路4で構成したもので、作用
は第2図の一実施例と同様である。
わりにオペアンプ3と可変抵抗VR3と抵抗V、からな
るボルテイジフオロワー回路4で構成したもので、作用
は第2図の一実施例と同様である。
ただし、アナログ信号出力Vaの最小レベルv1の調整
は可変抵抗VR3により行う。
は可変抵抗VR3により行う。
第2図の一実施例においては可変抵抗VR,に流れる電
流の変動によりアナログ信号出力Vaの最小レベルV1
が変動することがあるけれども、第4図の他実施例にお
いてはアナログ信号出力Vaノ最小レベルの設定はオペ
アンプ3の入力部の可変抵抗VR3によって行うため可
変抵抗vR3を流れる電流が変動してもアナログ信号出
力Vaの最小レベルV1に影響しないようにしたもので
ある。
流の変動によりアナログ信号出力Vaの最小レベルV1
が変動することがあるけれども、第4図の他実施例にお
いてはアナログ信号出力Vaノ最小レベルの設定はオペ
アンプ3の入力部の可変抵抗VR3によって行うため可
変抵抗vR3を流れる電流が変動してもアナログ信号出
力Vaの最小レベルV1に影響しないようにしたもので
ある。
以上詳述したように、本考案はアナログ信号出力の最大
及び最小レベルを調整できるD−A変換器を提供するも
のである。
及び最小レベルを調整できるD−A変換器を提供するも
のである。
このD−A変換器の出力を比較基準信号として比較回路
などに用いる場合被比較信号のレベルに調整すると、ア
ナログ信号出力のすべての電圧ステップを比較基準信号
として使用できる。
などに用いる場合被比較信号のレベルに調整すると、ア
ナログ信号出力のすべての電圧ステップを比較基準信号
として使用できる。
そのため、電圧ステップ間の電位差は小さくなり被比較
信号との精確な比較がなされる。
信号との精確な比較がなされる。
捷た、ディジタル信号のビット数に対してむだがなくな
る。
る。
本考案は4ビツトのディジタル信号を入力するD−A変
換器について説明したが4ビツト以外のディジタル信号
を入力するD−A変換器についても言えることはもちろ
んである。
換器について説明したが4ビツト以外のディジタル信号
を入力するD−A変換器についても言えることはもちろ
んである。
第1図は従来のD−A変換器の電気回路図、第2図は本
考案の一実施例の電気回路図、第3図は同実施例の出力
信号図、第4図は本考案の他実施例の電気回路図である
。 1・・・ネットワーク回路、2・・・バッファ回路、3
・・・オペアンプ、4・・・ボルテイジフオロワー回路
、Dl 、D2 、D3 、D4・・・ビット信号入力
端子、rl 、r2 、r3 s r4 t
r5 、R1tR2R3、R4−@抗、VRo、VB
2 、VH2−1”T変抵抗。
考案の一実施例の電気回路図、第3図は同実施例の出力
信号図、第4図は本考案の他実施例の電気回路図である
。 1・・・ネットワーク回路、2・・・バッファ回路、3
・・・オペアンプ、4・・・ボルテイジフオロワー回路
、Dl 、D2 、D3 、D4・・・ビット信号入力
端子、rl 、r2 、r3 s r4 t
r5 、R1tR2R3、R4−@抗、VRo、VB
2 、VH2−1”T変抵抗。
Claims (2)
- (1)複数ビットのディジタル信号を抵抗群からなるネ
ットワーク回路の各抵抗の一端にそれぞれバッファ回路
を介して入力し、これら抵抗の他端を連結したネットワ
ーク回路の出力端子からアナログ信号を発生するD−A
変換器において、ディジタル信号の各入力端子にそれぞ
れ一端を接続する抵抗群と、これら抵抗群の他端を連結
しこの連結点と接地点との間に設ける第ルベル設定用の
可変抵抗と、この第ルベル設定用の可変抵抗の上記連結
点側と上記ネットワーク回路の出力端子との間に設ける
第2レベル設定用の可変抵抗とを具備し、上記第ルベル
設定用と第2レベル設定用の可変抵抗の接続点を上記バ
ッファ回路のグランド端子と接続することを特徴とする
D−A変換器。 - (2)第ルベル設定用の可変抵抗の代わりに入力側に可
変抵抗を接続したボルテイジフオロワー回路を接続する
ことを特徴とする実用新案登録請求の範囲第1項記載の
D−A変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8037978U JPS5934190Y2 (ja) | 1978-06-14 | 1978-06-14 | D↓−a変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8037978U JPS5934190Y2 (ja) | 1978-06-14 | 1978-06-14 | D↓−a変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54181857U JPS54181857U (ja) | 1979-12-22 |
JPS5934190Y2 true JPS5934190Y2 (ja) | 1984-09-21 |
Family
ID=28999219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8037978U Expired JPS5934190Y2 (ja) | 1978-06-14 | 1978-06-14 | D↓−a変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5934190Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58218212A (ja) * | 1982-06-11 | 1983-12-19 | Nec Corp | 可変利得増幅器 |
-
1978
- 1978-06-14 JP JP8037978U patent/JPS5934190Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS54181857U (ja) | 1979-12-22 |
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