JPH11122108A - デジタル/アナログ変換器 - Google Patents
デジタル/アナログ変換器Info
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- JPH11122108A JPH11122108A JP9277389A JP27738997A JPH11122108A JP H11122108 A JPH11122108 A JP H11122108A JP 9277389 A JP9277389 A JP 9277389A JP 27738997 A JP27738997 A JP 27738997A JP H11122108 A JPH11122108 A JP H11122108A
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Abstract
を改善することができるデジタル/アナログ変換器を提
供することにある。 【解決手段】Nビットの入力データの上位Mビットが入
力されてアナログ出力を出力する第1のMビットのデジ
タル/アナログ変換器32と、下位(N−M)ビットが
入力されてアナログ出力を出力する第2の(N−M)ビ
ットのデジタル/アナログ変換器35と、第2の(N−
M)ビットのデジタル/アナログ変換器35のアナログ
出力を、2のM乗分の1に減衰する減衰器36と、第1
のMビットのデジタル/アナログ変換器32のアナログ
出力と、減衰器36によって減衰された第2の(N−
M)ビットのデジタル/アナログ変換器35のアナログ
出力を加算するアナログ加算器37とを具備し、このア
ナログ加算器37の加算出力をアナログ出力とする。
Description
グ変換器に関する。
器の構成を示す図である。この回路では、Nビットのデ
ジタル入力データを上位Mビットと下位(N−M)ビッ
トに分割し、上位Mビットを上位ビット用のデジタル/
アナログ変換器12に入力し、下位(N−M)ビットを
下位ビット用のデジタル/アナログ変換器20に入力す
る。上位ビット用のデジタル/アナログ変換器12は、
第1の基準電圧VR1(10)と第2の基準電圧VR2
(11)の間を2のM乗個の単位抵抗Rmを直列に接続
した上位用抵抗ストリングス3〜8と、第1の基準電圧
VR1(10)と第2の基準電圧VR2(11)の間を
2のM乗分の1に分割された各電圧を取り出すための2
のM乗個のスイッチ回路2と、入力されたMビットのデ
ジタルデータに対応するスイッチを2のM乗個の中から
選択するための選択信号を出力するデコーダ1とからな
っている。ここで、Rc(9)は調整用抵抗素子であ
る。
変換器20は、上位ビット用の単位抵抗Rmの両端に並
列に2の(N−M)乗個の単位抵抗Rsを直列に接続し
た下位用抵抗ストリングス15〜19と、単位抵抗Rm
の両端の間を2の(N−M)乗分の1に分割された各電
圧を取り出すための2の(N−M)乗個のスイッチ回路
14と、入力された(N−M)ビットのデジタルデータ
に対応するスイッチを2の(N−M)乗個の中から選択
するための選択信号を出力するデコーダ13とからなっ
ている。
ジタル/アナログ変換器12からはMビット分解能のア
ナログ出力が出力され、下位ビット用のデジタル/アナ
ログ変換器20からはNビット分解能のアナログ出力が
出力され、両方のアナログ出力をアナログ加算器21で
加算する事により、第1の基準電圧VR1(10)と第
2の基準電圧VR2(11)の間のNビット分解能のア
ナログ出力を得る事ができる。
ット分解能のアナログ出力を得る為に、1つのデジタル
/アナログ変換器で実現する場合に比較して、単位抵抗
の個数やスイッチの個数を格段に削減可能なことからデ
ジタル/アナログ変換器のオンチップ化や低コスト化に
効果がある。
を得る場合、1つのデジタル/アナログ変換器で実現す
ると2の12乗(=4096)個の単位抵抗と同数のス
イッチの個数が必要になる。これに対して、上位6ビッ
トと下位6ビットとに分割して従来例の様な構成とした
場合には2の6乗(=64)×2(上位と下位分)個の
単位抵抗と同数のスイッチの個数で構成する事ができ
る。
デジタル/アナログ変換器でデジタルアナログ変換機能
を実現するよりも、上位/下位の2分割又は、3分割し
た方が、構成要素の個数を格段に削減する事ができる
が、上記した構成には以下のような問題点がある。
関して、抵抗ストリングス型のデジタル/アナログ変換
器では、変換されたアナログ出力のリニアリティ性能が
重要な要素である。1つのデジタル/アナログ変換器で
構成した場合には、単位抵抗の個々の抵抗値のばらつき
がリニアリティ性能を制限している。これに対して、従
来例の2分割した構成では、単位抵抗の個々の抵抗値の
ばらつきだけでなく、他の誤差要因が入り込む事により
リニアリティ性能を悪化させてしまう。
グスが並列に接続される上位の単位抵抗Rmは、下位ビ
ット用の抵抗ストリングスが並列に接続されるために、
本来の抵抗値に対して小さくなってしまう問題点があ
る。そのために、下位ビット用の抵抗ストリングスが並
列に接続される上位の単位抵抗Rmに調整用の抵抗Rc
を直列に挿入して、上位の単位抵抗Rmと調整用の抵抗
Rcと下位ビット用の抵抗ストリングスとの合成抵抗値
が他の上位の単位抵抗値Rmと等しくなる様に調整する
必要性がある。
トリングスが並列に接続される上位の単位抵抗Rmと調
整用の抵抗Rcの抵抗値が、リニアリティ性能に大きく
影響を及ぼすが、以下にこのことについて説明する。
変換器の変換特性を示す。下位ビット用の抵抗ストリン
グスが並列に接続される上位の単位抵抗Rmと、調整用
の抵抗Rcと下位ビット用の抵抗ストリングスとの合成
抵抗値が、他の上位の単位抵抗Rmの抵抗値より小さい
場合には、図5(A)に示すように、理想的なデジタル
/アナログ変換特性62にはならず、63で示すよう
に、上位ビットの切り変わり目に於いて誤差電圧Verro
r を発生する。
大きい場合には、図5(B)に示すように、理想的なデ
ジタル/アナログ変換特性65にはならず、64で示す
ように、誤差電圧Verror を発生させると共に、単調増
加性をも損なってしまう。
変換器をLSI等にオンチップする場合に問題となって
くる。LSI等にオンチップする場合には、プロセス的
なばらつきに対して、同一の抵抗値の形状を同一とする
事により抵抗値の絶対値がばらついても抵抗値の相対値
はばらつかない様に、レイアウト的な工夫をしている。
しかしながら、下位ビット用の抵抗ストリングスが並列
に接続される上位の単位抵抗Rmは、調整用の抵抗Rc
を必要とする事から、相対的なばらつきを小さくする事
が困難となっている。
スイッチの個数を格段に削減可能な事からデジタル/ア
ナログ変換器の低コスト化には効果があるものの、上位
の単位抵抗Rmの相対的なばらつきを小さくする事が困
難なためにアナログ出力のリニアリティ性能を悪化させ
ている。
造後のトリミング等の方法による調整をする必要性も有
り、かなり煩雑なものになる。さらに、抵抗ストリング
ス型のデジタル/アナログ変換器の動作スピードは、抵
抗ストリングスの出力インピーダンスに依存する。この
ため、従来例では、上位ビット用の抵抗ストリングスの
出力インピーダンスより、下位ビット用の抵抗ストリン
グスの出力インピーダンスの方が高くなるため、その動
作スピードは、下位ビット用の抵抗ストリングスの出力
インピーダンスにより制限される事になる。下位ビット
用の抵抗ストリングスの出力インピーダンスは、その構
成上の制約から容易に下げられない事から、従来例で
は、動作スピードの高速化が困難であるという問題があ
る。
ような課題に着目してなされたものであり、その第1の
目的とするところは、下位ビットのアナログ出力を減衰
させた上で上位ビットのアナログ出力に加算する事で、
デジタル/アナログ変換器のリニアリティ性能を改善す
ることができるデジタル/アナログ変換器を提供するこ
とにある。
用のデジタル/アナログ変換器の抵抗ストリングスを上
位ビット用のデジタル/アナログ変換器の抵抗ストリン
グスと兼用させて回路規模を小さくすることにより、L
SIのチップコストを低減できるデジタル/アナログ変
換器を提供することにある。
用のデジタル/アナログ変換器の抵抗ストリングスを上
位ビット用のデジタル/アナログ変換器の抵抗ストリン
グスと兼用させることによりその出力インピーダンスを
容易に下げることを可能にして、動作スピードの高速化
を実現したデジタル/アナログ変換器を提供することに
ある。
めに、第1の発明に係るデジタル/アナログ変換器は、
Nビットの入力データの上位Mビットが入力されてアナ
ログ出力を出力する第1のMビットのデジタル/アナロ
グ変換器と、下位(N−M)ビットが入力されてアナロ
グ出力を出力する第2の(N−M)ビットのデジタル/
アナログ変換器と、前記第2の(N−M)ビットのデジ
タル/アナログ変換器のアナログ出力を2のM乗分の1
に減衰する減衰器と、前記第1のMビットのデジタル/
アナログ変換器のアナログ出力と、前記減衰器によって
減衰された第2の(N−M)ビットのデジタル/アナロ
グ変換器のアナログ出力を加算するアナログ加算器とを
具備し、前記アナログ加算器の加算出力をアナログ出力
とする。
グ変換器は、第1の発明に係るデジタル/アナログ変換
器において、前記第1または第2のデジタル/アナログ
変換器は、入力されたデジタルデータをデコードするデ
コーダと、第1の基準電圧と第2の基準電圧との間に、
入力データのビット数に応じた最小分解能の電圧に分圧
する単位抵抗の直列接続で構成された分圧回路と、この
分圧回路の各分圧出力に接続されて、前記デコーダの出
力データに応じて分圧された電圧を取り出すスイッチ回
路とを具備し、入力されたデジタルデータに応じて、前
記分圧回路の分圧された電圧をアナログ出力電圧として
出力するデジタル/アナログ変換器である。
グ変換器は、第1の発明に係るデジタル/アナログ変換
器において、前記第1及び第2のデジタル/アナログ変
換器は、入力されたデジタルデータをデコードするデコ
ーダと、第1の基準電圧と第2の基準電圧との間に入力
データのビット数に応じた最小分解能の電圧に分圧する
単位抵抗の直列接続で構成された分圧回路と、この分圧
回路の各分圧出力に接続され、前記デコーダの出力デー
タに応じて分圧された電圧を取り出すスイッチ回路とを
具備し、入力されたデジタルデータに応じて、前記分圧
回路の分圧された電圧をアナログ出力電圧として出力す
るデジタル/アナログ変換器であり、前記第1のデジタ
ル/アナログ変換器の分圧回路と、前記第2のデジタル
/アナログ変換器の分圧回路は兼用されている。
グ変換器は、第1、第2、第3のいずれか1つの発明に
係るデジタル/アナログ変換器において、前記減衰器と
前記アナログ加算器とは単一の回路で構成され、この単
一の回路は、前記第1及び第2のデジタル/アナログ変
換器のアナログ出力を各々入力する第1と第2のボルテ
ージフォロアアンプと、アナログ加算用のオペアンプ
と、このオペアンプの出力と負入力端子を接続する帰還
用の第1の抵抗素子と、前記オペアンプの負入力端子と
第2の基準電圧との間に並列に接続された第2、第3の
抵抗素子と、前記オペアンプの正入力端子と前記第1の
ボルテージフォロアアンプの出力端子との間に接続され
た第4の抵抗素子と、前記オペアンプの正入力端子と前
記第2のボルテージフォロアアンプの出力端子との間に
接続された第5の抵抗素子と、前記オペアンプの正入力
端子と第2の基準電圧との間に接続された第6の抵抗素
子とを具備し、前記第2と第4と第6の抵抗素子の抵抗
値を同一のものとするとともに、前記第3と第5の抵抗
素子の抵抗値を同一のものとし、さらに前記第2と第4
と第6の抵抗素子の抵抗値と、前記第3と第5の抵抗素
子の抵抗値を上位Mビットのビット数に応じた抵抗比と
する事により前記減衰器の減衰量を定め、前記オペアン
プの出力を、前記第1のデジタル/アナログ変換器のア
ナログ出力と、減衰された前記第2のデジタル/アナロ
グ変換器のアナログ出力とを加算したアナログ出力とす
る。
グ変換器は、第1、第2、第3のいずれか1つの発明に
係るデジタル/アナログ変換器において、前記減衰器と
前記アナログ加算器とは単一の回路で構成され、この単
一の回路は、前記第1及び第2のデジタル/アナログ変
換器のアナログ出力を各々入力する第1と第2のボルテ
ージフォロアアンプと、第2の基準電圧を入力する第3
のボルテージフォロアアンプと、アナログ加算用のオペ
アンプと、このオペアンプの出力と負入力端子を接続す
る帰還用の第1の抵抗素子と、前記オペアンプの負入力
端子と接地電位との間に接続された第2の抵抗素子と、
前記オペアンプの負入力端子と前記第3のボルテージフ
ォロアアンプの出力端子との間に接続された第3の抵抗
素子と、前記オペアンプの正入力端子と前記第1のボル
テージフォロアアンプの出力端子との間に接続された第
4の抵抗素子と、前記オペアンプの正入力端子と前記第
2のボルテージフォロアアンプの出力端子との間に接続
された第5の抵抗素子と、前記オペアンプの正入力端子
と前記第3のボルテージフォロアアンプの出力端子との
間に接続された第6の抵抗素子とを具備し、前記第2と
第4と第6の抵抗素子の抵抗値を同一のものとするとと
もに、前記第3と第5の抵抗素子の抵抗値を同一のもの
とし、さらに前記第2と第4と第6の抵抗素子の抵抗値
と、前記第3と第5の抵抗素子の抵抗値を上位Mビット
のビット数に応じた抵抗比とする事により前記減衰器の
減衰量を定め、前記オペアンプの出力を、前記第1のデ
ジタル/アナログ変換器のアナログ出力と、減衰された
前記第2のデジタル/アナログ変換器のアナログ出力と
を加算したアナログ出力とする。
グ変換器は、第1、第2、第3のいずれか1つの発明に
係るデジタル/アナログ変換器において、前記減衰器と
前記アナログ加算器とは単一の回路で構成され、この単
一の回路は、アナログ加算用のオペアンプと、このオペ
アンプの出力と負入力端子を接続する帰還用の第1の容
量素子と、この第1の容量素子と並列に接続されたスイ
ッチ素子と、前記オペアンプの負入力端子と前記第1の
デジタル/アナログ変換器のアナログ出力端子との間に
接続された第2の容量素子と、前記オペアンプの負入力
端子と第2のデジタル/アナログ変換器のアナログ出力
端子との間に接続された第3の容量素子とを具備し、前
記オペアンプの正入力端子を接地電位に接続し、さらに
前記第2の容量素子の容量値と、前記第3の容量素子の
容量値を上位Mビットのビット数に応じた容量比とする
事により前記減衰器の減衰量を定め、前記オペアンプの
出力を、前記第1のデジタル/アナログ変換器のアナロ
グ出力と、減衰された前記第2のデジタル/アナログ変
換器のアナログ出力とを加算したアナログ出力とする。
実施形態を詳細に説明する。図1は本発明の一実施形態
の構成を示す回路図である。この回路では、Nビットの
デジタル入力データを上位Mビットと下位(N−M)ビ
ットに分割し、上位Mビットを上位ビット用のデジタル
/アナログ変換器32に入力し、下位(N−M)ビット
を下位ビット用のデジタル/アナログ変換器35に入力
する。
32は、第1の基準電圧VR1(30)と第2の基準電
圧VR2(31)の間を2のM乗個の単位抵抗Rmを直
列に接続した上位用抵抗ストリングス24〜29と、第
1の基準電圧VR1(30)と第2の基準電圧VR2
(31)の間を2のM乗分の1に分割された各電圧を取
り出すための2のM乗個のスイッチ回路23と、入力さ
れたMビットのデジタルデータに対応するスイッチを2
のM乗個の中から選択するための選択信号を出力するデ
コーダ22とからなっている。
変換器35は、第1の基準電圧VR1(30)と第2の
基準電圧VR2(31)の間を2の(N−M)乗個の単
位抵抗Rsを直列に接続した下位用抵抗ストリングス2
4〜29と、第1の基準電圧VR1(30)と第2の基
準電圧VR2(31)の間を2の(N−M)乗分の1に
分割された各電圧を取り出すための2の(N−M)乗個
のスイッチ回路34と、入力された(N−M)ビットの
デジタルデータに対応するスイッチを2の(N−M)乗
個の中から選択するための選択信号を出力するデコーダ
33とからなっている。
グ変換器32からMビット分解能のアナログ出力が出力
され、下位ビット用のデジタル/アナログ変換器35か
ら(N−M)ビット分解能のアナログ出力が出力され
る。下位ビット用のアナログ出力を減衰器36により上
位ビット用のアナログ出力に対して2のM乗分の1に減
衰したアナログ出力と、上位ビット用のアナログ出力を
アナログ加算器37によってアナログ加算する事により
Nビット分解能のアナログ出力を得る事ができる。
抗ストリングスと下位ビット用の抵抗ストリングスを、
同一の基準電圧VR1とVR2の間を各々のビット数に
応じて分割している。両者の違いは、分割数が異なるだ
けのため、上位ビット用と下位ビット用の抵抗ストリン
グスを兼用する事ができる。これにより、上位Mビット
と下位(N−M)ビットのいずれか数の小さい方のビッ
ト数分の抵抗ストリングスを削除する事ができる。この
抵抗ストリングスの削除は、デジタル/アナログ変換器
の回路規模を削減する効果が有り、低コスト化に寄与す
る事ができる。
を得る場合に、従来例では、上位6ビットと下位6ビッ
トに分割して従来例の様な構成とした場合には、2の6
乗(=64)×2(上位と下位分)個の単位抵抗と同数
のスイッチの個数で構成する事ができる。
り2の6乗(=64)個の単位抵抗を削除する事ができ
る。また、上位7ビットと下位5ビットに分割した場合
には、従来例より2の5乗(=32)個の単位抵抗を削
除する事ができる。この場合、下位ビット用のスイッチ
の接続は、上位ビット用が単位抵抗Rmづつ接続される
のに対して、単位抵抗Rmの4個おきに接続されること
になる。すなわち、下位ビット用の単位抵抗Rsは、R
s=Rm×4となる。
抵抗ストリングスと下位ビット用の抵抗ストリングスを
兼用している為、実施例のデジタル/アナログ変換器の
動作スピードは、上位と下位の兼用の抵抗ストリングス
の出力インピーダンスにより制限される事になる。この
兼用の抵抗ストリングスの出力インピーダンスは、容易
に下げる事が可能な為、動作スピードの高速化が容易で
ある利点がある。
ジタル/アナログ変換器35のアナログ出力を2のM乗
分の1に減衰する減衰器36とアナログ加算器37とを
単一の回路で構成した第1の例を示している。41〜4
6は抵抗であり、図中のK値が減衰比を示し、K=2の
M乗である。また、40は加算用オペアンプである。こ
のような構成によれば、デジタル/アナログ変換器のア
ナログ出力になるVOUTは、 VOUT=VR2+VAM−VR2+(VAS−VR2)/K =VAM+(VAS−VR2)/K の関係式となる。図中のVAMは、上位ビット用のデジ
タル/アナログ変換器のアナログ出力電圧値を示し、V
ASは、下位ビット用のデジタル/アナログ変換器のア
ナログ出力電圧値を示している。VAMとVASが入力
されるアナログ加算器の入力インピーダンスが低い為
に、バッファ用のボルテージフォロアアンプ38、39
が必要となっている。また、アナログ出力VOUTにも
インピーダンスの低い負荷が接続される場合には出力バ
ッファ用のボルテージフォロアアンプを付け加える必要
性がある。この関係式より、Nビット分解能のアナログ
出力VOUTを得る事ができる。
の減衰比は、抵抗値比R:R×Kで決まる為、抵抗値R
と抵抗値R×Kの相対的な比の精度を保てば、リニアリ
ティ性能の良いデジタル/アナログ変換器を実現でき
る。
cの調整や、製造後のトリミング等のかなり煩雑な処理
を行う必要性が無く、リニアリティ性能の良いデジタル
/アナログ変換器を実現できる。
ジタル/アナログ変換器のアナログ出力を2のM乗分の
1に減衰する減衰器36とアナログ加算器37とを単一
の回路で構成した第2の例を示している。51〜56は
抵抗であり、第1の例と同様に図中のK値が減衰比を示
し、K=2のM乗となる。また、50は加算用オペアン
プである。このような構成によれば、デジタル/アナロ
グ変換器のアナログ出力になるVOUTは、 VOUT=VR2+VAM−VSS+(VAS−VR
2)/K の関係式となる。第1の例と異なる点は、第2の基準電
圧VR2にもバッファ用のボルテージフォロアアンプ4
9を使用した点と、加算用オペアンプ50の負入力端子
に接続される入力用の抵抗Rを接地電位VSSに接続し
た点である。
ルテージフォロアアンプ49を使用したのは、第2の基
準電圧VR2を電源VDDと接地電位VSS間の抵抗ス
トリングスの中間電位を使用する場合には、加算用オペ
アンプ50の入力インピーダンスが低い為に、バッファ
用のボルテージフォロアアンプが必要となってくるため
である。
の項より、バッファ用のボルテージフォロアアンプに出
力オフセットが生じた場合にも、VASとVR2両方の
オフセット電圧が相互に相殺するため、第1の例よりも
リニアリティ性能を改善する事ができる。
に接続される入力用の抵抗Rを接地電位VSSに接続す
ることで、関係式からアナログ出力VOUTに電圧VR
2分のオフセットを加える事が可能となる。即ち、抵抗
ストリングスで使用しているアナログ出力範囲とデジタ
ル/アナログ変換器のアナログ出力範囲を変える事が可
能となる。
範囲を0.75V〜2.75V(2Vp-p :1.75V
センター)とすると、VR2 =0.75Vとなり、関係
式から、デジタル/アナログ変換器のアナログ出力範囲
は、1.5V〜3.5V(2Vp-p :2.5Vセンタ
ー)となる。
ロアアンプやスイッチ回路のアナログ特性上に最適な動
作範囲がある場合に、抵抗ストリングスのアナログ出力
範囲をその最適な動作範囲に合わせ、デジタル/アナロ
グ変換器のアナログ出力範囲は、本来の仕様上の範囲に
合わせる事が可能となる。これは、バッファ用のボルテ
ージフォロアアンプやスイッチ回路をアナログ特性上の
最適な動作範囲で使用できる事から、デジタル/アナロ
グ変換器のアナログ出力のリニアリティ性能を改善する
事ができる。
負入力端子をつないでいる帰還抵抗Rの抵抗値を入力抵
抗Rに対して、G倍した場合には、アナログ加算器にG
倍のゲインを持たせる事ができる。
に対して1.5倍の値とすると、抵抗ストリングスのア
ナログ出力振幅を2Vp-p の場合に、デジタル/アナロ
グ変換器のアナログ出力振幅は、3Vp-p となる。
ジタル/アナログ変換器34のアナログ出力を2のM乗
分の1に減衰する減衰器36とアナログ加算器37の第
3の例を示す図である。この場合は、第1及び第2の例
が抵抗加算を行っているのに対して、容量による容量加
算を行っている。58、59、60は容量素子であり、
図中のK値が減衰比を示し、K=2のM乗となる。61
はスイッチであり、57は加算用オペアンプである。こ
のような構成によれば、デジタル/アナログ変換器のア
ナログ出力になるVOUTは、 VOUT=(VAM×K+VAS)/(1+K) の関係式となる。この場合、加算用オペアンプ57の入
力インピーダンスが高い為に、抵抗加算方式で必要であ
った、バッファ用のボルテージフォロアアンプを使用し
ないで構成できる利点がある。
負入力端子をつないでいる帰還容量C×(1+K)の容
量値を入力容量C×Kに対して、G倍した場合には、加
算用オペアンプ57に1/G倍のゲインを持たせる事が
できる。
ト数の低分解能の抵抗分圧方式の複数のデジタル/アナ
ログ変換器のアナログ出力を重みづけをとった上で加算
し1つのアナログデータを出力させている。そして、小
ビット数の分解能の抵抗分圧方式のデジタル/アナログ
変換器を複数個用いて、多ビット数の高分解能のデジタ
ル/アナログ変換器を実現するものである。また、逐次
比較方式のアナログ/デジタル変換器に内蔵されるデジ
タル/アナログ変換器にも利用できる。
用のアナログ出力を減衰器によって減衰させて上位ビッ
ト用のアナログ出力とアナログ加算するようにしたが、
その代わりに、上位ビット用のアナログ出力を昇圧回路
により昇圧して下位ビット用のアナログ出力とアナログ
加算するようにしてもよい。このためには、図2に示す
Kの値を1/Kに置き換えれば昇圧が可能になる。
ル/アナログ変換器のアナログ出力を減衰器によって減
衰してから上位ビット用のアナログ出力とアナログ加算
し、かつ、減衰率は抵抗比または容量比で調整できる
為、LSI等にオンチップした場合でも、デジタル/ア
ナログ変換器のアナログ出力のリニアリティ性能を改善
する事ができる。
下位ビット用の抵抗ストリングスを兼用にしたので、兼
用した分の抵抗ストリングスを削減する事ができる。こ
れによってデジタル/アナログ変換器の回路規模を削減
することができ、低コスト化に寄与する事ができる。さ
らに、この兼用の抵抗ストリングスの出力インピーダン
スは容易に下げる事が可能な為、動作スピードの高速化
を実現できる。
変換器の構成を示す図である。
を単一の回路で構成した場合の第1の例を示す図であ
る。
を単一の回路で構成した場合の第2の例を示す図であ
る。
を単一の回路で構成した場合の第3の例を示す図であ
る。
を示し、上位ビットの切り変わり目での誤差電圧の発生
状況を示す図である。
図である。
子、 20,35 …下位(N−M)ビット用デジタル/アナログ変
換器、 21,37 …アナログ加算器、 24,25,26,27,28,29 …上位・下位兼用の単位抵抗素子、 36…減衰器、 38,39,47,48,49…バッファ用ボルテージフォロアアン
プ、 40,50,57…加算用オペアンプ、 41,42,43,44,45,46,51,52,53,54,55,56 …抵抗素子、 58,59,60…容量素子、 61…スイッチ素子、 62,65 …理想的なデジタル/アナログ変換器の変換特
性、 63…従来のデジタル/アナログ変換器の変換特性の第1
の例、 64…従来のデジタル/アナログ変換器の変換特性の第2
の例。
Claims (6)
- 【請求項1】 Nビットの入力データの上位Mビットが
入力されてアナログ出力を出力する第1のMビットのデ
ジタル/アナログ変換器と、 下位(N−M)ビットが入力されてアナログ出力を出力
する第2の(N−M)ビットのデジタル/アナログ変換
器と、 前記第2の(N−M)ビットのデジタル/アナログ変換
器のアナログ出力を2のM乗分の1に減衰する減衰器
と、 前記第1のMビットのデジタル/アナログ変換器のアナ
ログ出力と、前記減衰器によって減衰された第2の(N
−M)ビットのデジタル/アナログ変換器のアナログ出
力を加算するアナログ加算器と、を具備し、 前記アナログ加算器の加算出力をアナログ出力とするこ
とを特徴とするデジタル/アナログ変換器。 - 【請求項2】 前記第1または第2のデジタル/アナロ
グ変換器は、 入力されたデジタルデータをデコードするデコーダと、 第1の基準電圧と第2の基準電圧との間に、入力データ
のビット数に応じた最小分解能の電圧に分圧する単位抵
抗の直列接続で構成された分圧回路と、 この分圧回路の各分圧出力に接続されて、前記デコーダ
の出力データに応じて分圧された電圧を取り出すスイッ
チ回路とを具備し、 入力されたデジタルデータに応じて、前記分圧回路の分
圧された電圧をアナログ出力電圧として出力するデジタ
ル/アナログ変換器であることを特徴とする請求項1記
載のデジタル/アナログ変換器。 - 【請求項3】 前記第1及び第2のデジタル/アナログ
変換器は、 入力されたデジタルデータをデコードするデコーダと、 第1の基準電圧と第2の基準電圧との間に入力データの
ビット数に応じた最小分解能の電圧に分圧する単位抵抗
の直列接続で構成された分圧回路と、 この分圧回路の各分圧出力に接続され、前記デコーダの
出力データに応じて分圧された電圧を取り出すスイッチ
回路とを具備し、 入力されたデジタルデータに応じて、前記分圧回路の分
圧された電圧をアナログ出力電圧として出力するデジタ
ル/アナログ変換器であり、 前記第1のデジタル/アナログ変換器の分圧回路と、前
記第2のデジタル/アナログ変換器の分圧回路は兼用さ
れていることを特徴とする請求項1記載のデジタル/ア
ナログ変換器。 - 【請求項4】 前記減衰器と前記アナログ加算器とは単
一の回路で構成され、 この単一の回路は、 前記第1及び第2のデジタル/アナログ変換器のアナロ
グ出力を各々入力する第1と第2のボルテージフォロア
アンプと、 アナログ加算用のオペアンプと、 このオペアンプの出力と負入力端子を接続する帰還用の
第1の抵抗素子と、 前記オペアンプの負入力端子と第2の基準電圧との間に
並列に接続された第2、第3の抵抗素子と、 前記オペアンプの正入力端子と前記第1のボルテージフ
ォロアアンプの出力端子との間に接続された第4の抵抗
素子と、 前記オペアンプの正入力端子と前記第2のボルテージフ
ォロアアンプの出力端子との間に接続された第5の抵抗
素子と、 前記オペアンプの正入力端子と第2の基準電圧との間に
接続された第6の抵抗素子とを具備し、 前記第2と第4と第6の抵抗素子の抵抗値を同一のもの
とするとともに、前記第3と第5の抵抗素子の抵抗値を
同一のものとし、さらに前記第2と第4と第6の抵抗素
子の抵抗値と、前記第3と第5の抵抗素子の抵抗値を上
位Mビットのビット数に応じた抵抗比とする事により前
記減衰器の減衰量を定め、前記オペアンプの出力を、前
記第1のデジタル/アナログ変換器のアナログ出力と、
減衰された前記第2のデジタル/アナログ変換器のアナ
ログ出力とを加算したアナログ出力としたことを特徴と
する請求項1、2、3のいずれか1つに記載のデジタル
/アナログ変換器。 - 【請求項5】 前記減衰器と前記アナログ加算器とは単
一の回路で構成され、 この単一の回路は、 前記第1及び第2のデジタル/アナログ変換器のアナロ
グ出力を各々入力する第1と第2のボルテージフォロア
アンプと、 第2の基準電圧を入力する第3のボルテージフォロアア
ンプと、 アナログ加算用のオペアンプと、 このオペアンプの出力と負入力端子を接続する帰還用の
第1の抵抗素子と、 前記オペアンプの負入力端子と接地電位との間に接続さ
れた第2の抵抗素子と、 前記オペアンプの負入力端子と前記第3のボルテージフ
ォロアアンプの出力端子との間に接続された第3の抵抗
素子と、 前記オペアンプの正入力端子と前記第1のボルテージフ
ォロアアンプの出力端子との間に接続された第4の抵抗
素子と、 前記オペアンプの正入力端子と前記第2のボルテージフ
ォロアアンプの出力端子との間に接続された第5の抵抗
素子と、 前記オペアンプの正入力端子と前記第3のボルテージフ
ォロアアンプの出力端子との間に接続された第6の抵抗
素子とを具備し、 前記第2と第4と第6の抵抗素子の抵抗値を同一のもの
とするとともに、前記第3と第5の抵抗素子の抵抗値を
同一のものとし、さらに前記第2と第4と第6の抵抗素
子の抵抗値と、前記第3と第5の抵抗素子の抵抗値を上
位Mビットのビット数に応じた抵抗比とする事により前
記減衰器の減衰量を定め、前記オペアンプの出力を、前
記第1のデジタル/アナログ変換器のアナログ出力と、
減衰された前記第2のデジタル/アナログ変換器のアナ
ログ出力とを加算したアナログ出力としたことを特徴と
する請求項1、2、3のいずれか1つに記載のデジタル
/アナログ変換器。 - 【請求項6】 前記減衰器と前記アナログ加算器とは単
一の回路で構成され、 この単一の回路は、 アナログ加算用のオペアンプと、 このオペアンプの出力と負入力端子を接続する帰還用の
第1の容量素子と、 この第1の容量素子と並列に接続されたスイッチ素子
と、 前記オペアンプの負入力端子と前記第1のデジタル/ア
ナログ変換器のアナログ出力端子との間に接続された第
2の容量素子と、 前記オペアンプの負入力端子と第2のデジタル/アナロ
グ変換器のアナログ出力端子との間に接続された第3の
容量素子と、を具備し、 前記オペアンプの正入力端子を接地電位に接続し、さら
に前記第2の容量素子の容量値と、前記第3の容量素子
の容量値を上位Mビットのビット数に応じた容量比とす
る事により前記減衰器の減衰量を定め、前記オペアンプ
の出力を、前記第1のデジタル/アナログ変換器のアナ
ログ出力と、減衰された前記第2のデジタル/アナログ
変換器のアナログ出力とを加算したアナログ出力とした
ことを特徴とする請求項1、2、3のいずれか1つに記
載のデジタル/アナログ変換器。
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